KR101334952B1 - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR101334952B1
KR101334952B1 KR1020120035306A KR20120035306A KR101334952B1 KR 101334952 B1 KR101334952 B1 KR 101334952B1 KR 1020120035306 A KR1020120035306 A KR 1020120035306A KR 20120035306 A KR20120035306 A KR 20120035306A KR 101334952 B1 KR101334952 B1 KR 101334952B1
Authority
KR
South Korea
Prior art keywords
region
type
layer
gate electrode
transistor
Prior art date
Application number
KR1020120035306A
Other languages
English (en)
Other versions
KR20120121344A (ko
Inventor
코지 사다마쓰
지 첸
카쓰미 나카무라
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20120121344A publication Critical patent/KR20120121344A/ko
Application granted granted Critical
Publication of KR101334952B1 publication Critical patent/KR101334952B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

턴오프 동작시의 전류 차단 능력을 향상시키면서, 온 전압을 낮출 수 있는 반도체장치를 얻는다. IGBT가 설치된 트랜지스터 영역과, 그 주위에 배치된 종단 영역 사이에 추출 영역이 배치되어 있다. 추출 영역에 있어서, N-형 드리프트층(1) 위에 P형 층(11)이 설치되어 있다. P형 층(11)은 에미터 전극(9)에 접속되어 있다. P형 층(11) 위에 절연막(12)을 개재하여 더미 게이트 전극(13)이 설치되어 있다. 더미 게이트 전극(13)은 게이트 전극(7)에 접속되어 있다. 종단 영역에 있어서 캐리어의 라이프타임은, 트랜지스터 영역 및 추출 영역에 있어서 캐리어의 라이프타임보다도 짧다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 절연 게이트형 바이폴러 트랜지스터(IGBT: Insulated Gate Bipolar Transistor)를 갖는 반도체장치에 관한 것이다.
고내압(600V 이상)의 파워 디바이스로서, IGBT를 갖는 반도체장치가 사용된다. 이와 같은 반도체장치로서, IGBT가 설치된 트랜지스터 영역과 그 주위에 배치된 종단 영역 사이에 추출 영역이 배치된 것이 제안되어 있다(예를 들면, 특허문헌 1의 도 1의 p층 4' 참조). 이 추출 영역의 구성에 의해, 턴오프 동작시에 잉여의 캐리어(홀)를 추출할 수 있다.
또한, 특허문헌 1의 반도체 장치에서는, 종단 영역과 추출 영역에 이온주입에 의해 격자 결함을 도입하고 있다. 이에 따라, 턴오프 동작시의 캐리어 농도를 저하할 수 있기 때문에, 공핍화하기 쉬워져, 전계강도를 낮출 수 있다. 따라서, 턴오프 동작시의 전류 차단 능력을 향상시킬 수 있다. 여기에서, 전류 차단 능력이란, 턴오프 시에 반도체장치가 파괴하지 않고 차단가능한 최대의 전류밀도이다.
일본국 특개평 6-21358호 공보
추출 영역은, IGBT의 온시에 주전류가 흐르는 활성 영역에 포함된다. 따라서, 이 추출 영역에 격자 결함을 도입하면, 온 전압(온 저항)이 상승한다고 하는 문제가 있다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위한 것으로서, 그 목적은, 턴오프 동작시의 전류 차단 능력을 향상시키면서, 온 전압을 낮출 수 있는 반도체장치를 얻는 것이다.
본 발명에 관한 반도체장치는, 게이트 전극과 에미터 전극을 갖는 절연 게이트형 바이폴러 트랜지스터가 설치된 트랜지스터 영역과, 상기 트랜지스터 영역의 주위에 배치된 종단 영역과, 상기 트랜지스터 영역과 상기 종단 영역 사이에 배치되고, 잉여의 캐리어를 추출하는 추출 영역을 구비하고, 상기 추출 영역에 있어서, N형 드리프트층 위에 P형 층이 설치되고, 상기 P형 층은 상기 에미터 전극에 접속되고, 상기 P형 층 위에 절연막을 개재하여 더미 게이트 전극이 설치되고, 상기 더미 게이트 전극은 상기 게이트 전극에 접속되고, 상기 종단 영역에 있어서의 캐리어의 라이프타임은, 상기 트랜지스터 영역 및 상기 추출 영역에 있어서의 캐리어의 라이프타임보다도 짧은 것을 특징으로 한다.
본 발명에 의해, 턴오프 동작시의 전류 차단 능력을 향상시키면서, 온 전압을 낮출 수 있다.
도 1은 본 발명의 실시형태 1에 관한 반도체장치를 나타낸 평면도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 IGBT의 L 부하 턴오프 특성을 시뮬레이션했을 때의 평가 회로를 도시한 도면이다.
도 4는 도 3의 회로를 사용해서 시뮬레이션한 전형적인 IGBT의 턴오프 파형을 도시한 도면이다.
도 5는 도 4의 A점에 있어서의 비교예의 종단 영역과 활성 영역의 경계에 따른 캐리어 농도와 전계강도의 깊이 방향 분포를 도시한 도면이다.
도 6은 도 4의 B점에 있어서의 비교예의 종단 영역과 활성 영역의 경계에 따른 캐리어 농도와 전계강도의 깊이 방향 분포를 도시한 도면이다.
도 7은 도 4의 A점에 있어서의 실시형태 1의 종단 영역과 활성 영역의 경계에 따른 캐리어 농도와 전계강도의 깊이 방향 분포를 도시한 도면이다.
도 8은 도 4의 B점에 있어서의 실시형태 1의 종단 영역과 활성 영역의 경계에 따른 캐리어 농도와 전계강도의 깊이 방향 분포를 도시한 도면이다.
도 9는 격자 결함을 도입한 영역의 폭과 전류 차단 능력의 관계를 도시한 도면이다.
도 10은 격자 결함을 도입한 영역의 폭과 온 전압의 관계를 도시한 도면이다.
도 11은 격자 결함을 도입한 영역의 폭과 리크 전류밀도의 관계를 도시한 도면이다.
도 12는 본 발명의 실시형태 2에 관한 반도체장치를 나타낸 단면도이다.
도 13은 비교예와 실시형태 2의 장치의 L 부하 턴오프 특성을 시뮬레이션했을 때의 평가 회로를 도시한 도면이다.
도 14는 도 13의 회로를 사용해서 시뮬레이션한 실시형태 2와 비교예의 IGBT의 턴오프 파형을 도시한 도면이다.
도 15는 본 발명의 실시형태 3에 관한 반도체장치를 나타낸 단면도이다.
본 발명의 실시형태에 관한 반도체장치에 대해 도면을 참조해서 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은, 본 발명의 실시형태 1에 관한 반도체장치를 나타낸 평면도이다. 이 반도체장치는, IGBT를 갖는 고내압(600V 이상)의 파워 디바이스이다. 활성 영역의 주위에 종단 영역이 배치되어 있다. IGBT의 오프시에 콜렉터·에미터 사이에 전압이 인가되면, 종단 영역에서 공핍층이 디바이스 횡 방향에 신장된다. 따라서, 종단 영역을 설치한 것에 의해, 내압을 유지 할 수 있다. 또한, IGBT의 온 시에, 활성 영역에서는 주전류가 흐르지만, 종단 영역에서는 주전류가 흐르지 않는다.
도 2는, 도 1의 A-A'에 따른 단면도이다. 활성 영역에는, 복수의 트렌치 게이트형 IGBT 구조가 설치된 트랜지스터 영역과, 트랜지스터 영역과 종단 영역 사이에 배치된 추출 영역이 포함된다.
트랜지스터 영역에 있어서, N-형 드리프트층(1) 위에 N형 전하축적층(2)이 설치되고, 그 위에 P형 베이스층(3)이 설치되어 있다. P형 베이스층(3) 위의 일부에 P+형 콘택층(4)과 N+형 에미터층(5)이 설치되어 있다. N+형 에미터층(5), P형 베이스층(3) 및 N형 전하축적층(2)을 관통하도록 트렌치가 설치되고, 그 내부에 게이트 절연막(6)을 개재하여 게이트 전극(7)이 설치되어 있다. 게이트 전극(7) 위에는 층간 절연막(8)이 설치되어 있다. 트랜지스터 영역의 전체면에 에미터 전극(9)이 설치되고, P+형 콘택층(4)에 접속되어 있다.
P형 베이스층(3) 및 N형 전하축적층(2)을 관통하도록 더미 트렌치가 설치되고, 그 내부에 게이트 절연막(6)을 개재하여 더미 게이트 전극(10)이 설치되어 있다. 더미 게이트 전극(10)은 에미터 전극(9)에 접속되어 있다. 이 구성에 의해, 단락시의 발진의 억제 등의 효과가 얻어진다.
추출 영역에 있어서, N-형 드리프트층(1) 위에 P형 층(11)이 설치되어 있다. P형 층(11)은 에미터 전극(9)에 접속되어 있다. P형 층(11) 위에 절연막(12)을 개재하여 더미 게이트 전극(13)이 설치되어 있다. 더미 게이트 전극(13)은 게이트 전극(7)에 접속되어 있다. 이 구성은, MOS 트랜지스터로서 동작하지 않고, 턴오프 동작시에 잉여의 캐리어(홀)를 추출한다. 이때, 활성 영역과 종단 영역의 경계는 P형 층(11)의 바깥 끝에 위치한다.
종단 영역에 있어서, N-형 드리프트층(1) 위의 일부에 P형 층(14)이 설치되어 있다. 이 P형 층(14)은, 고내압화를 위한 가드 링이다. 트랜지스터 영역의 일부, 추출 영역, 및 종단 영역에 있어서, 표면보호막(15)이 에미터 전극(9)을 덮고 있다.
활성 영역과 종단 영역에 있어서, N-형 드리프트층(1)의 아래에 N형 버퍼층(16)이 설치되고, 그 아래에 P형 콜렉터층(17)이 설치되어 있다. P형 콜렉터층(17)에 콜렉터 전극(18)이 접속되어 있다.
본 실시형태에서는, 스테인레스제의 마스크로 활성 영역을 덮고 종단 영역에만 선택적으로 입자선(예를 들면, 전자선)을 조사하고 있다. 이 때문에, 종단 영역에 있어서의 격자 결함의 밀도는, 트랜지스터 영역 및 추출 영역에 있어서의 격자 결함의 밀도보다도 높다. 이 결과, 종단 영역에 있어서의 캐리어의 라이프타임 τ2는, 트랜지스터 영역 및 추출 영역에 있어서의 캐리어의 라이프타임 τ1보다도 짧아진다.
이어서, 실시형태 1의 효과에 대해 비교예와 비교해서 설명한다. 비교예는, 입자선의 조사에 의한 격자 결함의 도입을 행하지 않고 있는 점이 실시형태 1과 다르지만, 그 밖의 구성은 실시형태 1과 같다.
도 3은, IGBT의 L 부하 턴오프 특성을 시뮬레이션했을 때의 평가 회로를 도시한 도면이다. 전원전압 VCC은 4500V, 콜렉터 전류밀도 JC은 180A/㎠, 게이트 전압 VG은 ±15V, 온도는 398K이다. IGBT의 내압은 6500V이며, N-형 드리프트층의 불순물 농도는 6.5×1012cm-3, N-형 드리프트층의 두께는 650㎛이다. 도 4는, 도 3의 회로를 사용해서 시뮬레이션한 전형적인 IGBT의 턴오프 파형을 도시한 도면이다. A점은 IGBT가 차단하는 콜렉터 전류밀도 JC이 최대가 되는 시점이다. B점은, IGBT의 내부온도가 최고가 되는 시점이다.
도 5는, 도 4의 A점에 있어서의 비교예의 종단 영역과 활성 영역의 경계에 따른 캐리어 농도와 전계강도의 깊이 방향 분포를 도시한 도면이다. 도 6은, 도 4의 B점에 있어서의 비교예의 종단 영역과 활성 영역의 경계에 따른 캐리어 농도와 전계강도의 깊이 방향 분포를 도시한 도면이다. 비교예에서는, IGBT의 턴오프 동작시에, 깊이 400㎛ 정도로부터 캐리어 농도가 높아지기 때문에, 콜렉터 방향으로의 공핍화가 느리다. 따라서, B점에서는 에미터측의 전계강도가 3×105V/cm 이상이 되어, 임펙트 이온화가 촉진된다. 이 결과, 도 2의 C점에 있어서 전류밀도가 증가하여, 열파괴에 이른다.
도 7은, 도 4의 A점에 있어서의 실시형태 1의 종단 영역과 활성 영역의 경계에 따른 캐리어 농도와 전계강도의 깊이 방향 분포를 도시한 도면이다. 도 8은, 도 4의 B점에 있어서의 실시형태 1의 종단 영역과 활성 영역의 경계에 따른 캐리어 농도와 전계강도의 깊이 방향 분포를 도시한 도면이다. 실시형태 1에서는, IGBT의 턴오프 동작시에, 깊이 500㎛ 정도까지 캐리어 농도가 낮기 때문에, 콜렉터 방향으로의 공핍화가 빠르다. 따라서, B점에서는 에미터측의 전계강도가 낮아져, 임펙트 이온화가 억제된다. 이 결과, 도 2의 C점에 있어서 전류밀도의 증가와 열파괴가 억제된다.
상기한 것과 같이, 비교예의 경우, 추출 영역에 있어서, 턴오프 동작시에 에미터측의 캐리어 농도가 저하하지 않고, 전계강도가 상승한다. 그리고, 임펙트 이온화의 촉진에 의해, 에미터측의 전류밀도가 증가한다. 이 결과, 국소적으로 온도가 상승해서 열파괴가 생기기 때문에, 전류 차단 능력이 저하한다.
한편, 실시형태 1에서는, 종단 영역에 격자 결함을 도입함으로써, 종단 영역에 존재하는 캐리어가 소멸하기 쉬워지기 때문에, IGBT의 턴오프 동작시에 추출 영역의 캐리어 농도가 떨어진다. 따라서, P형 층(11)으로부터 콜렉터측으로의 공핍화가 촉진되어, 전계강도가 저하한다. 이 결과, IGBT의 턴오프 동작시의 전류 차단 능력을 향상시킬 수 있다.
도 9는, 격자 결함을 도입한 영역의 폭과 전류 차단 능력 Jc(break)의 관계를 도시한 도면이다. 전원전압 VCC은 3400V이다. 도 10은, 격자 결함을 도입한 영역의 폭과 온 전압 VCE(sat)의 관계를 도시한 도면이다. 콜렉터 전류밀도 JC은 56A/㎠이다. 도 11은, 격자 결함을 도입한 영역의 폭과 리크 전류밀도 JCES의 관계를 도시한 도면이다. 콜렉터·에미터 사이의 전압 VCES는 4500V이다. 도 9 내지 도 11에 있어서 온도는 398K이다.
또한, 도 9 내지 도 11의 횡축의 「격자 결함을 도입한 영역의 폭」은 규격화되어 있고, 격자 결함을 도입하지 않고 있는 경우(비교예)는 0, 종단 영역의 일부에 격자 결함을 도입한 경우에는 0.5, 종단 영역에 격자 결함을 도입한 경우(실시형태 1)는 0.68, 종단 영역과 추출 영역에 격자 결함을 도입한 경우에는 1.0이다.
도 9에 나타낸 것과 같이, 격자 결함을 도입하지 않는 경우에 비해, 격자 결함을 도입한 경우에, 전류 차단 능력이 향상된다. 또한, 도 10에 나타낸 것과 같이, 종단 영역 뿐만 아니라 추출 영역에도 격자 결함을 도입하면, 온 전압이 상승해 버린다. 또한, IGBT의 오프시에 에미터·콜렉터간 전압이 높을수록 P형 층(11)으로부터 공핍층이 콜렉터측으로 연장된다. 이때, 추출 영역에 격자 결함이 있으면, 도 11에 나타낸 것과 같이, 리크 전류가 발생하기 쉬워진다. 그리고, 398K보다 고온화하면, 리크 전류밀도가 급격하게 증가하여, 열폭주에 의한 디바이스 파괴를 유발한다.
본 실시형태에서는, 종단 영역에만 격자 결함을 도입하고, 추출 영역에 격자 결함을 도입하지 않는다. 따라서, 턴오프 동작시의 전류 차단 능력을 향상시키면서, 온 전압(온 저항)을 낮출 수 있고, 또한 오프시의 리크 전류를 저감할 수도 있다.
이때, P형 층(11)과 N-형 드리프트층(1)의 접합부는 에미터측에 가깝다. 따라서, 입자선을 에미터측에서 조사함으로써 그것의 접합부에 가까운 종단 영역의 격자 결함의 밀도를 높게 할 수 있으므로, 더욱 높은 효과를 얻을 수 있다.
실시형태 2.
도 12는, 본 발명의 실시형태 2에 관한 반도체장치를 나타낸 단면도이다. 트랜지스터 영역과 추출 영역에 있어서, N-형 드리프트층(1)의 아래에 N형 버퍼층(16)이 설치되고, 그 아래에 P형 콜렉터층(17)이 설치되어 있다. 종단 영역에 있어서, N-형 드리프트층(1)의 아래에 N형 버퍼층(19)이 설치되어 있다. P형 콜렉터층(17)과 N형 버퍼층(19)에 콜렉터 전극(18)이 직접적으로 접속되어 있다. 즉, 종단 영역의 N형 버퍼층(19)은 콜렉터 전극(18)에 직접 접촉(단락)하고 있다.
이어서, 실시형태 2의 효과에 대해 비교예와 비교해서 설명한다. 비교예에서는, 종단 영역에도 P형 콜렉터층(17)을 설치하고 있고, N형 버퍼층(19)은 콜렉터 전극(18)에 직접 접촉하지 않고 있다.
도 13은, 비교예와 실시형태 2의 장치의 L 부하 턴오프 특성을 시뮬레이션했을 때의 평가 회로를 도시한 도면이다. 전원전압 VCC은 3400V, 인덕턴스 LS는 2.47μH, 저항 RG은 1066Ω, 온도는 150℃다. IGBT의 내압은 6500V이다. 콜렉터 전류밀도 JC을 56A/㎠로부터, 그것의 1.5배, 2.0배로 상승시켜 가, 디바이스가 파괴할 때까지 평가를 행하였다.
도 14는, 도 13의 회로를 사용해서 시뮬레이션한 실시형태 2와 비교예의 IGBT의 턴오프 파형을 도시한 도면이다. 이 도면에서 알 수 있는 것과 같이, 실시형태 2의 전류 차단 능력은 비교예의 2.5배가 된다.
실시형태 2에서는, 종단 영역에 있어서 P형 콜렉터층(17)을 생략해서 N형 버퍼층(19)을 콜렉터 전극(18)에 직접 접촉시킨다. 이에 따라, IGBT의 턴오프 동작시에 종단 영역의 콜렉터 구조에 있어서의 캐리어 발생이 적어지기 때문에, P형 층(11)으로부터 콜렉터측으로의 공핍화가 촉진되어, 전계강도가 저하한다. 이 결과, IGBT의 턴오프 동작시의 전류 차단 능력을 향상시킬 수 있다.
또한, 도 10의 횡축의 「격자 결함을 도입한 영역의 폭」을 「P형 콜렉터층이 존재하지 않는 영역의 폭」으로 치환하면, 실시형태 2에서도 동일한 결과가 된다. 따라서, 실시형태 2에서는, 온 전압(온 저항)을 낮출 수 있다.
실시형태 3.
도 15는, 본 발명의 실시형태 3에 관한 반도체장치를 나타낸 단면도이다. 트랜지스터 영역과 추출 영역에 있어서, N-형 드리프트층(1)의 아래에 N형 버퍼층(16)이 설치되어 있다. 종단 영역에 있어서, N-형 드리프트층(1)의 아래에 N+형 버퍼층(20)이 설치되어 있다. N형 버퍼층(16)과 N+형 버퍼층(20)의 아래에 P형 콜렉터층(17)이 설치되어 있다. P형 콜렉터층(17)에 콜렉터 전극(18)이 접속되어 있다. N+형 버퍼층(20)의 불순물 농도는, N형 버퍼층(16)의 불순물 농도보다도 높다.
실시형태 3에서는, 불순물 농도가 높은 N+형 버퍼층(20)을 종단 영역에 설치하고 있다. 이에 따라, IGBT의 턴오프 동작시에 종단 영역에 있어서 P형 콜렉터층(17)으로부터의 홀 주입이 억제되기 때문에, P형 층(11)으로부터 콜렉터측으로의 공핍화가 촉진되어, 전계강도가 저하한다. 이 결과, IGBT의 턴오프 동작시의 전류 차단 능력을 향상시킬 수 있다.
또한, 도 10의 횡축의 「격자 결함을 도입한 영역의 폭」을 「제2 N형 버퍼층이 존재하는 영역의 폭」으로 치환하면, 실시형태 3에서도 동일한 결과가 된다. 따라서, 실시형태 3에서는, 온 전압(온 저항)을 낮출 수 있다.
이때, 실시형태 1∼3에서는 4500V의 고내압의 반도체장치에 대해 설명했지만, 내압에 상관없이 상기한 효과를 얻을 수 있다. 또한, 실시형태 1∼3에서는 트랜지스터 영역의 IGBT가 트렌치 게이트 구조인 경우에 대해 설명했지만, 평면 게이트 구조의 경우에도 상기한 효과를 얻을 수 있다. 또한, 종단 영역에 P형 층(14)으로 이루어진 가드 링을 형성한 경우에 대해 설명했지만, 내압을 유지하는 다른 구조에서도 상기한 효과를 얻을 수 있다.
또한, 실시형태 1∼3에 관한 반도체장치는, 규소에 의해 형성된 것에 한정되지 않고, 규소에 비해 밴드갭이 큰 와이드밴드갭 반도체에 의해 형성된 것이라도, 본 실시형태에 기재된 효과를 얻을 수 있다. 와이드밴드갭 반도체는, 예를 들면, 탄화 규소, 질화 갈륨계 재료, 또는 다이아몬드이다. 이와 같은 와이드밴드갭 반도체에 의해 형성된 반도체장치는, 내전압성이나 허용 전류밀도가 높기 때문에, 소형화할 수 있다. 이 소형화된 반도체장치를 사용함으로써 이 소자를 짜넣은 반도체 모듈도 소형화할 수 있다. 또한, 반도체장치의 내열성이 높기 때문에, 히트싱크의 방열 핀을 소형화할 수 있고, 수냉부를 공냉화할 수 있으므로, 반도체 모듈을 더욱 소형화할 수 있다. 또한, 반도체장치의 전력손실이 낮고 고효율이기 때문에, 반도체 모듈을 고효율화할 수 있다.
1 N-형 드리프트층
7 게이트 전극
9 에미터 전극
11 P형 층
12 절연막
13 더미 게이트 전극
16 N형 버퍼층(제1N형 버퍼층)
17 P형 콜렉터층
18 콜렉터 전극
19 N형 버퍼층(제2N형 버퍼층)
20 N+형 버퍼층(제2N형 버퍼층)

Claims (4)

  1. 게이트 전극과 에미터 전극을 갖는 절연 게이트형 바이폴러 트랜지스터가 설치된 트랜지스터 영역과,
    상기 트랜지스터 영역의 주위에 배치된 종단 영역과,
    상기 트랜지스터 영역과 상기 종단 영역의 사이에 배치되고, 잉여의 캐리어를 추출하는 추출 영역을 구비하고,
    상기 추출 영역에 있어서, N형 드리프트층 위에 P형 층이 설치되고,
    상기 P형 층은 상기 에미터 전극에 접속되고,
    상기 P형 층 위에 절연막을 개재하여 더미 게이트 전극이 설치되고,
    상기 더미 게이트 전극은 상기 게이트 전극에 접속되고,
    상기 종단 영역에 있어서 캐리어의 라이프타임은, 상기 트랜지스터 영역 및 상기 추출 영역에 있어서 캐리어의 라이프타임보다도 짧은 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 종단 영역에 있어서 격자 결함의 밀도는, 상기 트랜지스터 영역 및 상기 추출 영역에 있어서 격자 결함의 밀도보다도 높은 것을 특징으로 하는 반도체장치.
  3. 게이트 전극과 에미터 전극을 갖는 절연 게이트형 바이폴러 트랜지스터가 설치된 트랜지스터 영역과,
    상기 트랜지스터 영역의 주위에 배치된 종단 영역과,
    상기 트랜지스터 영역과 상기 종단 영역의 사이에 배치되고, 잉여의 캐리어를 추출하는 추출 영역을 구비하고,
    상기 추출 영역에 있어서, N형 드리프트층 위에 P형 층이 설치되고,
    상기 P형 층은 상기 에미터 전극에 접속되고,
    상기 P형 층 위에 절연막을 개재하여 더미 게이트 전극이 설치되고,
    상기 더미 게이트 전극은 상기 게이트 전극에 접속되고,
    상기 트랜지스터 영역과 상기 추출 영역에 있어서, 상기 N형 드리프트층의 아래에 제1N형 버퍼층이 설치되고,
    상기 제1N형 버퍼층의 아래에 P형 콜렉터층이 설치되고,
    상기 종단 영역에 있어서, 상기 N형 드리프트층의 아래에 제2N형 버퍼층이 설치되고,
    상기 P형 콜렉터층과 상기 제2N형 버퍼층에 콜렉터 전극이 직접적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  4. 게이트 전극과 에미터 전극을 갖는 절연 게이트형 바이폴러 트랜지스터가 설치된 트랜지스터 영역과,
    상기 트랜지스터 영역의 주위에 배치된 종단 영역과,
    상기 트랜지스터 영역과 상기 종단 영역 사이에 배치되고, 잉여의 캐리어를 추출하는 추출 영역을 구비하고,
    상기 추출 영역에 있어서, N형 드리프트층 위에 P형 층이 설치되고,
    상기 P형 층은 상기 에미터 전극에 접속되고,
    상기 P형 층 위에 절연막을 개재하여 더미 게이트 전극이 설치되고,
    상기 더미 게이트 전극은 상기 게이트 전극에 접속되고,
    상기 트랜지스터 영역과 상기 추출 영역에 있어서, 상기 N형 드리프트층의 아래에 제1N형 버퍼층이 설치되고,
    상기 종단 영역에 있어서, 상기 N형 드리프트층의 아래에 제2N형 버퍼층이 설치되고,
    상기 제1 및 제2N형 버퍼층의 아래에 P형 콜렉터층이 설치되고,
    상기 P형 콜렉터층에 콜렉터 전극이 접속되고,
    상기 제2N형 버퍼층의 불순물 농도는, 상기 제1N형 버퍼층의 불순물 농도보다도 높은 것을 특징으로 하는 반도체장치.
KR1020120035306A 2011-04-26 2012-04-05 반도체장치 KR101334952B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011098360A JP5621703B2 (ja) 2011-04-26 2011-04-26 半導体装置
JPJP-P-2011-098360 2011-04-26

Publications (2)

Publication Number Publication Date
KR20120121344A KR20120121344A (ko) 2012-11-05
KR101334952B1 true KR101334952B1 (ko) 2013-11-29

Family

ID=47007851

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120035306A KR101334952B1 (ko) 2011-04-26 2012-04-05 반도체장치

Country Status (6)

Country Link
US (1) US8598622B2 (ko)
JP (1) JP5621703B2 (ko)
KR (1) KR101334952B1 (ko)
CN (1) CN102760760B (ko)
DE (1) DE102012201950B4 (ko)
TW (1) TWI464830B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5644793B2 (ja) * 2012-03-02 2014-12-24 株式会社デンソー 半導体装置
CN104205334B (zh) 2012-03-05 2017-09-01 三菱电机株式会社 半导体装置
KR20140067445A (ko) * 2012-11-26 2014-06-05 삼성전기주식회사 전력 반도체 소자
US9941269B2 (en) 2014-01-29 2018-04-10 Mitsubishi Electric Corporation Power semiconductor device including well extension region and field-limiting rings
DE112014006289B4 (de) * 2014-01-29 2020-12-24 Mitsubishi Electric Corporation Leistungshalbleitervorrichtung
DE112014006726T5 (de) * 2014-08-08 2017-03-23 Hitachi, Ltd. Halbleitervorrichtung, Leistungsmodul, Stromrichtvorrichtung, Fahrzeug und Schienenfahrzeug
JP2016100455A (ja) * 2014-11-21 2016-05-30 三菱電機株式会社 半導体装置及びその製造方法
KR101970087B1 (ko) 2015-01-27 2019-04-17 미쓰비시덴키 가부시키가이샤 반도체 장치
JP6720569B2 (ja) 2015-02-25 2020-07-08 株式会社デンソー 半導体装置
DE102016102861B3 (de) * 2016-02-18 2017-05-24 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
DE102017107174B4 (de) 2017-04-04 2020-10-08 Infineon Technologies Ag IGBT mit dV/dt-Steuerbarkeit und Verfahren zum Verarbeiten eines IGBT
JP6815285B2 (ja) 2017-06-26 2021-01-20 株式会社東芝 半導体装置
CN109524396B (zh) * 2017-09-20 2023-05-12 株式会社东芝 半导体装置
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040038846A (ko) * 2002-10-31 2004-05-08 가부시끼가이샤 도시바 전력용 반도체장치
JP2009277792A (ja) * 2008-05-13 2009-11-26 Mitsubishi Electric Corp 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2950025B2 (ja) * 1992-07-02 1999-09-20 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
JPH0621538A (ja) * 1992-07-06 1994-01-28 Nippon Telegr & Teleph Corp <Ntt> 光導波路型周波数可変レーザ及びフィルタ
JP4193993B2 (ja) 2005-01-14 2008-12-10 日本インター株式会社 Ｊｂｓおよびその製造方法
JP4457895B2 (ja) * 2005-01-14 2010-04-28 船井電機株式会社 電源装置、並びにそれに適用可能な放熱部材固定構造及び回路基板
JP5055907B2 (ja) 2005-10-05 2012-10-24 サンケン電気株式会社 半導体装置
JP2008192737A (ja) * 2007-02-02 2008-08-21 Denso Corp 半導体装置
JP5150195B2 (ja) 2007-10-16 2013-02-20 株式会社東芝 縦型半導体装置
JP4265684B1 (ja) * 2007-11-07 2009-05-20 トヨタ自動車株式会社 半導体装置
JP2009176772A (ja) 2008-01-21 2009-08-06 Denso Corp 半導体装置
JP4544313B2 (ja) * 2008-02-19 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔとその製造方法
JP4743447B2 (ja) * 2008-05-23 2011-08-10 三菱電機株式会社 半導体装置
US8159022B2 (en) * 2008-09-30 2012-04-17 Infineon Technologies Austria Ag Robust semiconductor device with an emitter zone and a field stop zone
JP2011054813A (ja) * 2009-09-03 2011-03-17 Toyota Motor Corp 縦型半導体装置
JP4883730B2 (ja) 2009-11-05 2012-02-22 関東自動車工業株式会社 流入量測定装置及び流入量測定方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040038846A (ko) * 2002-10-31 2004-05-08 가부시끼가이샤 도시바 전력용 반도체장치
JP2009277792A (ja) * 2008-05-13 2009-11-26 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
TWI464830B (zh) 2014-12-11
DE102012201950A1 (de) 2012-10-31
CN102760760B (zh) 2015-04-15
KR20120121344A (ko) 2012-11-05
JP5621703B2 (ja) 2014-11-12
US20120273836A1 (en) 2012-11-01
JP2012231011A (ja) 2012-11-22
TW201244011A (en) 2012-11-01
DE102012201950B4 (de) 2019-01-03
US8598622B2 (en) 2013-12-03
CN102760760A (zh) 2012-10-31

Similar Documents

Publication Publication Date Title
KR101334952B1 (ko) 반도체장치
US9640643B2 (en) Semiconductor device
JP6119577B2 (ja) 半導体装置
JP5787853B2 (ja) 電力用半導体装置
KR101917486B1 (ko) 전력용 반도체 장치
JP6165271B2 (ja) 電力用半導体装置
JP6777244B2 (ja) 半導体装置
JP6784337B2 (ja) 半導体装置
JPWO2014199465A1 (ja) 半導体装置
US9111990B1 (en) Semiconductor device
JP6288315B2 (ja) 半導体装置
US10355082B2 (en) Semiconductor device including active and dummy cell regions
JP6833848B2 (ja) 面積効率の良いフローティングフィールドリング終端
JP2018093242A (ja) 半導体装置
JP2014204038A (ja) 半導体装置及びその製造方法
JP2012069634A (ja) 半導体装置
JP2011082220A (ja) 半導体装置
JPH1074959A (ja) 電力用半導体素子
US20230071170A1 (en) Semiconductor device
US10490655B2 (en) Insulated gate bipolar transistor (IGBT) with high avalanche withstand
JPWO2016113865A1 (ja) 半導体装置及びその製造方法
JP6537711B2 (ja) 半導体装置
JP2010093080A (ja) 半導体装置
JP2007095874A (ja) 半導体装置
JP2016207732A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171107

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181101

Year of fee payment: 6