CN116420219A - 半导体装置 - Google Patents

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semiconductor device
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diode
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伊仓巧裕
野口晴司
樱井洋辅
浜崎竜太郎
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Fuji Electric Co Ltd
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Abstract

本发明提供一种半导体装置，该半导体装置具备：有源部，其具有晶体管部和二极管部；以及耐压结构部，其设置在有源部的外周，晶体管部具有：第一导电型的漂移区，其设置在半导体基板；第二导电型的基区，其设置在漂移区的上方；沟槽部，其从半导体基板的正面延伸至漂移区；以及第二导电型的沟槽底部，其设置在沟槽部的下端，在俯视时，二极管部设置在靠近耐压结构部的晶体管部与耐压结构部之间。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在专利文献1中记载了IGBT单元的至少一部分包含第二导电型的电浮置的阻挡区。
现有技术文献
专利文献
专利文献1：日本特开2019-91892号公报
发明内容
技术问题
如果这样的阻挡区与设置在半导体基板的阱区相接，则导通特性降低。
技术方案
在本发明的第一方式中，提供一种半导体装置。半导体装置具备：有源部，其具有晶体管部和二极管部；以及耐压结构部，其设置在有源部的外周，晶体管部具有：第一导电型的漂移区，其设置在半导体基板；第二导电型的基区，其设置在漂移区的上方；沟槽部，其从半导体基板的正面延伸至漂移区；以及第二导电型的沟槽底部，其设置在沟槽部的下端，在俯视时，二极管部设置在靠近耐压结构部的晶体管部与耐压结构部之间。
沟槽底部可以电浮置。
沟槽底部的掺杂浓度可以大于漂移区的掺杂浓度且小于基区的掺杂浓度。
沟槽底部的掺杂浓度可以是1E12cm-3以上且1E13cm-3以下。
沟槽底部可以不设置在二极管部。
半导体装置在耐压结构部中，在半导体基板的背面侧还可以具备第一导电型的阴极区。
半导体装置在有源部还可以具备：发射电极，其设置在半导体基板的上方；以及第二导电型的阱区，其从二极管部的至少一部分遍及耐压结构部而设置在半导体基板，在二极管部中，阱区可以与发射电极分离。
半导体装置在半导体基板的正面还可以具备覆盖阱区的层间绝缘膜，在二极管部，层间绝缘膜在俯视时可以从阱区向半导体基板的内侧延伸10μm以上且30μm以下。
晶体管部还可以具有设置在沟槽底部的上方的第一导电型的蓄积区，蓄积区可以不设置在二极管部。
晶体管部和二极管部还可以具有设置在漂移区的上方的第一导电型的蓄积区。
半导体装置可以在蓄积区与沟槽底部之间还具备漂移区。
应予说明，上述发明内容并未列举本发明的全部特征。另外，这些特征组的子组合也能够另外成为发明。
附图说明
图1是示出本实施方式的半导体装置100的上表面的一例的图。
图2A是示出半导体装置100的上表面的一例的放大图。
图2B是示出图2A中的a-a’截面的图。
图2C是示出图2A中的b-b’截面的图。
图2D是示出图2A中的c-c’截面的图。
图2E是示出图2A中的d-d’截面的图。
图2F是示出图2A中的a-a’截面的另一例的图。
图2G是示出图2A中的a-a’截面的另一例的图。
图3A是示出比较例的半导体装置200的上表面的一例的放大图。
图3B是示出图3A中的e-e’截面的图。
图4是示出半导体装置100和半导体装置200的耐压波形的图表。
符号说明
10…半导体基板、11…阱区、12…发射区、14…基区、15…接触区、16…蓄积区、17…插塞区、18…漂移区、20…缓冲区、21…正面、22…集电区、23…背面、24…集电电极、25…连接部、29…直线部分、30…虚设沟槽部、31…前端部、32…虚设绝缘膜、34…虚设导电部、38…层间绝缘膜、39…直线部分、40…栅极沟槽部、41…前端部、42…栅极绝缘膜、44…栅极导电部、48…栅极流道、49…接触孔、50…栅极金属层、52…发射电极、54…接触孔、56…接触孔、60…台面部、61…台面部、70…晶体管部、75…沟槽底部、80…二极管部、82…阴极区、92…保护环、100…半导体装置、102…端边、160…有源部、190…耐压结构部、200…半导体装置
具体实施方式
以下，虽然通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求所涉及的发明。另外，实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向的一侧称为“上”或“正”，将另一侧称为“下”或“背”。将基板、层或其他部件的两个主面中的一个面称为正面，将另一个面称为背面。“上”、“下”的方向并不限于重力方向或半导体装置实际安装时的方向。
在本说明书中，有时使用X轴、Y轴和Z轴的直角坐标轴来说明技术事项。直角坐标轴仅仅确定构成要素的相对位置，并不限定特定的方向。例如，Z轴并不限定地表示相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向是彼此相反的方向。在不记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。
在本说明书中，将与半导体基板的正面和背面平行的正交轴设为X轴和Y轴。另外，将与半导体基板的正面和背面垂直的轴设为Z轴。在本说明书中，有时将Z轴的方向称为深度方向。另外，在本说明书中，有时将包括X轴和Y轴在内的与半导体基板的正面和背面平行的方向称为水平方向。
在本说明书中，在称为“相同”或“相等”的情况下，也可以包括具有由制造偏差等引起的误差的情况。该误差例如在10％以内。
在本说明书中，将掺杂有杂质的掺杂区的导电型设为P型或N型而进行说明。在本说明书中，杂质有时特别是指N型的施主或P型的受主中的任一个，有时记载为掺杂剂。在本说明书中，掺杂是指向半导体基板导入施主或受主，形成为呈现N型的导电型的半导体或呈现P型的导电型的半导体。
在本说明书中，掺杂浓度是指热平衡状态下的施主的浓度或受主的浓度。在本说明书中，净掺杂浓度是指，将施主浓度设为正离子的浓度并将受主浓度设为负离子的浓度而包含电荷的极性在内相加而得的实质的浓度。作为一例，如果将施主浓度设为ND，并将受主浓度设为NA，则任意位置处的实质的净掺杂浓度成为ND-NA。
施主具有向半导体供给电子的功能。受主具有从半导体获取电子的功能。施主和受主不限于杂质本身。例如，存在于半导体中的空位(V)、氧(O)以及氢(H)结合所得的VOH缺陷作为供给电子的施主而发挥功能。
在本说明书中，在记载为P+型或N+型的情况下，意味着掺杂浓度高于P型或N型的掺杂浓度，在记载为P-型或N-型的情况下，意味着掺杂浓度低于P型或N型的掺杂浓度。另外，在本说明书中，在记载为P++型或N++型的情况下，意味着掺杂浓度高于P+型或N+型的掺杂浓度。
在本说明书中，化学浓度是指不依赖于电活化的状态而测定的杂质的浓度。化学浓度能够通过例如二次离子质谱法(SIMS)来计测。上述净掺杂浓度可以通过电压-电容测定法(CV法)来测定。另外，可以将通过扩展电阻测定法(SR法)计测出的载流子密度作为净掺杂浓度。通过CV法或SR法计测出的载流子密度可以作为净掺杂浓度。另外，在N型的区域中，施主浓度远远大于受主浓度，因此也可以将该区域中的载流子浓度设为施主浓度。同样地，在P型的区域中，也可以将该区域中的载流子浓度设为受主浓度。
另外，在施主、受主或净掺杂的浓度分布具有峰的情况下，可以将该峰值作为该区域中的施主、受主或净掺杂的浓度。在施主、受主或净掺杂的浓度几乎均匀的情况下等，可以将该区域中的施主、受主或净掺杂的浓度的平均值作为施主、受主或净掺杂的浓度。
通过SR法计测出的载流子浓度也可以低于施主或受主的浓度。在测定扩展电阻时电流流通的范围内，有时半导体基板的载流子迁移率低于结晶状态的载流子迁移率的值。由于晶格缺陷等引起的晶体结构的紊乱(无序)而使载流子散乱，从而产生载流子迁移率的下降。
根据利用CV法或SR法计测的载流子浓度而计算出的施主或受主的浓度可以低于表示施主或受主的元素的化学浓度。作为一例，在硅的半导体中成为施主的磷或砷的施主浓度或者成为受主的硼(boron)的受主浓度为它们的化学浓度的99％左右。另一方面，在硅的半导体中成为施主的氢的施主浓度为氢的化学浓度的0.1％至10％左右。
图1是示出本实施方式的半导体装置100的上表面的一例的图。在图1中示出将各部件投影到半导体基板10的正面而得的位置。在图1中，仅示出半导体装置100的一部分的部件，省略另一部分的部件。
半导体装置100具备半导体基板10。半导体基板10在俯视时具有端边102。在本说明书中简称为俯视的情况下，是指从半导体基板10的正面侧观察。本例的半导体基板10具有在俯视时彼此对置的两组端边102。在图1中，X轴和Y轴与任一个端边102平行。另外，Z轴与半导体基板10的正面垂直。
在半导体基板10设置有有源部160。有源部160是在半导体装置100动作的情况下主电流沿深度方向在半导体基板10的正面与背面之间流通的区域。在有源部160的上方设置有发射电极，但在图1中省略。
在有源部160设置有包括IGBT等晶体管元件的晶体管部70和包括续流二极管(FWD)等二极管元件的二极管部80中的至少一方。在图1的例子中，晶体管部70和二极管部80沿着半导体基板10的正面的预定的排列方向(在本例中为X轴方向)交替地配置。
在图1中，对配置有晶体管部70的区域标注符号“I”，对配置有二极管部80的区域标注符号“F”。在本说明书中，有时将在俯视时与排列方向垂直的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。即，晶体管部70的Y轴方向上的长度大于晶体管部70的X轴方向上的宽度。同样地，二极管部80的Y轴方向上的长度大于X轴方向上的宽度。晶体管部70和二极管部80的延伸方向与后述的各沟槽部的长边方向可以相同。
晶体管部70在与半导体基板10的背面相接的区域具有P+型的集电区。二极管部80在与半导体基板10的背面相接的区域具有N+型的阴极区。在本说明书中，将设置有集电区的区域称为晶体管部70。即，晶体管部70是在俯视时与集电区重叠的区域。
在半导体基板10的背面，在除集电区以外的区域可以设置有N+型的阴极区。在本说明书中，在将晶体管部70沿Y轴方向延长到后述的栅极流道的延长区的下表面设置有阴极区。在本说明书中，延长区包含于二极管部80。另外，晶体管部70在半导体基板10的正面侧周期性地配置有N型的发射区、P型的基区、以及具有栅极导电部和栅极绝缘膜的栅极结构。
半导体装置100在半导体基板10的上方可以具有一个以上的焊盘。作为一例，图1所示的半导体装置100具有栅极焊盘G，但这仅仅是例示。半导体装置100也可以具有阳极焊盘、阴极焊盘以及电流检测焊盘等焊盘。各焊盘配置于端边102的附近。端边102的附近是指俯视时的端边102与发射电极之间的区域。在半导体装置100实际安装时，各焊盘可以经由引线等布线与外部的电路连接。
在栅极焊盘G施加栅极电位。栅极焊盘G与有源部160的栅极沟槽部的导电部电连接。半导体装置100具备将栅极焊盘G与栅极沟槽部电连接的栅极流道48。
栅极流道48在俯视时配置在有源部160与半导体基板10的端边102之间。本例的栅极流道48在俯视时包围有源部160。也可以将在俯视时被栅极流道48包围的区域作为有源部160。
栅极流道48配置在半导体基板10的上方。本例的栅极流道48可以由掺杂有杂质的多晶硅等形成。栅极流道48与隔着栅极绝缘膜设置在栅极沟槽部的内部的栅极导电部电连接。
本例的半导体装置100具备设置在有源部160的外周的耐压结构部190。本例的耐压结构部190配置在栅极流道48与端边102之间。耐压结构部190缓解半导体基板10的正面侧的电场集中。
耐压结构部190可以具有保护环92。保护环92是与半导体基板10的正面相接的P型的区域。应予说明，本例的耐压结构部190具有多个保护环92，但在图1中省略而仅示出一个保护环92。通过设置多个保护环92，从而能够使有源部160的上表面侧的耗尽层向外侧延伸，能够提高半导体装置100的耐压。耐压结构部190还可以具备包围有源部160而设置为环状的场板和降低表面电场中的至少一个。
另外，半导体装置100也可以具备由多晶硅等形成的PN结二极管即未图示的温度感测部和/或与设置在有源部160的晶体管部进行同样的动作的未图示的电流检测部。
图2A是示出半导体装置100的上表面的一例的放大图。图2A示出图1所示的区域A即有源部160与耐压结构部190的边界附近。半导体装置100具备半导体基板，该半导体基板具有包括IGBT等晶体管元件的晶体管部70和包括续流二极管(FWD)等二极管元件的二极管部80。
本例的晶体管部70和二极管部80沿着排列方向(在本例中为X轴方向)交替地配置。二极管部80在俯视时设置在靠近耐压结构部190的晶体管部70与耐压结构部190之间。即，在有源部160的最外侧配置有二极管部80。应予说明，在本说明书中，在仅称为“内侧”和“外侧”的情况下，朝向半导体装置100的中心的方向是指内侧，远离半导体装置100的中心的方向是指外侧。
本例的半导体装置100具备设置在半导体基板的正面侧的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。
另外，本例的半导体装置100具备设置在半导体基板的正面的上方的栅极金属层50和发射电极52。栅极金属层50和发射电极52彼此分离地设置。栅极金属层50与发射电极52电绝缘。
在发射电极52与半导体基板的正面之间、以及栅极金属层50与半导体基板的正面之间设置有层间绝缘膜，但是在图2A中进行省略。在本例的层间绝缘膜，以贯通该层间绝缘膜的方式设置有接触孔49、接触孔54以及接触孔56。在图2A中，对各个接触孔标注斜线的阴影。
发射电极52设置在栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15的上方。发射电极52通过接触孔54与半导体基板的正面的发射区12、基区14以及接触区15电连接。
另外，发射电极52通过接触孔56与虚设沟槽部30内的虚设导电部连接。在发射电极52与虚设导电部之间可以设置有由掺杂有杂质的多晶硅等具有导电性的材料形成的连接部25。连接部25隔着层间绝缘膜和虚设沟槽部30的虚设绝缘膜等绝缘膜设置在半导体基板的正面。
栅极金属层50通过接触孔49与栅极流道48电连接。栅极流道48可以由掺杂有杂质的多晶硅等形成。栅极流道48在半导体基板的正面与栅极沟槽部40内的栅极导电部连接。栅极流道48不与虚设沟槽部30内的虚设导电部和发射电极52电连接。
栅极流道48与发射电极52通过层间绝缘膜和氧化膜等绝缘物而电分离。本例的栅极流道48从接触孔49的下方设置到栅极沟槽部40的前端部。在栅极沟槽部40的前端部，栅极导电部在半导体基板的正面露出，并与栅极流道48连接。
发射电极52和栅极金属层50由包含金属的导电性材料形成。例如，由铝或以铝为主要成分的合金(例如，铝-硅合金等)形成。各电极可以在由铝等形成的区域的下层具有由钛、钛化合物等形成的阻挡金属。
各电极也可以在接触孔内具有由钨等形成的插塞。对于插塞而言，可以在与半导体基板相接的一侧具有阻挡金属，以与阻挡金属相接的方式埋入钨，在钨上形成铝等。
应予说明，插塞设置在与接触区15或基区14相接的接触孔。另外，在插塞的接触孔之下形成P++型的插塞区，该插塞区的掺杂浓度高于接触区15的掺杂浓度。这能够改善阻挡金属与接触区15之间的接触电阻。另外，插塞区的深度为大致0.1μm以下，具有比接触区15的深度小10％以下的区域。
插塞区具有以下特征。在晶体管部70动作中，通过改善接触电阻而提高闩锁耐量。另一方面，在二极管部80动作中，在没有插塞区的情况下，阻挡金属与基区14之间的接触电阻高，导通损耗、开关损耗上升，但是通过设置插塞区，而能够抑制导通损耗、开关损耗的上升。
阱区11与栅极流道48重叠，在有源部160的外周延伸，并在俯视时设置为环状。阱区11在不与栅极流道48重叠的范围内也以预定的宽度延伸，并在俯视时设置为环状。本例的阱区11从接触孔54的Y轴方向的端部向栅极流道48侧分离而设置。阱区11是掺杂浓度高于基区14的掺杂浓度的第二导电型的区域。栅极流道48与阱区11电绝缘。
本例的基区14为P-型，阱区11为P+型。另外，阱区11从半导体基板的正面形成至比基区14的下端更深的位置。基区14在晶体管部70和二极管部80中与阱区11相接地设置。因此，阱区11与发射电极52电连接。
晶体管部70和二极管部80分别具有在排列方向上排列为多排的沟槽部。在本例的晶体管部70，沿着排列方向设置有一个以上的栅极沟槽部40。在本例的二极管部80，沿着排列方向设置有多个虚设沟槽部30。在本例的二极管部80不设置栅极沟槽部40。
本例的栅极沟槽部40可以具有沿着与排列方向垂直的延伸方向延伸的两个直线部分39(沿着延伸方向呈直线状的沟槽的部分)以及连接两个直线部分39的前端部41。
前端部41的至少一部分可以在俯视时设置为曲线状。通过前端部41将两个直线部分39的Y轴方向上的端部彼此与栅极流道48连接，从而作为向栅极沟槽部40的栅电极而发挥功能。另一方面，通过将前端部41设为曲线状，从而与在直线部分39完结相比更能够缓解端部处的电场集中。
在另一例中，晶体管部70可以沿着排列方向交替地设置有一个以上的栅极沟槽部40和一个以上的虚设沟槽部30。在晶体管部70中，虚设沟槽部30设置在栅极沟槽部40的各个直线部分39之间。在各个直线部分39之间可以设置有一条虚设沟槽部30，也可以设置有多条虚设沟槽部30。
另外，在各个直线部分39之间，可以不设置虚设沟槽部30，还可以设置栅极沟槽部40。通过这样的结构，能够增大来自发射区12的电子电流，因此导通电压降低。
虚设沟槽部30可以具有沿延伸方向延伸的直线形状，也可以与栅极沟槽部40同样地具有直线部分29和前端部31。虽然图2A所示的半导体装置100仅排列有具有前端部31的虚设沟槽部30，但是在另一例中，半导体装置100也可以包括不具有前端部31的直线形状的虚设沟槽部30。
阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度更深。栅极沟槽部40和虚设沟槽部30的Y轴方向的端部在俯视时设置在阱区11。即，在各沟槽部的Y轴方向的端部，各沟槽部的深度方向的底部被阱区11覆盖。另外，设置在X轴方向的端部的沟槽部也可以被阱区11覆盖。由此，能够缓解各沟槽部的该底部处的电场集中。
在排列方向上，在各沟槽部之间设置有台面部。台面部是指在半导体基板的内部被沟槽部夹持的区域。作为一例，台面部的深度位置是从半导体基板的正面起到沟槽部的下端为止的位置。
本例的台面部被在X轴方向上相邻的沟槽部夹持，在半导体基板的正面沿着沟槽在延伸方向(Y轴方向)上延伸而设置。在图2B中，如后述的那样，在本例中，在晶体管部70设置有台面部60，在二极管部80设置有台面部61。在本说明书中，在仅称为台面部的情况下，分别是指台面部60和台面部61。
在各个台面部设置有基区14。在各个台面部，在俯视时被基区14夹持的区域可以设置有第一导电型的发射区12和第二导电型的接触区15中的至少一方。本例的发射区12为N+型，接触区15为P+型。发射区12和接触区15在深度方向上可以设置在基区14与半导体基板的正面之间。
晶体管部70的台面部具有在半导体基板的正面露出的发射区12。发射区12与栅极沟槽部40相接而设置。在与栅极沟槽部40相接的台面部设置有在半导体基板的正面露出的接触区15。
台面部中的接触区15和发射区12分别从X轴方向上的一个沟槽部设置到另一个沟槽部。作为一例，台面部的接触区15和发射区12沿着沟槽部的延伸方向(Y轴方向)交替地配置。
在另一例中，台面部的接触区15和发射区12可以沿着沟槽部的延伸方向(Y轴方向)设置为条纹状。例如，在与沟槽部相接的区域设置有发射区12，在被发射区12夹持的区域设置有接触区15。
在二极管部80的台面部不设置发射区12。在二极管部80的台面部的上表面可以设置有基区14。基区14可以配置于二极管部80的整个台面部。
在各个台面部的上方设置有接触孔54。接触孔54在其延伸方向(Y轴方向)上配置于被基区14夹持的区域。本例的接触孔54设置在接触区15、基区14以及发射区12的各区域的上方。接触孔54可以配置在台面部的排列方向(X轴方向)上的中央。
在二极管部80中，在与半导体基板的背面相邻的区域设置有N+型的阴极区82。在半导体基板的背面，在不设置阴极区82的区域可以设置有P+型的集电区22。在图2A中，利用虚线表示阴极区82与集电区22的边界。在耐压结构部190中，也可以在半导体基板的背面侧设置N+型的阴极区82。
图2B是示出图2A中的a-a’截面的图。a-a’截面是通过接触区15、基区14、以及栅极沟槽部40和虚设沟槽部30的XZ面。本例的半导体装置100在a-a’截面具有半导体基板10、层间绝缘膜38、发射电极52和集电电极24。
层间绝缘膜38设置在半导体基板10的正面21。层间绝缘膜38是添加有硼或磷等杂质的硅酸盐玻璃等绝缘膜。层间绝缘膜38可以与正面21相接，也可以在层间绝缘膜38与正面21之间设置有氧化膜等其他膜。在层间绝缘膜38设置有在图2A中说明的接触孔54。
发射电极52设置在半导体基板10的正面21和层间绝缘膜38的上表面。发射电极52通过层间绝缘膜38的接触孔54而与正面21电连接。在接触孔54的内部可以设置有钨(W)等的插塞区17。集电电极24设置在半导体基板10的背面23。发射电极52和集电电极24由包含金属的材料或它们的层叠膜形成。
半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。
半导体基板10具有第一导电型的漂移区18。本例的漂移区18为N-型。漂移区18可以是在半导体基板10中不设置其他掺杂区而残留的区域。
在晶体管部70中，在漂移区18的上方，可以沿Z轴方向设置有一个以上的蓄积区16。蓄积区16是以比漂移区18的浓度更高的方式蓄积了与漂移区18相同的掺杂剂而得的区域。蓄积区16的掺杂浓度高于漂移区18的掺杂浓度。
本例的蓄积区16为N型。蓄积区16在晶体管部70中可以设置在基区14与后述的沟槽底部75之间。蓄积区16可以仅设置于晶体管部70，也可以设置于晶体管部70和二极管部80这两者。通过设置蓄积区16，从而能够提高载流子的注入促进效果(IE效果)，降低导通电压。
在晶体管部70中，在基区14的上方，以与正面21相接的方式设置有发射区12。发射区12与栅极沟槽部40相接地设置。发射区12的掺杂浓度高于漂移区18的掺杂浓度。作为一例，发射区12的掺杂剂是砷(As)、磷(P)、锑(Sb)等。
在二极管部80设置有在正面21露出的基区14。二极管部80的基区14作为阳极而动作。
在漂移区18的下方可以设置有第一导电型的缓冲区20。本例的缓冲区20为N型。缓冲区20的掺杂浓度高于漂移区18的掺杂浓度。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达集电区22和阴极区82的场截止层而发挥功能。
在晶体管部70中，在缓冲区20的下方设置有集电区22。集电区22可以在背面23与阴极区82相接地设置。
在二极管部80中，在缓冲区20的下方设置有阴极区82。阴极区82可以设置在与晶体管部70的集电区22相同的深度。二极管部80可以作为在晶体管部70关断时流过反向导通的回流电流的续流二极管(FWD)而发挥功能。
在半导体基板10设置有栅极沟槽部40和虚设沟槽部30。栅极沟槽部40和虚设沟槽部30以从正面21贯通基区14和蓄积区16而到达漂移区18的方式设置。沟槽部贯通掺杂区并不限于以形成掺杂区之后形成沟槽部的顺序进行制造。在形成沟槽部之后，在沟槽部之间形成掺杂区的情况也包括在沟槽部贯通掺杂区的情况中。
栅极沟槽部40具有设置在正面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42覆盖栅极沟槽的内壁而设置。栅极绝缘膜42可以由氧化膜或氮化膜形成。栅极导电部44以在栅极沟槽的内部将比栅极绝缘膜42靠内侧的部分填埋的方式设置。栅极导电部44的上表面可以位于与正面21相同的XY平面内。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由掺杂有杂质的多晶硅等形成。
栅极导电部44可以在深度方向上设置得比基区14更长。栅极沟槽部40在正面21被层间绝缘膜38覆盖。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽相接的界面的表层形成由电子的反型层形成的沟道。
虚设沟槽部30在XZ截面可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置在正面21的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设绝缘膜32覆盖虚设沟槽的内壁而设置。虚设绝缘膜32可以由氧化膜或氮化膜形成。虚设导电部34以在虚设沟槽的内部将比虚设绝缘膜32靠内侧的部分填埋的方式设置。虚设导电部34的上表面可以位于与正面21相同的XY平面内。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。
本例的栅极沟槽部40和虚设沟槽部30在正面21被层间绝缘膜38覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸出的曲面状(在截面中为曲线状)。
晶体管部70具有设置在沟槽部的下端的P型的沟槽底部75。本例的沟槽底部75设置在比蓄积区16靠下方的位置。在半导体基板10的深度方向上，沟槽底部75的下端可以位于比栅极沟槽部40的底部靠下方的位置。换言之，沟槽底部75可以覆盖栅极沟槽部40的底部。
沟槽底部75的掺杂浓度大于漂移区18的掺杂浓度且小于基区14的掺杂浓度。沟槽底部75的掺杂浓度为1E12cm-3以上且1E13cm-3以下。
在图2B中，沟槽底部75的X轴方向正侧(二极管部80侧)的端部与阴极区82和集电区22的边界一致，但也可以比所述阴极区82和集电区22的边界更向二极管部80侧延伸，还可以后退到晶体管部70内。
沟槽底部75可以是电浮置的浮置层。在本说明书中，浮置层是指不与发射电极52等任何电极电连接的层。通过设置沟槽底部75，从而晶体管部70的导通特性提高。另外，通过设置沟槽底部75，从而缓解栅极沟槽部40的底部处的电场集中，提高雪崩耐量。
图2C是示出图2A中的b-b’截面的图。b-b’截面是在有源部160与耐压结构部190的边界附近通过发射区12、接触区15、基区14、以及栅极沟槽部40和虚设沟槽部30的XZ面。
本例的二极管部80在俯视时设置在靠近耐压结构部190的晶体管部70与耐压结构部190之间。即，在有源部160的最靠耐压结构部190侧配置有二极管部80。
如上所述，本例的晶体管部70具有沟槽底部75。在有源部160的最外侧设置晶体管部70的情况下，需要在晶体管部70的一部分不设置沟槽底部75，而使沟槽底部75从与发射电极52电连接的阱区11分离。例如，在晶体管部70中，在从耐压结构部190侧的端部起一定的范围内不设置沟槽底部75的情况下，导通特性根据沟槽底部75的减少量而降低。
在本例中，通过在有源部160的最外侧配置二极管部80，从而能够在整个晶体管部70设置沟槽底部75，因此能够提高导通特性。
另外，通过在整个晶体管部70设置沟槽底部75，从而使晶体管部70的耐压提高。由此，半导体装置100整体的耐压提高，闩锁耐量提高。
在本例的二极管部80中，阱区11与发射电极52分离。在本例中，通过在阱区11与发射电极52之间设置层间绝缘膜38而能够将阱区11和发射电极52绝缘。
层间绝缘膜38在俯视时从耐压结构部190遍及设置在有源部160的最外侧的二极管部80的一部分而延伸。在图2C中，层间绝缘膜38的端部与阱区11的端部之间的距离L可以是10μm以上且30μm以下。
在阱区11的端部，在半导体装置100的反向恢复时电流容易集中。因此，通过使二极管部80中的与发射电极52的接触从阱区11的端部分离，能够提高反向恢复耐量。
晶体管部70在基区14与沟槽底部75之间具有N型的蓄积区16。蓄积区16可以仅设置在晶体管部70而不设置在二极管部80。
或者，蓄积区16可以设置在晶体管部70和二极管部80这两者。通过设置蓄积区16，从而能够提高载流子的注入促进效果(IE效果)，降低导通电压。
在耐压结构部190中，在半导体基板10的背面23侧可以设置有N型的阴极区82。即，从二极管部80遍及耐压结构部190，阴极区82可以以连续地包围有源部160的外周的方式设置在半导体基板10的背面23侧。
图2D是示出图2A中的c-c’截面的图。c-c’截面是在有源部160的Y轴负侧端部附近通过设置在二极管部80的基区14和接触区15的YZ面。
在本例中，在有源部160的最外侧设置有二极管部80。在二极管部80中，在半导体基板10的正面21设置有接触区15。另外，在二极管部80中，在接触区15的Y轴方向外侧，基区14在半导体基板10的正面21露出。即，在俯视时，在二极管部80中，在Y轴方向上，接触区15被基区14夹持。
在有源部160的Y轴负侧端部附近设置有阱区11。阱区11的扩散深度比基区14深。阱区11可以以局部地覆盖基区14的底部的方式沿Y轴方向延伸。
图2E是示出图2A中的d-d’截面的图。d-d’截面是在有源部160的Y轴负侧端部附近通过设置在晶体管部70的发射区12、基区14以及接触区15的YZ面。另外，d-d’截面通过将晶体管部70沿Y轴方向延长而成的延长区。在延长区的下表面设置有阴极区。即，在俯视时，晶体管部70在Y轴方向上被二极管部80夹持。
在晶体管部70中，在半导体基板10的正面21设置有发射区12和接触区15。另外，在晶体管部70中，在接触区15的Y轴方向外侧，基区14在半导体基板10的正面21露出。即，在俯视时，在晶体管部70中，在Y轴方向上，发射区12和接触区15被基区14夹持。
在晶体管部70中，在漂移区18的上方设置有蓄积区16和沟槽底部75。沟槽底部75设置在比蓄积区16靠下方的位置。沟槽底部75可以与蓄积区16的下表面相接地设置。
图2F是示出图2A中的a-a’截面的另一例的图。a-a’截面是与图2B同样地通过接触区15、基区14、以及栅极沟槽部40和虚设沟槽部30的XZ面。本例的半导体装置100在a-a’截面具有半导体基板10、层间绝缘膜38、发射电极52以及集电电极24。
晶体管部70的设置在沟槽部的下端的沟槽底部75与图2B的沟槽底部75在半导体基板10的深度方向上的厚度比蓄积区16薄这一点与图2B的不同。
本例的沟槽底部75的下端位于比栅极沟槽部40的底部靠下方的位置，并覆盖栅极沟槽部40的底部。沟槽底部75可以是电浮置的浮置层。
在图2F中，沟槽底部75的X轴方向正侧(二极管部80侧)的端部与阴极区82和集电区22的边界一致，但也可以比所述阴极区82和集电区22的边界更向二极管部80侧延伸，还可以后退到晶体管部70内。本例能够得到与图2B同样的效果。
图2G是示出图2A中的a-a’截面的另一例的图。a-a’截面是与图2B同样地通过接触区15、基区14、以及栅极沟槽部40和虚设沟槽部30的XZ面。本例的半导体装置100在a-a’截面具有半导体基板10、层间绝缘膜38、发射电极52以及集电电极24。
沟槽底部75与蓄积区16分离，即，以使漂移区18介于蓄积区16与沟槽底部75之间的方式设置这一点与图2B、图2F的不同。
在半导体基板10的深度方向上，沟槽底部75的厚度可以比蓄积区16的厚度、或者蓄积区16与沟槽底部75之间的漂移区18的厚度薄。
在图2G中，沟槽底部75的X轴方向正侧(二极管部80侧)的端部与阴极区82和集电区22的边界一致，但也可以比阴极区82和集电区22的边界更向二极管部80侧延伸，还可以后退到晶体管部70内。本例能够得到与图2B同样的效果。
图3A是示出比较例的半导体装置200的上表面的一例的放大图。图3A与图2A同样地示出图1所示的区域A、即有源部160与耐压结构部190之间的边界附近。在半导体装置200中，对与半导体装置100相同的部件标注相同的符号。
半导体装置200的晶体管部70在俯视时设置在靠近耐压结构部190的二极管部80与耐压结构部190之间。即，与图2A不同，在有源部160的最外侧配置有晶体管部70。另外，在阱区11的上方设置有接触孔54。因此，阱区11与未图示的发射电极52电连接。
图3B是示出图3A中的e-e’截面的图。e-e’截面是通过发射区12、接触区15、基区14、以及栅极沟槽部40和虚设沟槽部30的XZ面。
如上所述，在半导体装置200中，在有源部160的最外侧配置有晶体管部70。另外，在耐压结构部190中，在半导体基板10的背面23侧设置有P型的集电区22。即，从晶体管部70到耐压结构部190，在半导体基板10的背面23侧连续地设置有集电区22。
半导体装置200的晶体管部70具有沟槽底部75。但是，如果在设置在有源部160的最外侧的晶体管部70整体设置沟槽底部75，则沟槽底部75与阱区11接触。由于阱区11与发射电极52电连接，所以沟槽底部75被固定为发射极电位，无法流通电流。
因此，在设置于有源部160的最外侧的晶体管部70中，在耐压结构部190侧不设置沟槽底部75。由此，使沟槽底部75从与发射电极52电连接的阱区11分离。因此，由于半导体装置200的沟槽底部75比半导体装置100的沟槽底部75小，所以导通特性根据该差值而降低。另外，半导体装置200的耐压也比半导体装置100的耐压低，闩锁耐量降低。
图4是示出半导体装置100和半导体装置200的耐压波形的图表。通常，器件的耐压由电流容易集中的沟槽部底部的耐压决定。IGBT具有负性电阻，因此电流Ic越增大，电压Vce越减少，电流集中于如沟槽部底部那样的相同的部位。另一方面，在FWD中，如果电流Ic增大则电压也增大，所以电流不集中在一个部位。
由于IGBT的耐压比FWD的耐压低，因此RC-IGBT的耐压由FWD的耐压决定。IGBT在内置的寄生晶闸管的影响下，如果因电流集中而发生雪崩，则有可能发生闩锁。另一方面，由于在FWD中不内置寄生晶闸管，因此即使因电流集中而发生雪崩也不会发生闩锁。
在图4中，实线表示半导体装置200的晶体管部70的耐压波形，单点划线表示二极管部80的耐压波形。在半导体装置200中，晶体管部70的耐压低于二极管部80的耐压，因此半导体装置200的耐压由晶体管部70的耐压决定。
另一方面，半导体装置100的晶体管部70与半导体装置200的晶体管部70不同，由于沟槽底部75设置在整个晶体管70，所以根据其差值，与半导体装置200的晶体管部70相比，半导体装置100的晶体管部70的耐压上升。虚线表示半导体装置100的晶体管部70的耐压波形。半导体装置100的晶体管部70的耐压波形使半导体装置200的晶体管部70的耐压波形向右侧平行移动了耐压的上升量。
由于在半导体装置100的二极管部80不设置沟槽底部75，所以半导体装置100的二极管部80的耐压与半导体装置200相同。如图4所示，在半导体装置100中，由于晶体管部70的耐压变得高于二极管部80的耐压，因此半导体装置100的耐压由二极管部80的耐压决定。
半导体装置100的耐压波形遵循图4的单点划线即二极管部80的耐压波形。与此相对，半导体装置200的耐压波形遵循图4的实线即晶体管部70的耐压波形。由此，半导体装置100的耐压变得高于半导体装置200的耐压，另外，即使在二极管部80中发生雪崩，也不会闩锁，因此雪崩耐量提高。
以上，虽然利用实施方式对本发明进行了说明，但是本发明的技术范围并不限定于上述实施方式所记载的范围。能够对上述实施方式施加各种变更或改良，这对于本领域技术人员而言是显而易见的。根据权利要求书的记载可知，施加了这样的变更或改良的方式也能够包含在本发明的技术范围内。
需要注意的是，权利要求书、说明书及附图中所示的装置、系统、程序及方法中的动作、过程、步骤以及阶段等各处理的执行顺序只要没有特别明示“早于”、“预先”等，另外，未在后续处理中使用之前的处理结果，，则能够以任意的顺序实现。关于权利要求书、说明书及附图中的动作流程，即使为了方便而使用“首先”、“接下来”等进行了说明，也并不意味着必须按照该顺序实施。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，具备：
有源部，其具有晶体管部和二极管部；以及
耐压结构部，其设置在所述有源部的外周，
所述晶体管部具有：
第一导电型的漂移区，其设置在半导体基板；
第二导电型的基区，其设置在所述漂移区的上方；
沟槽部，其从所述半导体基板的正面延伸至所述漂移区；以及
第二导电型的沟槽底部，其设置在所述沟槽部的下端，
在俯视时，所述二极管部设置在靠近所述耐压结构部的晶体管部与所述耐压结构部之间。
2.(修改后)根据权利要求1所述的半导体装置，其特征在于，
所述晶体管部具有多个所述沟槽部，
所述沟槽底部设置为，从相邻的所述沟槽部中的一方延伸至另一方。
3.(修改后)根据权利要求1或2所述的半导体装置，其特征在于，
所述半导体装置还具有第二导电型的阱区，所述第二导电型的阱区从所述二极管部的至少一部分遍及所述耐压结构部而设置在所述半导体基板，
在俯视时，所述沟槽底部的沟槽排列方向上的端部从所述阱区的沟槽排列方向上的端部分离。
4.(修改后)根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述沟槽底部电浮置。
5.(修改后)根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述沟槽底部的掺杂浓度大于所述漂移区的掺杂浓度大且小于所述基区的掺杂浓度。
6.(修改后)根据权利要求5所述的半导体装置，其特征在于，
所述沟槽底部的掺杂浓度为1E12cm-3以上且1E13cm-3以下。
7.(修改后)根据权利要求1至6中任一项所述的半导体装置，其特征在于，
所述沟槽底部不设置在所述二极管部。
8.(修改后)根据权利要求1至7中任一项所述的半导体装置，其特征在于，
在所述耐压结构部中，在所述半导体基板的背面侧还具备第一导电型的阴极区。
9.(修改后)根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备：
发射电极，其在所述有源部中设置在所述半导体基板的上方；以及
第二导电型的阱区，其从所述二极管部的至少一部分遍及所述耐压结构部而设置在所述半导体基板，
在所述二极管部中，所述阱区与所述发射电极分离。
10.(修改后)根据权利要求9所述的半导体装置，其特征在于，
在所述半导体基板的正面还具备覆盖所述阱区的层间绝缘膜，
在所述二极管部中，所述层间绝缘膜在俯视时比所述阱区向所述半导体基板的内侧延伸10μm以上且30μm以下。
11.(修改后)根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述晶体管部还具有设置在所述沟槽底部的上方的第一导电型的蓄积区，
所述蓄积区不设置在所述二极管部。
12.(追加)根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述晶体管部和所述二极管部还具有设置在所述漂移区的上方的第一导电型的蓄积区。
13.(追加)根据权利要求11或12所述的半导体装置，其特征在于，
在所述蓄积区与所述沟槽底部之间还具备所述漂移区。

Claims (11)

1.一种半导体装置，其特征在于，具备：
有源部，其具有晶体管部和二极管部；以及
耐压结构部，其设置在所述有源部的外周，
所述晶体管部具有：
第一导电型的漂移区，其设置在半导体基板；
第二导电型的基区，其设置在所述漂移区的上方；
沟槽部，其从所述半导体基板的正面延伸至所述漂移区；以及
第二导电型的沟槽底部，其设置在所述沟槽部的下端，
在俯视时，所述二极管部设置在靠近所述耐压结构部的晶体管部与所述耐压结构部之间。
2.根据权利要求1所述的半导体装置，其特征在于，
所述沟槽底部电浮置。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述沟槽底部的掺杂浓度大于所述漂移区的掺杂浓度大且小于所述基区的掺杂浓度。
4.根据权利要求3所述的半导体装置，其特征在于，
所述沟槽底部的掺杂浓度为1E12cm-3以上且1E13cm-3以下。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述沟槽底部不设置在所述二极管部。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
在所述耐压结构部中，在所述半导体基板的背面侧还具备第一导电型的阴极区。
7.根据权利要求1至6中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备：
发射电极，其在所述有源部中设置在所述半导体基板的上方；以及
第二导电型的阱区，其从所述二极管部的至少一部分遍及所述耐压结构部而设置在所述半导体基板，
在所述二极管部中，所述阱区与所述发射电极分离。
8.根据权利要求7所述的半导体装置，其特征在于，
在所述半导体基板的正面还具备覆盖所述阱区的层间绝缘膜，
在所述二极管部中，所述层间绝缘膜在俯视时比所述阱区向所述半导体基板的内侧延伸10μm以上且30μm以下。
9.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述晶体管部还具有设置在所述沟槽底部的上方的第一导电型的蓄积区，
所述蓄积区不设置在所述二极管部。
10.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述晶体管部和所述二极管部还具有设置在所述漂移区的上方的第一导电型的蓄积区。
11.根据权利要求9或10所述的半导体装置，其特征在于，
在所述蓄积区与所述沟槽底部之间还具备所述漂移区。
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