CN117561611A - 半导体装置 - Google Patents

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semiconductor device
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樱井洋辅
野口晴司
吉田浩介
浜崎竜太郎
山田拓弥
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Fuji Electric Co Ltd
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Abstract

本发明提供半导体装置(100)，其具备：多个沟槽部，其包括栅极沟槽部(G)和虚设沟槽部(E)，且从半导体基板(10)的上表面起设置到比基区(14)更靠下方的位置；第二导电型的第一下端区(202)，其与包括栅极沟槽部在内的两个以上的沟槽部的下端相接地设置；第二导电型的阱区(11)，其在俯视下配置在与第一下端区不同的位置，从半导体基板的上表面起设置到比基区更靠下方的位置，并且掺杂浓度比基区的掺杂浓度高；第二导电型的第二下端区(205)，其在俯视下，在第一下端区与阱区之间，与第一下端区和阱区分离地设置，并且与包括栅极沟槽部在内的一个以上的沟槽部的下端相接地设置。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，已知有将与P型的阱区分离的P型的浮置区设置于栅极沟槽的底部的结构(例如参照专利文献1)。
专利文献1：日本特开2019-91892号公报
发明内容
技术问题
优选半导体装置的耐压或耐量不降低。
技术方案
为了解决上述问题，在本发明的第一方式中提供一种半导体装置。半导体装置可以具备半导体基板，所述半导体基板具有上表面和下表面，并且包括第一导电型的漂移区。半导体装置可以具备第二导电型的基区，所述第二导电型的基区设置在漂移区与半导体基板的上表面之间。半导体装置可以具备多个沟槽部，所述多个沟槽部包括栅极沟槽部和虚设沟槽部，且从半导体基板的上表面起设置到比基区更靠下方的位置。半导体装置可以具备第二导电型的第一下端区，所述第二导电型的第一下端区与包括栅极沟槽部在内的两个以上的沟槽部的下端相接地设置。半导体装置可以具备第二导电型的阱区，所述第二导电型的阱区在俯视下配置在与第一下端区不同的位置，从半导体基板的上表面起设置到比基区更靠下方的位置，并且掺杂浓度比基区的掺杂浓度高。半导体装置可以具备第二导电型的第二下端区，所述第二导电型的第二下端区在俯视下，在第一下端区与阱区之间，与第一下端区和阱区分离地设置，并且与包括栅极沟槽部在内的一个以上的沟槽部的下端相接地设置。
一个第二下端区所相接的沟槽部的个数可以比一个第一下端区所相接的沟槽部的个数少。
一个第二下端区可以与一个栅极沟槽部的下端相接，并且可以不与除该栅极沟槽部以外的栅极沟槽部的下端相接。
一个第一下端区可以与多个栅极沟槽部的下端和多个虚设沟槽部的下端相接。
一个第二下端区可以与一个栅极沟槽部的下端相接，并且可以不与配置在该栅极沟槽部的旁边的沟槽部的下端相接。
一个第二下端区可以与一个栅极沟槽部的下端相接，并且可以与配置在该栅极沟槽部的旁边的虚设沟槽部的下端相接。
栅极沟槽部的下端处的第二下端区的掺杂浓度可以大于栅极沟槽部的下端处的第一下端区的掺杂浓度。
栅极沟槽部的下端处的第二下端区的掺杂浓度可以大于栅极沟槽部的下端处的第一下端区的掺杂浓度。虚设沟槽部的下端处的第二下端区的掺杂浓度可以小于栅极沟槽部的下端处的第一下端区的掺杂浓度。
一个第二下端区的各沟槽部的下端处的掺杂浓度的平均值可以小于一个第一下端区的各沟槽部的下端处的掺杂浓度的平均值。
半导体装置可以具备与虚设沟槽部的下端相接地设置的第二导电型的第三下端区。第三下端区所相接的虚设沟槽部可以配置在第二下端区所相接的栅极沟槽部的旁边。第三下端区可以与第一下端区、第二下端区以及阱区都分离。
虚设沟槽部的下端处的第三下端区的掺杂浓度可以小于栅极沟槽部的下端处的第二下端区的掺杂浓度。
多个第二下端区可以沿着栅极沟槽部的长边方向彼此分离地配置。
半导体装置可以具备第一导电型的发射区，所述第一导电型的发射区在半导体基板的上表面露出，并与栅极沟槽部相接地设置，并且掺杂浓度比漂移区的掺杂浓度高。半导体装置可以具备第二导电型的接触区，所述第二导电型的接触区在半导体基板的上表面露出，并沿着栅极沟槽部的长边方向与发射区交替地配置，并且掺杂浓度比基区的掺杂浓度高。第二下端区可以在俯视下与发射区重叠地配置。
彼此分离的第二下端区可以针对两个以上的栅极沟槽部的每一个而设置。
设置在第一下端区与阱区之间的多个栅极沟槽部中的至少一个栅极沟槽部的下端可以与第一导电型的区域相接。
最靠近第一下端区的栅极沟槽部的下端可以与第一导电型的区域相接。
第二下端区可以与不将虚设沟槽部夹在中间而相邻地配置的两个栅极沟槽部中的一个栅极沟槽部的下端相接地设置，另一个栅极沟槽部的下端可以与第一导电型的区域相接。
应予说明，上述发明内容并没有列举本发明的全部必要特征。另外，这些特征组的子组合也能够另外成为发明。
附图说明
图1是示出本发明的一个实施方式的半导体装置100的一例的俯视图。
图2是图1中的区域D的放大图。
图3是示出图2中的e-e截面的一例的图。
图4是示出俯视下的阱区11和第一下端区202的配置例的图。
图5是示出图4中的f-f截面的一例的图。
图6是示出栅极沟槽部40和虚设沟槽部30的其他排列例的图。
图7是示出沟槽部的下端的深度位置处的电场在X轴方向上的分布例的图。
图8是示出第二下端区205的其他例的图。
图9A是第一下端区202和第二下端区205的附近的放大图。
图9B是示出图9A的形成工序的一例的图。
图10是示出分离区204的其他结构例的图。
图11是示出第一下端区202、第二下端区205以及第三下端区207的Z轴方向上的掺杂浓度的分布例的图。
图12是示出分离区204的其他例的图。
图13是示出分离区204的其他例的图。
图14是示出图4中的g-g截面的一例的图。
图15是示出图5中的h-h截面的一例的图。
图16是示出图5中的h-h截面的一例的图。
图17是示出半导体装置100的制造方法的一部分工序的图。
图18是说明下端区形成阶段S1704的一例的图。
符号说明
10···半导体基板、11···阱区、12···发射区、14···基区、15···接触区、16···蓄积区、18···漂移区、20···缓冲区、21···上表面、22···集电区、23···下表面、24···集电极、29···直线部分、30···虚设沟槽部、31···前端部、32···虚设绝缘膜、34···虚设导电部、38···层间绝缘膜、39···直线部分、40···栅极沟槽部、41···前端部、42···栅极绝缘膜、44···栅极导电部、45···沟槽、52···发射极、54···接触孔、60、61···台面部、70···晶体管部、80···二极管部、81···延长区、82···阴极区、90···边缘终端结构部、100···半导体装置、130···外周栅极布线、131···有源侧栅极布线、160···有源部、162···端边、164···栅极焊盘、202···第一下端区、204···分离区、205···第二下端区、207···第三下端区、210···P型掺杂剂、300···掩模
具体实施方式
以下，虽然通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求所涉及的发明。另外，实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。在基板、层或其他部件的两个主表面之中，将一个表面称为上表面，将另一个表面称为下表面。“上”、“下”的方向不限于重力方向或半导体装置实际安装时的方向。
在本说明书中，有时使用X轴、Y轴以及Z轴的直角坐标轴来说明技术事项。直角坐标轴只不过确定构成要素的相对位置，并不限定特定的方向。例如，Z轴并不限定表示相对于地面的高度方向。应予说明，+Z轴方向与-Z轴方向是彼此相反的方向。在不记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。
在本说明书中，将与半导体基板的上表面和下表面平行的正交轴设为X轴和Y轴。另外，将与半导体基板的上表面和下表面垂直的轴设为Z轴。在本说明书中，有时将Z轴的方向称为深度方向。另外，在本说明书中，有时将包括X轴和Y轴而与半导体基板的上表面和下表面平行的方向称为水平方向。
另外，有时将从半导体基板的深度方向上的中心起到半导体基板的上表面为止的区域称为上表面侧。同样地，有时将从半导体基板的深度方向上的中心起到半导体基板的下表面为止的区域称为下表面侧。
在本说明书中，在称为“同一”或者“相等”的情况下，也可以包括具有因制造偏差等而引起的误差的情况。该误差例如在10％以内。
在本说明书中，将掺杂了杂质的掺杂区域的导电型设为P型或N型而进行说明。在本说明书中，杂质有时特别指N型的施主或P型的受主中的任一者，有时记载为掺杂剂。在本说明书中，掺杂是指向半导体基板导入施主或受主而形成为示出N型的导电型的半导体或示出P型的导电型的半导体。
在本说明书中，掺杂浓度是指热平衡状态下的施主的浓度或受主的浓度。在本说明书中，净掺杂浓度是指在将施主浓度设为正离子的浓度并将受主浓度设为负离子的浓度而包含电荷的极性相加所得的实质的浓度。作为一例，若将施主浓度设为ND，并将受主浓度设为NA，则任意位置处的实质的净掺杂浓度成为ND-NA。在本说明书中，有时将净掺杂浓度仅记载为掺杂浓度。
施主具有向半导体供给电子的功能。受主具有从半导体获取电子的功能。施主和受主不限于杂质本身。例如，存在于半导体中的空位(V)、氧(O)以及氢(H)结合所得的VOH缺陷作为供给电子的施主而起作用。在本说明书中，有时将VOH缺陷称为氢施主。
在本说明书中，半导体基板整体地分布有N型的体施主。体施主是在制造成为半导体基板的基础的晶锭时，由在晶锭内大致均匀地包含的掺杂剂而形成的施主。本例的体施主是除氢以外的元素。虽然体施主的掺杂剂是例如磷、锑、砷、硒、硫磺，但是不限于此。本例的体施主是磷。体施主也包含在P型的区域。半导体基板可以是从半导体的晶锭切出的晶片，也可以是将晶片单片化而成的芯片。半导体的晶锭可以利用直拉法(CZ法)、磁场直拉法(MCZ法)、悬浮区熔法(FZ法)中的任一者来制造。本例中的晶锭是利用MCZ法来制造的。利用MCZ法制造出的基板所包含的氧浓度是1×1017～7×1017/cm3。利用FZ法制造出的基板所包含的氧浓度是1×1015～5×1016/cm3。氧浓度高的情况会有容易产生氢施主的倾向。体施主浓度可以使用分布在整个半导体基板10的体施主的化学浓度，也可以是该化学浓度的90％至100％之间的值。另外，半导体基板10也可以使用不包含磷等掺杂剂的无掺杂基板。在该情况下，无掺杂基板的体施主浓度(D0)为例如1×1010/cm3以上且5×1012/cm3以下。无掺杂基板的体施主浓度(D0)优选为1×1011/cm3以上。无掺杂基板的体施主浓度(D0)优选为5×1012/cm3以下。应予说明，本说明书中的各浓度可以是室温下的值。作为一例，室温下的值可以使用300K(开尔文)(约26.9℃)时的值。
在本说明书中记载为P+型或N+型的情况下，意味着掺杂浓度比P型或N型的掺杂浓度高，在记载为P-型或N-型的情况下，意味着掺杂浓度比P型或N型的掺杂浓度低。另外，在本说明书中记载为P++型或N++型的情况下，意味着掺杂浓度比P+型或N+型的掺杂浓度高。除非另有说明，否则本说明书中的单位制是SI单位制。虽然有时以cm来表示长度的单位，但是各计算可以换算为米(m)之后而进行。
在本说明书中，化学浓度是指不依赖于电活化的状态而测定的杂质的原子密度。化学浓度(原子密度)能够通过例如二次离子质谱分析法(SIMS)来计测。上述净掺杂浓度能够通过电压-电容测定法(CV法)来测定。另外，可以将利用扩展电阻测定法(SR法)而计测的载流子浓度作为净掺杂浓度。通过CV法或SR法计测的载流子浓度可以作为热平衡状态下的值。另外，在N型的区域中，施主浓度远远大于受主浓度，因此也可以将该区域中的载流子浓度设为施主浓度。同样地，在P型的区域中，也可以将该区域中的载流子浓度设为受主浓度。在本说明书中，有时将N型区域的掺杂浓度称为施主浓度，有时将P型区域的掺杂浓度称为受主浓度。
另外，在施主、受主或净掺杂的浓度分布具有峰的情况下，可以将该峰值作为该区域中的施主、受主或净掺杂的浓度。在施主、受主或净掺杂的浓度几乎均匀的情况下等，也可以将该区域中的施主、受主或净掺杂的浓度的平均值作为施主、受主或净掺杂的浓度。在本说明书中，在每单位体积的浓度表示中使用atoms/cm3或/cm3。该单位用于半导体基板内的施主或受主浓度、或者化学浓度。也可以省略atoms标记。
通过SR法计测的载流子浓度可以低于施主或受主的浓度。在测定扩展电阻时电流流通的范围内，有半导体基板的载流子迁移率低于结晶状态的载流子迁移率的值的情况。由于晶格缺陷等引起的晶体结构的紊乱(无序)而使载流子散乱，从而产生载流子迁移率的下降。
根据通过CV法或SR法计测的载流子浓度计算出的施主或受主的浓度可以低于表示施主或受主的元素的化学浓度。作为一例，在硅的半导体中成为施主的磷或砷的施主浓度、或者成为受主的硼(Boron)的受主浓度是它们的化学浓度的99％左右。另一方面，在硅的半导体中成为施主的氢的施主浓度是氢的化学浓度的0.1％至10％左右。
图1是示出本发明的一个实施方式的半导体装置100的一例的俯视图。在图1中示出将各部件投影到半导体基板10的上表面的位置。在图1中，仅示出半导体装置100的一部分的部件，并省略一部分的部件。
半导体装置100具备半导体基板10。半导体基板10是由半导体材料形成的基板。作为一例，半导体基板10是硅基板。半导体基板10在俯视下具有端边162。在本说明书中简称为俯视的情况下，是指从半导体基板10的上表面侧观察。本例的半导体基板10具有在俯视下彼此相对的两组端边162。在图1中，X轴和Y轴与任一个端边162平行。另外，Z轴与半导体基板10的上表面垂直。
在半导体基板10设置有有源部160。有源部160是在半导体装置100动作的情况下主电流沿深度方向在半导体基板10的上表面与下表面之间流通的区域。在有源部160的上方设置有发射极，但是在图1中省略。有源部160可以指在俯视下在发射极处重叠的区域。另外，在俯视下被有源部160夹持的区域也可以包含于有源部160。
在有源部160设置有包括IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等晶体管元件的晶体管部70。在有源部160可以还设置有包括续流二极管(FWD)等二极管元件的二极管部80。在图1的例子中，晶体管部70和二极管部80沿着半导体基板10的上表面的预定的排列方向(在本例中为X轴方向)交替地配置。本例的半导体装置100是反向导通型IGBT(RC-IGBT)。
在图1中，在配置晶体管部70的区域标注符号“I”，在配置二极管部80的区域标注符号“F”。在本说明书中，有时将在俯视下与排列方向垂直的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。即，晶体管部70的Y轴方向上的长度比X轴方向上的宽度大。同样地，二极管部80的Y轴方向上的长度比X轴方向上的宽度大。晶体管部70和二极管部80的延伸方向与后述的各沟槽部的长边方向可以相同。
二极管部80在与半导体基板10的下表面相接的区域具有N+型的阴极区。在本说明书中，将设置有阴极区的区域称为二极管部80。即，二极管部80是在俯视下与阴极区重叠的区域。在半导体基板10的下表面，在除阴极区以外的区域可以设置有P+型的集电区。在本说明书中，有时在二极管部80也包括使二极管部80沿Y轴方向延长到后述的栅极布线的延长区81。在延长区81的下表面设置有集电区。
晶体管部70在与半导体基板10的下表面相接的区域具有P+型的集电区。另外，晶体管部70在半导体基板10的上表面侧周期性地配置有N型的发射区、P型的基区、具有栅极导电部和栅极绝缘膜的栅极结构。
半导体装置100在半导体基板10的上方可以具有一个以上的焊盘。本例的半导体装置100具有栅极焊盘164。半导体装置100也可以具有阳极焊盘、阴极焊盘以及电流检测焊盘等焊盘。各焊盘配置在端边162的附近。端边162的附近是指俯视下的端边162与发射极之间的区域。在实际安装半导体装置100时，各焊盘可以经由引线等布线与外部的电路连接。
在栅极焊盘164施加栅极电位。栅极焊盘164与有源部160的栅极沟槽部的导电部电连接。半导体装置100具备将栅极焊盘164与栅极沟槽部连接的栅极布线。在图1中，在栅极布线上标注斜线的阴影。
本例的栅极布线具有外周栅极布线130、以及有源侧栅极布线131。外周栅极布线130在俯视下配置在有源部160与半导体基板10的端边162之间。本例的外周栅极布线130在俯视下包围有源部160。也可以将在俯视下被外周栅极布线130包围的区域作为有源部160。另外，在栅极布线的下方形成有阱区。阱区是指浓度比后述的基区的浓度高的P型区域，从半导体基板10的上表面形成到比基区更深的位置。也可以将在俯视下被阱区包围的区域作为有源部160。
外周栅极布线130与栅极焊盘164连接。外周栅极布线130配置在半导体基板10的上方。外周栅极布线130可以是包含铝等的金属布线。
有源侧栅极布线131设置于有源部160。通过在有源部160设置有源侧栅极布线131，从而针对半导体基板10的各区域，能够减少从栅极焊盘164起的布线长度的偏差。
外周栅极布线130和有源侧栅极布线131与有源部160的栅极沟槽部连接。外周栅极布线130和有源侧栅极布线131配置在半导体基板10的上方。外周栅极布线130和有源侧栅极布线131可以是由掺杂了杂质的多晶硅等半导体形成的布线。
有源侧栅极布线131可以与外周栅极布线130连接。本例的有源侧栅极布线131以在Y轴方向上的大致中央从夹持有源部160的一侧的外周栅极布线130到另一侧的外周栅极布线130为止将有源部160横切的方式，沿X轴方向延伸而设置。在利用有源侧栅极布线131分割有源部160的情况下，在各分割区域，晶体管部70和二极管部80可以沿X轴方向交替地配置。
另外，半导体装置100可以具备：未图示的温度感测部，其是由多晶硅等形成的PN结二极管；以及未图示的电流检测部，其模拟设置在有源部160的晶体管部的动作。
在俯视下，本例的半导体装置100在有源部160与端边162之间具备边缘终端结构部90。本例的边缘终端结构部90配置在外周栅极布线130与端边162之间。边缘终端结构部90缓解半导体基板10的上表面侧的电场集中。边缘终端结构部90可以具备包围有源部160而设置为环状的保护环、场板和降低表面电场部中的至少一个。
图2是图1中的区域D的放大图。区域D是包括晶体管部70、二极管部80、以及有源侧栅极布线131的区域。本例的半导体装置100具备设置在半导体基板10的上表面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。另外，本例的半导体装置100具备设置于半导体基板10的上表面的上方的发射极52和有源侧栅极布线131。发射极52和有源侧栅极布线131彼此分离地设置。
在发射极52与半导体基板10的上表面之间、以及有源侧栅极布线131与半导体基板10的上表面之间设置有层间绝缘膜，但是在图2中进行省略。在本例的层间绝缘膜以贯通该层间绝缘膜的方式设置有接触孔54。在图2中，对各接触孔54标注斜线的阴影。
发射极52设置在栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15的上方。发射极52通过接触孔54而与半导体基板10的上表面的发射区12、接触区15以及基区14接触。另外，发射极52通过设置于层间绝缘膜的接触孔而与虚设沟槽部30内的虚设导电部连接。发射极52可以在虚设沟槽部30的Y轴方向上的前端等与虚设沟槽部30的虚设导电部连接。或者，虚设沟槽部30的虚设导电部可以不与发射极52和栅极导电部连接，也可以被控制为与发射极52的电位和栅极导电部的电位不同的电位。
有源侧栅极布线131通过设置在层间绝缘膜的接触孔而与栅极沟槽部40连接。有源侧栅极布线131可以在栅极沟槽部40的Y轴方向上的前端部41与栅极沟槽部40的栅极导电部连接。有源侧栅极布线131不与虚设沟槽部30内的虚设导电部连接。
发射极52由包含金属的材料形成。在图2中示出设置发射极52的范围。例如，发射极52的至少一部分区域由铝或铝-硅合金、例如AlSi、AlSiCu等金属合金形成。发射极52在由铝等形成的区域的下层可以具有由钛或钛化合物等形成的阻挡金属。进一步地，在接触孔内，可以具有以与阻挡金属和铝等接触的方式埋入钨等而形成的插塞。
阱区11与有源侧栅极布线131重叠地设置。阱区11在不与有源侧栅极布线131重叠的范围也以预定的宽度延伸而设置。本例的阱区11相对于接触孔54的Y轴方向上的端部向有源侧栅极布线131侧分离而设置。阱区11是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。本例的基区14是P-型，阱区11是P+型。
晶体管部70和二极管部80各自具有多个沿排列方向排列的沟槽部。在本例的晶体管部70，一个以上的栅极沟槽部40与一个以上的虚设沟槽部30沿排列方向交替地设置。在本例的二极管部80，多个虚设沟槽部30沿排列方向而设置。在本例的二极管部80没有设置栅极沟槽部40。
本例的栅极沟槽部40可以具有沿与排列方向垂直的延伸方向延伸的两条直线部分39(沿延伸方向为直线状的沟槽的部分)、以及将两条直线部分39连接的前端部41。图2中的延伸方向是Y轴方向。
优选前端部41的至少一部分在俯视下被设置为曲线状。通过前端部41将两条直线部分39的Y轴方向上的端部彼此连接，从而能够缓解直线部分39的端部处的电场集中。
在晶体管部70，虚设沟槽部30设置在栅极沟槽部40的各直线部分39之间。在各直线部分39之间可以设置有一条虚设沟槽部30，也可以设置有多条虚设沟槽部30。虚设沟槽部30可以具有沿延伸方向延伸的直线形状，也可以与栅极沟槽部40同样地具有直线部分29和前端部31。图2所示的半导体装置100包括不具有前端部31的直线形状的虚设沟槽部30、以及具有前端部31的虚设沟槽部30这两者。
阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的Y轴方向上的端部在俯视下设置在阱区11。即，在各沟槽部的Y轴方向上的端部，各沟槽部的深度方向上的底部被阱区11覆盖。由此，能够缓解各沟槽部的该底部处的电场集中。
在排列方向上在各沟槽部之间设置有台面部。台面部是指在半导体基板10的内部被沟槽部夹持的区域。作为一例，台面部的上端是半导体基板10的上表面。台面部的下端的深度位置与沟槽部的下端的深度位置相同。本例的台面部在半导体基板10的上表面，沿沟槽在延伸方向(Y轴方向)上延伸而设置。在本例中，在晶体管部70设置有台面部60，在二极管部80设置有台面部61。在本说明书中仅称为台面部的情况下，泛指台面部60和台面部61。
在各台面部都设置有基区14。将在台面部中露出于半导体基板10的上表面的基区14中的、配置于距有源侧栅极布线131最近的位置的区域设为基区14-e。在图2中，虽然示出了在各台面部的延伸方向上的一侧的端部配置的基区14-e，但是在各台面部的另一侧的端部也配置有基区14-e。在各台面部，在俯视下被基区14-e夹持的区域可以设置有第一导电型的发射区12和第二导电型的接触区15中的至少一者。本例的发射区12是N+型，接触区15是P+型。发射区12和接触区15在深度方向上可以设置在基区14与半导体基板10的上表面之间。
晶体管部70的台面部60具有在半导体基板10的上表面露出的发射区12。发射区12与栅极沟槽部40相接地设置。与栅极沟槽部40相接的台面部60可以设置有在半导体基板10的上表面露出的接触区15。
台面部60中的各接触区15和各发射区12从X轴方向上的一侧的沟槽部起设置到另一侧的沟槽部为止。作为一例，台面部60的接触区15和发射区12沿沟槽部的延伸方向(Y轴方向)交替地配置。
在其他例中，台面部60的接触区15和发射区12可以沿沟槽部的延伸方向(Y轴方向)设置为条状。例如在与沟槽部相接的区域设置有发射区12，在被发射区12夹持的区域设置有接触区15。
在二极管部80的台面部61不设置发射区12。在台面部61的上表面可以设置有基区14和接触区15。在台面部61的上表面，被基区14-e夹持的区域可以与各基区14-e相接地设置有接触区15。在台面部61的上表面被接触区15夹持的区域可以设置有基区14。基区14可以配置在被接触区15夹持的整个区域。
在各台面部的上方设置有接触孔54。接触孔54配置在被基区14-e夹持的区域。本例的接触孔54设置在接触区15、基区14以及发射区12各区域的上方。接触孔54不设置在与基区14-e和阱区11对应的区域。接触孔54可以配置在台面部60的排列方向(X轴方向)上的中央。
在二极管部80，在与半导体基板10的下表面相邻的区域设置有N+型的阴极区82。在半导体基板10的下表面，在没有设置阴极区82的区域可以设置有P+型的集电区22。阴极区82和集电区22设置在半导体基板10的下表面23与缓冲区20之间。在图2中，利用虚线来表示阴极区82和集电区22之间的边界。
阴极区82在Y轴方向上相对于阱区11分离地配置。由此，能够确保掺杂浓度比较高且形成到深的位置的P型的区域(阱区11)与阴极区82之间的距离，从而能够提高耐压。本例的阴极区82的Y轴方向上的端部比接触孔54的Y轴方向上的端部更远离阱区11而配置。在其他例中，阴极区82的Y轴方向上的端部可以配置在阱区11与接触孔54之间。
图3是示出图2中的e-e截面的一例的图。e-e截面是通过发射区12和阴极区82的XZ面。在该截面，本例的半导体装置100具有半导体基板10、层间绝缘膜38、发射极52以及集电极24。
层间绝缘膜38设置在半导体基板10的上表面。层间绝缘膜38是包括添加了硼或磷等杂质的硅酸盐玻璃等绝缘膜、热氧化膜、以及其他绝缘膜中的至少一层的膜。在层间绝缘膜38设置有在图2中说明的接触孔54。
发射极52设置在层间绝缘膜38的上方。发射极52通过层间绝缘膜38的接触孔54而与半导体基板10的上表面21接触。集电极24设置在半导体基板10的下表面23。发射极52和集电极24由铝等金属材料形成。在本说明书中，将连结发射极52与集电极24的方向(Z轴方向)称为深度方向。
半导体基板10具有N型或N-型的漂移区18。漂移区18分别设置在晶体管部70和二极管部80。
在晶体管部70的台面部60，从半导体基板10的上表面21侧起依次设置有N+型的发射区12和P-型的基区14。在基区14的下方设置有漂移区18。在台面部60可以设置有N+型的蓄积区16。蓄积区16配置在基区14与漂移区18之间。
发射区12在半导体基板10的上表面21露出，并且与栅极沟槽部40相接地设置。发射区12可以与台面部60的两侧的沟槽部相接。发射区12的掺杂浓度比漂移区18的掺杂浓度高。
基区14设置在发射区12的下方。本例的基区14与发射区12相接地设置。基区14可以与台面部60的两侧的沟槽部相接。
蓄积区16设置在基区14的下方。蓄积区16是掺杂浓度比漂移区18的掺杂浓度高的N+型的区域。即，蓄积区16的施主浓度比漂移区18的施主浓度高。通过在漂移区18与基区14之间设置高浓度的蓄积区16，从而能够提高载流子注入促进效应(IE效应)，降低导通电压。蓄积区16可以以覆盖各台面部60中的基区14的整个下表面的方式设置。
在二极管部80的台面部61，与半导体基板10的上表面21相接而设置有P-型的基区14。在基区14的下方设置有漂移区18。在台面部61，在基区14的下方可以设置有蓄积区16。
在各晶体管部70和各二极管部80中，在漂移区18之下可以设置有N+型的缓冲区20。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以具有掺杂浓度比漂移区18的掺杂浓度高的浓度峰。浓度峰的掺杂浓度是指浓度峰的顶点处的掺杂浓度。另外，漂移区18的掺杂浓度可以使用掺杂浓度分布大致平坦的区域中的掺杂浓度的平均值。
缓冲区20在半导体基板10的深度方向(Z轴方向)上可以具有两个以上的浓度峰。缓冲区20的浓度峰可以设置在例如与氢(质子)或磷的化学浓度峰相同的深度位置。缓冲区20可以作为防止从基区14的下端扩展的耗尽层到达P+型的集电区22和N+型的阴极区82的场截止层而发挥功能。
在晶体管部70，在缓冲区20之下设置有P+型的集电区22。集电区22的受主浓度比基区14的受主浓度高。集电区22可以包含与基区14相同的受主，也可以包含不同的受主。集电区22的受主例如是硼。
在二极管部80，在缓冲区20之下设置有N+型的阴极区82。阴极区82的施主浓度比漂移区18的施主浓度高。阴极区82的施主例如是氢或磷。应予说明，成为各区域的施主和受主的元素不限于上述的例子。集电区22和阴极区82在半导体基板10的下表面23露出，并与集电极24连接。集电极24可以与半导体基板10的整个下表面23接触。发射极52和集电极24由铝等金属材料形成。
在半导体基板10的上表面21侧设置有一个以上的栅极沟槽部40、以及一个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面21起，贯通基区14而设置到基区14的下方。在设置有发射区12、接触区15以及蓄积区16中的至少任一者的区域中，各沟槽部也贯通这些掺杂区域。沟槽部贯通掺杂区域不限于按照在形成掺杂区域后形成沟槽部的顺序来制造。在形成沟槽部后，在沟槽部之间形成掺杂区域的情况也包含在沟槽部贯通掺杂区域的情况之中。
如上述那样，在晶体管部70设置有栅极沟槽部40和虚设沟槽部30。在二极管部80设置有虚设沟槽部30，不设置栅极沟槽部40。在本例中，二极管部80与晶体管部70的X轴方向上的边界是阴极区82与集电区22之间的边界。
栅极沟槽部40具有设置在半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42覆盖栅极沟槽的内壁而设置。栅极绝缘膜42可以是将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部，设置在比栅极绝缘膜42更靠内侧的位置。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44在深度方向上可以设置得比基区14更长。该截面中的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38覆盖。栅极导电部44与栅极布线电连接。若在栅极导电部44施加预定的栅极电压，则在基区14中的与栅极沟槽部40相接的界面的表层形成由电子的反型层形成的沟道。
虚设沟槽部30在该截面可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置在半导体基板10的上表面21的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设导电部34与发射极52电连接。虚设绝缘膜32覆盖虚设沟槽的内壁而设置。虚设导电部34设置在虚设沟槽的内部，并且设置在比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34可以在深度方向上具有与栅极导电部44相同的长度。
本例的栅极沟槽部40和虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸出的曲面状(在截面中是曲线状)。在本说明书中，将栅极沟槽部40的下端的深度位置设为Zt。
本例的半导体装置100具备与沟槽部的下端相接地设置的P型的第一下端区202。第一下端区202的掺杂浓度可以为基区14的掺杂浓度以下。本例的第一下端区202的掺杂浓度比基区14的掺杂浓度低。P型的掺杂剂可以是硼，也可以是铝。
第一下端区202与基区14分离地配置。在第一下端区202与基区14之间设置有N型的区域(在本例中为蓄积区16和漂移区18中的至少一者)。
第一下端区202以在X轴方向上与两个以上的沟槽部的下端相接的方式连续地设置。即，第一下端区202以覆盖沟槽部之间的台面部的方式设置。第一下端区202可以覆盖多个台面部。本例的第一下端区202与包括栅极沟槽部40在内的两个以上的沟槽部的下端相接地设置。
第一下端区202可以在各个晶体管部70与两个以上的沟槽部的下端相接。另外，第一下端区202可以在各个晶体管部70与两个以上的栅极沟槽部40的下端相接。第一下端区202也可以在各个晶体管部70与两个以上的虚设沟槽部30的下端相接。第一下端区202也可以在至少一个晶体管部70与所有的沟槽部的下端相接。另外，第一下端区202也可以在至少一个晶体管部70与所有的栅极沟槽部40的下端相接。
第一下端区202可以在各个二极管部80与两个以上的沟槽部的下端相接。第一下端区202可以在至少一个二极管部80与所有的沟槽部的下端相接。
第一下端区202沿Y轴方向延伸而设置。第一下端区202的Y轴方向上的长度比沟槽部的Y轴方向上的长度短。另外，第一下端区202的Y轴方向上的长度可以为沟槽部的Y轴方向上的长度的50％以上，也可以为70％以上，还可以为90％以上。
通过设置第一下端区202，从而能够抑制半导体装置100接通时的沟槽部的下端附近处的电位上升。因此，能够减小接通时的发射极集电极间电压的波形的斜率(dv/dt)，并能够降低开关时的电压或电流波形的噪声。
应予说明，第一下端区202的电位与发射极52的电位不同。如上所述，第一下端区202与基区14在Z轴方向上分离地配置，该基区14与发射极52连接。另外，第一下端区202与阱区在俯视下分离地配置，该阱区与发射极52连接。有源部160可以在X轴方向和Y轴方向中的至少一者上具有不设置第一下端区202的部分。第一下端区202可以是不与任一电极连接的电浮置的区域。
图4是示出俯视下的阱区11和第一下端区202的配置例的图。本例的第一下端区202设置于有源部160。在俯视下，第一下端区202可以设置于有源部160的50％以上的区域，也可以设置于有源部160的70％以上的区域，还可以设置于有源部160的90％以上的区域。
在图1所示的栅极布线的下方设置有阱区11。在俯视下，阱区11与第一下端区202配置在不同的位置。如图4所示，在俯视下，阱区11可以以包围第一下端区202的方式配置。如图4所示，在第一下端区202被分割为多个区域的情况下，阱区11可以包围各个第一下端区202。
在俯视下，在阱区11与第一下端区202之间设置有分离区204。分离区204包括将阱区11与第一下端区202分离的N型区域。该N型区域例如为漂移区18。N型区域以在俯视下包围第一下端区202的方式配置。阱区11以在俯视下包围分离区204的方式配置。在图4中，对分离区204标注斜线的阴影。通过在阱区11与第一下端区202之间设置分离区204，从而防止第一下端区202成为与阱区11相同的电位。由此，能够抑制第一下端区202成为发射极电位，使晶体管部70和二极管部80动作。
在本例中，在有源部160，在整个未设置第一下端区202的区域设置有分离区204。应予说明，在有源部160的内部存在未设置第一下端区202的部分的情况下，在该部分也可以设置有分离区204。在有源部160的内部配置的分离区204可以在俯视下被第一下端区202包围。
图5是示出图4中的f-f截面的一例的图。f-f截面是通过第一下端区202、分离区204以及阱区11的XZ面。即，f-f截面是有源部160与阱区11之间的边界附近的XZ面。应予说明，在图5中示出半导体基板10的结构，并省略了配置于半导体基板10的上下的电极和绝缘膜等结构。另外，在图5中，对栅极沟槽部40标注符号G，并对虚设沟槽部30标注符号E。
在图5所示的f-f截面包含有多个晶体管部70中的在X轴方向上配置于最端部的晶体管部70。晶体管部70的结构与图2和图3中说明的晶体管部70相同。应予说明，在图5中，以G/E/G/E/…的方式在两个栅极沟槽部40之间排列有一个虚设沟槽部30，但也可以以G/E/E/G/E/E/…的方式在两个栅极沟槽部40之间排列有两个虚设沟槽部30。栅极沟槽部40和虚设沟槽部30的排列也可以具有其他结构。另外，分离区204的多个沟槽部可以在X轴方向上以恒定的间隔配置。分离区204的沟槽部的间隔可以与晶体管部70的沟槽部的间隔相同。
在晶体管部70的沟槽部的下端设置有第一下端区202。将发射区12相邻而设置的栅极沟槽部40(G)中的、在X轴方向上配置于最端部的栅极沟槽部40(G)的中央设为晶体管部70的X轴方向上的端部。第一下端区202可以延伸到在X轴方向上比晶体管部70更靠外侧的位置。即，第一下端区202可以延伸到不设置包括栅极沟槽部40和发射区12在内的栅极结构的区域。
阱区11从半导体基板10的上表面21设置到比基区14更靠下方的位置。阱区11是掺杂浓度比基区14的掺杂浓度高的P+型的区域。
将在俯视下第一下端区202与阱区11之间的区域设为分离区204。在分离区204设置有一个以上的沟槽部。在本例的分离区204设置有一个以上的栅极沟槽部40和一个以上的虚设沟槽部30。分离区204中的沟槽部在X轴方向上的排列可以与晶体管部70相同，也可以不同。
在分离区204的台面部设置有基区14。在基区14与半导体基板10的上表面21之间可以设置有接触区15。另外，在基区14与半导体基板10的上表面21之间可以设置有发射区12。另外，在分离区204的台面部可以设置有蓄积区16，也可以不设置蓄积区16。例如，可以在分离区204的台面部中的最靠近晶体管部70的一个以上的台面部设置有蓄积区16。
本例的第一下端区202是掺杂浓度比阱区11的掺杂浓度低的P型的区域。第一下端区202配置在晶体管部70的至少一部分区域。本例的第一下端区202延伸到比晶体管部70的端部更靠阱区11侧的位置。在其他例中，第一下端区202可以在晶体管部70的端部终止，也可以在晶体管部70的内部终止。
分离区204具有一个以上的第二下端区205。第二下端区205是与包括栅极沟槽部40在内的一个以上的沟槽部的下端相接地设置的第二导电型的区域。第二下端区205的掺杂浓度可以比第一下端区202的掺杂浓度高，可以比第一下端区202的掺杂浓度低，也可以与第一下端区202的掺杂浓度相同。
第二下端区205可以沿着沟槽部的延伸方向(Y轴方向)而连续地设置。第二下端区205的Y轴方向上的长度可以与第一下端区202的Y轴方向上的长度相同，也可以是第一下端区202的Y轴方向上的长度的80％以上且120％以下的长度。第二下端区205也可以沿着沟槽部的延伸方向(Y轴方向)而离散地设置。
在俯视下，第二下端区205设置在第一下端区202与阱区11之间。本例的第二下端区205在X轴方向上设置在第一下端区202与阱区11之间。第二下端区205与第一下端区202和阱区11分离地设置。在俯视下，在第二下端区205与第一下端区202之间设置有漂移区18等N型区域。在俯视下，在第二下端区205与阱区11之间设置有漂移区18等N型区域。另外，在设置有多个第二下端区205的情况下，在俯视下，在两个第二下端区205之间设置有漂移区18等N型区域。
在X轴方向上，第一下端区202与第二下端区205之间的距离可以大于分离区204中的台面部的宽度，也可以小于分离区204中的台面部的宽度。另外，在X轴方向上，相邻的两个第二下端区205之间的距离可以大于分离区204中的台面部的宽度，也可以小于分离区204中的台面部的宽度。另外，在X轴方向上，阱区11与第二下端区205之间的距离可以大于分离区204中的台面部的宽度，也可以小于分离区204中的台面部的宽度。
应予说明，第二下端区205的电位与发射极52的电位不同。第二下端区205与基区14在Z轴方向上分离地配置，该基区14与发射极52连接。另外，第二下端区205与阱区11在俯视下分离地配置，该阱区11与发射极52连接。
第二下端区205可以是不与任一电极连接的电浮置的区域。
如上所述，通过设置第一下端区202，从而能够抑制半导体装置100接通时的沟槽部的下端附近处的电位上升。因此，能够减小接通时的发射极集电极间电压的波形的斜率(dv/dt)，并能够降低开关时的电压或电流波形的噪声。另外，通过设置分离区204，从而能够将第一下端区202与阱区11分离，能够使晶体管部70和二极管部80动作。另一方面，在存在第一下端区202的区域和不存在所述第一下端区202的区域中，在沟槽部下端附近的电场产生不平衡。特别是，电场集中于没有设置第一下端区202的栅极沟槽部40的下端附近而容易发生雪崩，导致钳位耐量和闩锁耐量降低。
与此相对，在半导体装置100中，在分离区204中的至少一个栅极沟槽部40的下端设置第二下端区205。由此，能够缓解分离区204的栅极沟槽部40的下端附近的电场集中。因此，能够提高半导体装置100的耐压或耐量。
第二下端区205可以针对分离区204中的两个以上的栅极沟槽部40的每一个而设置。各个第二下端区205彼此分离。在图5的例子中，在分离区204中的所有的栅极沟槽部40的下端都设置有第二下端区205。在本例中，各个第二下端区205与一个栅极沟槽部40的下端相接，并且不与除该一个栅极沟槽部40以外的其他栅极沟槽部40的下端相接。在图5的例子中，各个第二下端区205与一个栅极沟槽部40的下端相接，并且不与其他沟槽部的下端相接。第二下端区205的X轴方向上的宽度可以小于栅极沟槽部40的X轴方向上的宽度，可以与栅极沟槽部40的X轴方向上的宽度相同，也可以大于栅极沟槽部40的X轴方向上的宽度。优选第二下端区205覆盖栅极沟槽部40的最下方的部位(例如栅极沟槽部40的底面)。
第二下端区205可以具有设置在与第一下端区202相同的深度位置的部分。即，第二下端区205的Z轴方向上的设置范围与第一下端区202的Z轴方向上的设置范围可以至少局部地重叠。在第二下端区205与基区14之间可以配置有漂移区18和蓄积区16中的至少一者。
图6是示出栅极沟槽部40和虚设沟槽部30的其他排列例的图。在本例的有源部160，在两个栅极沟槽部40之间设置有两个虚设沟槽部30。另外，栅极沟槽部40在X方向上不连续地配置。即，一个栅极沟槽部40与两个虚设沟槽部30交替地配置。其他结构与图1至图5中说明的例子相同。在本例中，也在分离区204的一个以上的栅极沟槽部40设置有第二下端区205。
在图5和图6的任一例子中，一个第二下端区205所相接的沟槽部的个数比一个第一下端区202所相接的沟槽部的个数少。例如在图6的例子中，相对于一个第二下端区205所相接的沟槽部的个数为一个的情况，一个第一下端区202与多个沟槽部相接。一个第一下端区202可以与多个栅极沟槽部40的下端和多个虚设沟槽部30的下端相接。
图7是示出沟槽部的下端的深度位置处的电场在X轴方向上的分布例的图。图7示出使流通额定电流的5倍以上(在本例中为6倍)的电流的晶体管部70截止的情况下的电场分布。在图7中，利用符号G来表示栅极沟槽部40的下端的X轴方向上的位置，利用符号E来表示虚设沟槽部30的下端的X轴方向上的位置。另外，示意性地示出第一下端区202和第二下端区205的X轴方向上的设置位置。应予说明，图7中的实线是如图6所示那样设置了第一下端区202和第二下端区205的情况下的电场分布，虚线是未设置第二下端区205而仅设置了第一下端区202的情况下的电场分布。
如图7的虚线所示，在不设置第二下端区205的情况下，未被第一下端区202覆盖的沟槽部的下端处的电场变大。特别是栅极沟槽部40(G)的下端处的电场集中显著。因此，电场集中于该栅极沟槽部40的下端附近而容易发生雪崩，导致钳位耐量和闩锁耐量降低。
与此相对，如图7的实线所示，通过设置第二下端区205，从而能够减小该栅极沟槽部40的下端附近处的电场。因此，能够提高半导体装置100的耐压和耐量。
图8是示出第二下端区205的其他例的图。本例的第二下端区205与一个栅极沟槽部40的下端相接，并且也与在X轴方向上配置于该栅极沟槽部40的旁边的虚设沟槽部30的下端相接。在图8的例子中，第二下端区205与一个栅极沟槽部40的下端以及在X轴方向上夹持该栅极沟槽部40的两个虚设沟槽部30的下端相接。在被相邻的虚设沟槽部30夹持的台面部60的下方的至少一部分不设置第二下端区205。即，设置于相邻的两个虚设沟槽部30的两个第二下端区205彼此分离。在俯视下，在分离的两个第二下端区205之间设置有N型区域。该N型区域例如是漂移区18。通过这样的构成，也能够缓解这些虚设沟槽部30的下端附近处的电场集中。因此，能够进一步提高半导体装置100的耐压和耐量。
图9A是第一下端区202和第二下端区205的附近的放大图。本例的第二下端区205与多个沟槽部的下端相接。将栅极沟槽部40的下端处的第二下端区205的掺杂浓度设为Dg。掺杂浓度Dg可以是将通过栅极沟槽部40的最下方的点且与Z轴平行的m-m线处的第二下端区205的掺杂浓度的积分值IDg除以第二下端区205的从上端起到下端为止的深度方向上的宽度T2而得的平均值，也可以是最大值。同样地，将虚设沟槽部30的下端处的第二下端区205的掺杂浓度设为Dd。掺杂浓度Dd可以是将通过虚设沟槽部30的最下方的点且与Z轴平行的k-k线处的第二下端区205的掺杂浓度的积分值IDd除以第二下端区205的从上端起到下端为止的深度方向上的宽度T2而得的平均值，也可以是最大值。
掺杂浓度Dg可以大于掺杂浓度Dd。积分值IDg可以大于积分值IDd。如图7所示，与虚设沟槽部30相比，电场更容易集中于栅极沟槽部40，因此通过使掺杂浓度Dg或积分值IDg变得比较大，从而能够缓解针对栅极沟槽部40的电场集中，并能够提高半导体装置100的耐压和耐量。
另外，将第一下端区202的栅极沟槽部40的下端处的掺杂浓度设为D1。掺杂浓度D1可以是将通过栅极沟槽部40的最下方的点且与Z轴平行的i-i线处的第一下端区202的掺杂浓度的积分值ID1除以第一下端区202的从上端起到下端为止的深度方向上的宽度T1而得的平均值，也可以是最大值。第一下端区202在栅极沟槽部40的下端和虚设沟槽部30的下端可以具有相同的掺杂浓度。
掺杂浓度Dg可以大于掺杂浓度D1。积分值IDg可以大于积分值ID1。由此，能够缓解分离区204中的针对栅极沟槽部40的电场集中。掺杂浓度Dg可以为掺杂浓度D1的2倍以上，可以为5倍以上，也可以为10倍以上。另外，掺杂浓度Dd可以小于掺杂浓度D1。积分值IDg可以为积分值ID1的2倍以上，可以为5倍以上，也可以为10倍以上。另外，积分值IDd也可以小于积分值ID1。通过这样的构成，容易使各沟槽部的下端的电场变得均匀。掺杂浓度Dd可以为掺杂浓度D1的0.5倍以下，可以为0.2倍以下，也可以为0.1倍以下。积分值IDd可以为积分值ID1的0.5倍以下，可以为0.2倍以下，也可以为0.1倍以下。
另外，将一个第一下端区202所相接的沟槽部的个数设为q个。在图8的例子中，q是4以上的整数。将一个第一下端区202的各沟槽部的下端处的掺杂浓度的总和设为Dsum1。同样地，将一个第二下端区205所相接的沟槽部的个数设为r个。在图8的例子中，r为3。将一个第二下端区205的各沟槽部的下端处的掺杂浓度的总和设为Dsum2。Dsum2/r可以小于Dsum1/q。即，与一个第二下端区205相接的各沟槽部的下端处的掺杂浓度的平均值可以小于与一个第一下端区202相接的各沟槽部的下端处的掺杂浓度的平均值。
另外，在一个第一下端区202的各沟槽部，将通过各沟槽部的最下方的点且与Z轴平行的m-m线处的第一下端区202的掺杂浓度的积分值的总和设为IDsum1。同样地，将一个第二下端区205所相接的沟槽部的个数设为r个。在图8的例子中，r为3。在一个第二下端区205的各沟槽部，将通过各沟槽部的最下方的点且与Z轴平行的m-m线处的第一下端区202的掺杂浓度的积分值的总和设为IDsum2。IDsum2/r可以小于IDsum1/q。即，与一个第二下端区205相接的各沟槽部的掺杂浓度的积分值可以小于与一个第一下端区202相接的各沟槽部的掺杂浓度的积分值。
图9B是示出图9A的形成工序的一例的图。作为一例，第一下端区202通过以恒定的第一剂量向栅极沟槽部40和虚设沟槽部30各自的下端注入P型掺杂剂210而形成。可以在形成栅极导电部44或虚设导电部34之前，经由各沟槽部而注入P型掺杂剂210。半导体基板10的除沟槽部以外的上表面21可以被掩模等覆盖。通过在注入P型掺杂剂210之后对半导体基板10进行热处理，从而各个沟槽部下端的P型掺杂剂210沿Z轴方向、Y轴方向以及X轴方向扩散而形成连续的第一下端区202。热处理可以在各沟槽部形成栅极导电部44或虚设导电部34之前进行，也可以在各沟槽部形成栅极导电部44或虚设导电部34之后进行。通过离子注入等而向沟槽部的下方导入P型掺杂剂210。通过热处理，P型掺杂剂210在深度方向(Z轴方向)和横向(X轴方向)上扩展。从相邻的沟槽部的下方沿横向扩展后的P型掺杂剂210在台面部的中央部重叠。其结果是，如图9B所示，关于第一下端区202而言，相比于与沟槽部重叠的部分，掺杂浓度在台面部的中央稍变低。进而，第一下端区202的横向的端部可以延伸到分离区204侧的位于-X轴方向端部的虚设沟槽部30为止，或者可以延伸到分离区204侧的位于-X轴方向端部的台面部为止。
另一方面，在分离区204，可以以恒定的第一剂量向栅极沟槽部40的下端注入P型掺杂剂210。通过在注入P型掺杂剂210之后对半导体基板10进行热处理，从而注入到栅极沟槽部40的下端的P型掺杂剂210沿X轴方向扩散而到达虚设沟槽部30的下端。在该情况下，第二下端区205的各沟槽部的下端处的掺杂浓度的平均值小于第一下端区202的各沟槽部的下端处的掺杂浓度的平均值。通过这样的构成，从而能够防止第二下端区205沿X轴方向过度扩展而与第一下端区202或阱区11连接。在X轴方向上，在为了形成第一下端区202而形成P型掺杂剂210的沟槽部与为了形成第二下端区205而形成P型掺杂剂210的沟槽部之间，可以配置有两个以上的不注入P型掺杂剂的沟槽部。
图10是示出分离区204的其他结构例的图。本例的分离区204与图1至图9B中说明的分离区204不同之处在于，具备第三下端区207。其他结构与图1至图9B中说明的任一分离区204相同。
在分离区204，第三下端区207针对一个以上的虚设沟槽部30而设置。第三下端区207与虚设沟槽部30的下端相接地设置，并且不与该虚设沟槽部30的旁边的沟槽部的下端接触。第三下端区207与第一下端区202、第二下端区205以及阱区11都分离地设置。在第三下端区207与第一下端区202之间、第三下端区207与第二下端区205之间、以及第三下端区207与阱区11之间设置有漂移区18等N型区域。
应予说明，第三下端区207的电位与发射极52的电位不同。第三下端区207与基区14在Z轴方向上分离地配置，该基区14与发射极52连接。另外，第三下端区207与阱区11在俯视下分离地配置，该阱区11与发射极52连接。
第三下端区207可以是不与任一电极连接的电浮置的区域。
第三下端区207所相接的虚设沟槽部30配置在第二下端区205所相接的栅极沟槽部40的旁边。在本例中，在分离区204的所有的栅极沟槽部40设置有第二下端区205，在分离区204的所有的虚设沟槽部30设置有第三下端区207。根据本例，也能够缓解分离区204的各沟槽部的下端处的电场集中。
应予说明，在形成第一下端区202的情况下，向一个沟槽部的下方注入的P型掺杂剂的剂量可以小于在形成第二下端区205的情况下向一个沟槽部的下方注入的P型掺杂剂的剂量。另外，在形成第一下端区202的情况下向一个沟槽部的下方注入的P型掺杂剂的剂量可以大于在形成第三下端区207的情况下向一个沟槽部的下方注入的P型掺杂剂的剂量。在形成第二下端区205的情况下，向一个沟槽部的下方注入的P型掺杂剂的剂量可以大于在形成第三下端区207的情况下向一个沟槽部的下方注入的P型掺杂剂的剂量。
第一下端区202的下端位置可以配置在比第三下端区207的下端位置更靠下侧的位置。第二下端区205的下端位置可以配置在比第三下端区207的下端位置更靠下侧的位置。第一下端区202的下端位置也可以配置在比第二下端区205的下端位置更浅的深度位置。各个下端区域的下端位置可以是与漂移区18之间的边界位置(PN结部分)。
图11是示出第一下端区202、第二下端区205以及第三下端区207的Z轴方向上的掺杂浓度的分布例的图。第一下端区202的掺杂浓度分布是通过栅极沟槽部40的最下方的点且与Z轴平行的a-a线(参照图10)处的分布。第二下端区205的掺杂浓度分布是通过栅极沟槽部40的最下方的点且与Z轴平行的b-b线(参照图10)处的分布。第三下端区207的掺杂浓度分布是通过虚设沟槽部30的最下方的点且与Z轴平行的c-c线(参照图10)处的分布。
将第一下端区202的掺杂浓度的峰值设为Da，将第二下端区205的掺杂浓度的峰值设为Db，将第三下端区207的掺杂浓度的峰值设为Dc。峰值Db可以大于峰值Da。峰值Db可以为峰值Da的2倍以上，可以为5倍以上，也可以为10倍以上。峰值Da可以大于峰值Dc。掺杂浓度Da可以为掺杂浓度Dc的2倍以上，可以为5倍以上，也可以为10倍以上。关于与漂移区18之间的PN结而言，第二下端区205可以位于最靠下表面23侧(+Z轴方向侧)的位置，第三下端区207可以位于最靠上表面21侧(-Z轴方向侧)的位置。
另外，将从栅极沟槽部40的下端起到漂移区18的上端为止对第一下端区202的掺杂浓度进行积分而得的积分值设为Ia，将从栅极沟槽部40的下端起到漂移区18的上端为止对第二下端区205的掺杂浓度进行积分而得的积分值设为Ib，将从虚设沟槽部30的下端起到漂移区18的上端为止对第三下端区207的掺杂浓度进行积分而得的积分值设为Ic。积分值Ib可以大于积分值Ia。积分值Ib可以为积分值Ia的2倍以上，可以为5倍以上，也可以为10倍以上。积分值Ia可以大于积分值Ic。积分值Ia可以为积分值Ic的2倍以上，可以为5倍以上，也可以为10倍以上。
应予说明，图9A中的i-i线处的掺杂浓度分布可以与本例的a-a线处的掺杂浓度分布相同。图9A中的m-m线处的掺杂浓度分布可以与本例的b-b线处的掺杂浓度分布相同。图9A中的k-k线处的掺杂浓度分布可以与本例的c-c线处的掺杂浓度分布相同。
图12是示出分离区204的其他例的图。本例的分离区204的第二下端区205的配置与图1至图11中说明的例子不同。其他结构与图1至图11中说明的任一例相同。
本例的分离区204在至少一个栅极沟槽部40的下端不设置第二下端区205。即，至少栅极沟槽部40的下端与漂移区18等N型区域相接。在分离区204，在与没有设置第二下端区205的栅极沟槽部40相接的台面部可以设置有发射区12。由此，在没有设置第二下端区205的栅极沟槽部40成为导通状态的情况下，容易对漂移区18供给电子。由此，能够使漂移区18中的载流子浓度上升，并能够降低导通电阻。
分离区204的栅极沟槽部40中的最靠近第一下端区202的栅极沟槽部40的下端可以与漂移区18相接。由此，能够在晶体管部70的附近供给电子。
图13是示出分离区204的其他例的图。在本例的半导体基板10，栅极沟槽部40和虚设沟槽部30每两个交替地配置。即，半导体基板10具有在X轴方向上不将虚设沟槽部30夹在中间而相邻地配置的两个栅极沟槽部40、以及不将栅极沟槽部40夹在中间而相邻地配置的两个虚设沟槽部30。除沟槽部的排列以外的结构与图1至图12中说明的任一例相同。
本例的分离区204在至少一个栅极沟槽部40的下端不设置第二下端区205。在本例中，在连续地配置的两个栅极沟槽部40中的一个栅极沟槽部40设置有第二下端区205，在另一个栅极沟槽部40不设置第二下端区205。通过这样的构成，能够对1组栅极沟槽部40缓解电场集中，并且维持电子供给功能。在1组栅极沟槽部40中的离晶体管部70远的栅极沟槽部40可以设置第二下端区205，在离晶体管部70近的栅极沟槽部40不设置第二下端区205。由此，能够缓解电场集中，并且相对地在晶体管部70的附近供给电子。
图14是示出图4中的g-g截面的一例的图。g-g截面是通过第一下端区202和阱区11的YZ面。g-g截面通过晶体管部70的台面部。其中，在图14中，利用虚线表示将栅极沟槽部40投影到g-g截面的位置。应予说明，在图14中示出了半导体基板10的结构，省略了配置于半导体基板10的上下的电极和绝缘膜等结构。
在该截面，在晶体管部70与阱区11之间也设置有分离区204。但是，该截面中的分离区204未设置第二下端区205和第三下端区207。在第一下端区202与阱区11之间设置有漂移区18。
在晶体管部70的上表面21，沿着Y轴方向交替地配置有发射区12和接触区15。在分离区204的上表面21设置有接触区15。
本例的蓄积区16延伸设置到比晶体管部70的端部更靠阱区11侧的位置。在其他例中，蓄积区16可以在晶体管部70的端部终止，也可以在晶体管部70的内部终止。
本例的第一下端区202延伸到比晶体管部70的端部更靠阱区11侧的位置。在其他例中，第一下端区202也可以在晶体管部70的端部终止，也可以在晶体管部70的内部终止。蓄积区16可以延伸到比第一下端区202更靠阱区11侧的位置。
分离区204在俯视下可以与蓄积区16重叠。即，蓄积区16的端部在俯视下可以位于分离区204的内部。在其他例中，分离区204在俯视下也可以不与蓄积区16重叠。即，蓄积区16的端部在俯视下可以位于比分离区204更靠内侧(-Y轴方向侧)的位置。在该截面，分离区204可以以不与晶体管部70重叠的方式设置。在其他例中，在该截面，分离区204也可以与晶体管部70重叠。
图15是示出图5中的h-h截面的一例的图。h-h截面是通过第二下端区205和阱区11的YZ面。h-h截面的Y轴方向上的位置与图14所示的g-g截面相同。h-h截面通过分离区204的台面部。但是，在图15中，利用虚线表示将栅极沟槽部40投影到h-h截面的位置。应予说明，在图15中示出了半导体基板10的结构，省略了配置于半导体基板10的上下的电极和绝缘膜等结构。
在该截面的半导体基板10，代替图14所示的截面的第一下端区202而设置有第二下端区205。另外，在半导体基板10的上表面21连续地设置有接触区15。其他结构与图14中说明的例子相同。在Y轴方向上，第二下端区205与阱区11之间的距离可以与第一下端区202和阱区11之间的距离相同，也可以大于第一下端区202与阱区11之间的距离，还可以小于第一下端区202与阱区11之间的距离。
图16是示出h-h截面的其他例的图。在本例的h-h截面，半导体基板10的上表面21处的结构与图14所示的g-g截面相同。即，发射区12和接触区15沿着Y轴方向交替地配置。
在本例中，多个第二下端区205沿着栅极沟槽部40的长边方向(Y轴方向)，彼此分离而离散地配置。除了半导体基板10的上表面21处的结构和第二下端区205的配置以外，与图15的例子相同。通过沿着Y轴方向配置第二下端区205，从而能够缓解电场集中，并且通过离散地配置第二下端区205，从而也能够维持电子供给功能。应予说明，如图14所示，优选第一下端区202在Y轴方向上连续地配置。由此，能够在晶体管部70和二极管部80的宽范围内降低开关时的电压或电流波形的噪声。
各个第二下端区205可以以在俯视下与发射区12重叠的方式配置。第二下端区205可以针对每个发射区12来设置。各个第二下端区205可以以覆盖对应的发射区12的Y轴方向上的整体的方式配置。由于电子电流朝向发射区12流通，所以发射区12的下方流通比较大的电流。通过在发射区12的下方设置第二下端区205，从而能够抑制流通大电流的区域的电场，并能够提高该区域的耐量。
在图15和图16中，对栅极沟槽部40的附近的第二下端区205的Y轴方向上的结构进行了说明，但是其他区域中的第二下端区205也具有同样的Y轴方向上的结构。另外，第三下端区207也可以具有与图15和图16中说明的第二下端区205同样的Y轴方向上的结构。
图17是示出半导体装置100的制造方法的一部分工序的图。在半导体装置100的制造方法中形成在图1至图16中说明的各结构。图17所示的工序包括掺杂区域形成阶段S1700、沟槽形成阶段S1702、下端区形成阶段S1704以及沟槽结构形成阶段S1706。
在掺杂区域形成阶段S1700中，形成配置在半导体基板10的上表面21侧的掺杂区域。掺杂区域例如包括阱区11、发射区12、基区14、接触区15以及蓄积区16中的至少一者。应予说明，漂移区18可以是未形成这些掺杂区域而残留的区域。
在沟槽形成阶段S1702中，在半导体基板10的上表面21形成沟槽。沟槽是用于形成各沟槽部的槽。各个沟槽从上表面21起形成至到达漂移区18的深度为止。在沟槽形成阶段S1702中，至少不形成沟槽内的导电部。可以形成沟槽内的绝缘膜，也可以不形成沟槽内的绝缘膜。
在下端区形成阶段S1704中，形成第一下端区202和第二下端区205。在下端区形成阶段S1704中，也可以形成第三下端区207。在下端区形成阶段S1704中，可以经由沟槽而向半导体基板10注入P型的掺杂剂离子。在下端区形成阶段S1704中，可以在将除沟槽以外的部分掩蔽的状态下，从半导体基板10的上表面21注入P型掺杂剂离子。由此，能够容易地向与沟槽的下端相接的区域注入P型掺杂剂离子。在掺杂区域形成阶段S1700和下端区形成阶段S1704中，在注入了掺杂剂之后对半导体基板10进行热处理。
在沟槽结构形成阶段S1706中，在各个沟槽的内部形成导电部和绝缘膜。在沟槽结构形成阶段S1706中，可以通过对沟槽的内壁进行热氧化从而形成绝缘膜。在沟槽结构形成阶段S1706中，可以在形成了绝缘膜的沟槽的内部填充多晶硅等导电材料来形成导电部。
图18是说明下端区形成阶段S1704的一例的图。本例的下端区形成阶段S1704包括第一注入阶段S1801和第二注入阶段S1802。可以首先进行第一注入阶段S1801和第二注入阶段S1802中的任一者，也可以同时进行第一注入阶段S1801和第二注入阶段S1802。
在第一注入阶段S1801中，对应当形成第一下端区202的区域注入预定的浓度(/cm2)的P型掺杂剂离子。在本例的第一注入阶段S1801中，从栅极沟槽部40和虚设沟槽部30各自的沟槽45的底部注入P型掺杂剂离子。
在第二注入阶段S1802中，对应当形成分离区204的区域注入P型掺杂剂离子。在本例的第二注入阶段S1802中，从栅极沟槽部40的各个沟槽45的底部注入P型掺杂剂离子。第二注入阶段S1802中的每单位面积的剂量(ions/cm2)可以与第一注入阶段S1801中的剂量(ions/cm2)相同，也可以不同。在同时进行第一注入阶段S1801和第二注入阶段S1802的情况下，它们的剂量相同。在第一注入阶段S1801和第二注入阶段S1802中，可以利用掩模300来掩蔽除沟槽45以外的区域。经由沟槽45而被注入的掺杂剂通过热处理而扩散。由此，能够形成在XY面上连续的第一下端区202。另外，根据该热处理的条件，能够控制是否将第二下端区205形成到相邻的沟槽45的下端。
制造方法还可以包括用于形成第三下端区207的第三注入阶段。在第三下端区207的掺杂浓度与第二下端区205的掺杂浓度不同的情况下，第三注入阶段在与第二注入阶段S1802不同的工序中被实施。
以上，虽然利用实施方式对本发明进行了说明，但是本发明的技术范围不限于上述实施方式所记载的范围。对本领域技术人员来说，能够对上述实施方式施加各种变更或改良是显而易见的。根据权利要求书的记载可知，施加了这样的变更或改良的方式也能够包括在本发明的技术范围内。
应当注意，权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，未在后续处理中使用之前的处理结果，则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接着”等进行了说明，也并不意味着必须以这一顺序来实施。

Claims (17)

1.一种半导体装置，其特征在于，具备：
半导体基板，其具有上表面和下表面，并且包括第一导电型的漂移区；
第二导电型的基区，其设置在所述漂移区与所述半导体基板的所述上表面之间；
多个沟槽部，其包括栅极沟槽部和虚设沟槽部，且从所述半导体基板的所述上表面起设置到比所述基区更靠下方的位置；
第二导电型的第一下端区，其与包括所述栅极沟槽部在内的两个以上的沟槽部的下端相接地设置；
第二导电型的阱区，其在俯视下配置在与所述第一下端区不同的位置，从所述半导体基板的所述上表面起设置到比所述基区更靠下方的位置，并且掺杂浓度比所述基区的掺杂浓度高；以及
第二导电型的第二下端区，其在俯视下，在所述第一下端区与所述阱区之间，与所述第一下端区和所述阱区分离地设置，并且与包括所述栅极沟槽部在内的一个以上的沟槽部的下端相接地设置。
2.根据权利要求1所述的半导体装置，其特征在于，
一个所述第二下端区所相接的所述沟槽部的个数比一个所述第一下端区所相接的所述沟槽部的个数少。
3.根据权利要求1所述的半导体装置，其特征在于，
一个所述第二下端区与一个所述栅极沟槽部的下端相接，并且不与除该栅极沟槽部以外的所述栅极沟槽部的下端相接。
4.根据权利要求3所述的半导体装置，其特征在于，
一个所述第一下端区与多个所述栅极沟槽部的下端和多个所述虚设沟槽部的下端相接。
5.根据权利要求3所述的半导体装置，其特征在于，
一个所述第二下端区与一个所述栅极沟槽部的下端相接，并且不与配置在该栅极沟槽部的旁边的所述沟槽部的下端相接。
6.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
一个所述第二下端区与一个所述栅极沟槽部的下端相接，并且与配置在该栅极沟槽部的旁边的所述虚设沟槽部的下端相接。
7.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述栅极沟槽部的下端处的所述第二下端区的掺杂浓度大于所述栅极沟槽部的下端处的所述第一下端区的掺杂浓度。
8.根据权利要求6所述的半导体装置，其特征在于，
所述栅极沟槽部的下端处的所述第二下端区的掺杂浓度大于所述栅极沟槽部的下端处的所述第一下端区的掺杂浓度，
所述虚设沟槽部的下端处的所述第二下端区的掺杂浓度小于所述栅极沟槽部的下端处的所述第一下端区的掺杂浓度。
9.根据权利要求6所述的半导体装置，其特征在于，
一个所述第二下端区的各沟槽部的下端处的掺杂浓度的平均值小于一个所述第一下端区的各沟槽部的下端处的掺杂浓度的平均值。
10.根据权利要求5所述的半导体装置，其特征在于，
所述半导体装置还具备与所述虚设沟槽部的下端相接地设置的第二导电型的第三下端区，
所述第三下端区所相接的所述虚设沟槽部配置在所述第二下端区所相接的所述栅极沟槽部的旁边，
所述第三下端区与所述第一下端区、所述第二下端区以及所述阱区都分离。
11.根据权利要求10所述的半导体装置，其特征在于，
所述虚设沟槽部的下端处的所述第三下端区的掺杂浓度小于所述栅极沟槽部的下端处的所述第二下端区的掺杂浓度。
12.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
多个所述第二下端区沿着所述栅极沟槽部的长边方向彼此分离地配置。
13.根据权利要求12所述的半导体装置，其特征在于，
所述半导体装置还具备：
第一导电型的发射区，其在所述半导体基板的所述上表面露出，并与所述栅极沟槽部相接地设置，并且掺杂浓度比所述漂移区的掺杂浓度高；以及
第二导电型的接触区，其在所述半导体基板的所述上表面露出，并沿着所述栅极沟槽部的长边方向与所述发射区交替地配置，并且掺杂浓度比所述基区的掺杂浓度高，
所述第二下端区在俯视下与所述发射区重叠地配置。
14.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
彼此分离的所述第二下端区针对两个以上的所述栅极沟槽部的每一个而设置。
15.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
设置在所述第一下端区与所述阱区之间的多个所述栅极沟槽部中的至少一个所述栅极沟槽部的下端与第一导电型的区域相接。
16.根据权利要求15所述的半导体装置，其特征在于，
最靠近所述第一下端区的所述栅极沟槽部的下端与第一导电型的区域相接。
17.根据权利要求15所述的半导体装置，其特征在于，
所述第二下端区与不将所述虚设沟槽部夹在中间而相邻地配置的两个所述栅极沟槽部中的一个所述栅极沟槽部的下端相接地设置，另一个所述栅极沟槽部的下端与第一导电型的区域相接。
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