CN116705842A - 半导体装置 - Google Patents

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Abstract

本发明优选在IGBT装置等半导体装置中提高特性。本发明提供半导体装置，其具备：半导体基板；栅极沟槽部；发射极；台面部；第一导电型的发射区，其设置在台面部的上表面，并与栅极沟槽部相接；第二导电型的接触区，其设置在台面部的上表面；第二导电型的基区，其在半导体基板设置在发射区和接触区的下方，并与栅极沟槽部相接，且掺杂浓度比接触区的掺杂浓度低；第一导电型的漂移区，其在半导体基板设置在基区的下方，并且掺杂浓度比发射区的掺杂浓度低；以及高电阻部，其在半导体基板的深度方向上设置在发射极与基区之间，并且电阻比发射区的电阻高，发射区和接触区在延伸方向上交替地配置。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，已知有在IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等半导体装置中，改变发射区等第一导电型的区域和接触区等第二导电型的区域的配置来提高特性的技术(例如，参照专利文献1-2)。
现有技术文献
专利文献
专利文献1：日本特开2008-91491号公报
专利文献2：日本特开平10-173170号公报
发明内容
技术问题
优选在IGBT装置等半导体装置中提高特性。
技术方案
为了解决上述问题，在本发明的第一方式中，提供具备半导体基板的半导体装置。半导体装置可以具备多个栅极沟槽部。多个栅极沟槽部可以设置在半导体基板的上表面，并沿延伸方向而延伸。半导体装置可以具备发射极。发射极可以设置在半导体基板的上方。半导体装置可以具备台面部。台面部可以设置在多个栅极沟槽部中的彼此相邻的栅极沟槽部之间。半导体装置可以具备第一导电型的发射区。发射区可以设置在台面部的上表面，并与栅极沟槽部相接。半导体装置可以具备第二导电型的接触区。接触区可以设置在台面部的上表面。半导体装置可以具备第二导电型的基区。基区可以在半导体基板设置在发射区和接触区的下方。基区可以与栅极沟槽部相接。基区的掺杂浓度可以比接触区的掺杂浓度低。半导体装置可以具备第一导电型的漂移区。漂移区可以在半导体基板设置在基区的下方。漂移区的掺杂浓度可以比发射区的掺杂浓度低。半导体装置可以具备高电阻部。高电阻部可以在半导体基板的深度方向上设置在发射极与基区之间。高电阻部的电阻可以比发射区的电阻高。发射区和接触区可以在延伸方向上交替地配置。
栅极沟槽部可以具有栅极导电部。栅极导电部可以设置在半导体基板的深度方向上比设置有高电阻部的位置更靠下侧的位置。
发射区可以具有第一高浓度发射区。高电阻部可以是设置在第一高浓度发射区的上方，并且掺杂浓度比第一高浓度发射区的掺杂浓度低的低浓度发射区。
发射区可以具有第二高浓度发射区。第二高浓度发射区可以设置在低浓度发射区的上方。第二高浓度发射区的掺杂浓度可以比低浓度发射区的掺杂浓度高。
低浓度发射区的掺杂浓度可以为基区的掺杂浓度以上。低浓度发射区的掺杂浓度可以为基区的掺杂浓度以下。
低浓度发射区的与栅极沟槽部相接的位置处的掺杂浓度可以比低浓度发射区的台面部的中央处的掺杂浓度高。
基区可以具有低浓度基区。基区可以具有高浓度基区。高浓度基区可以设置在低浓度基区的下方。高浓度基区的掺杂浓度可以比低浓度基区的掺杂浓度高。
在本发明的第二方式中，提供具备半导体基板的半导体装置。半导体装置可以具备多个栅极沟槽部。多个栅极沟槽部可以设置在半导体基板的上表面，并沿延伸方向而延伸。半导体装置可以具备发射极。发射极可以设置在半导体基板的上方。半导体装置可以具备台面部。台面部可以设置在多个栅极沟槽部中的彼此相邻的栅极沟槽部之间。半导体装置可以具备第一导电型的发射区。发射区可以设置在台面部的上表面，并与栅极沟槽部相接。半导体装置可以具备第二导电型的接触区。接触区可以设置在台面部的上表面。半导体装置可以具备第二导电型的基区。基区可以在半导体基板设置在发射区和接触区的下方。基区可以与栅极沟槽部相接。基区的掺杂浓度可以比接触区的掺杂浓度低。半导体装置可以具备第一导电型的漂移区。漂移区可以在半导体基板设置在基区的下方。漂移区的掺杂浓度可以比发射区的掺杂浓度低。半导体装置可以具备多晶硅电阻部。多晶硅电阻部可以在半导体基板的深度方向上设置在发射极与基区之间。多晶硅电阻部的至少一部分可以设置在半导体基板的上方。多晶硅电阻部的电阻可以比发射区的电阻高。发射区和接触区可以在延伸方向上交替地配置。
多晶硅电阻部可以在俯视下覆盖发射区。
多晶硅电阻部和发射极可以在延伸方向上交替地与半导体基板的上表面相接。
半导体装置可以具备层间绝缘膜。层间绝缘膜可以设置在栅极沟槽部的上方。多晶硅电阻部可以形成在层间绝缘膜。
半导体装置可以具备金属插塞。金属插塞可以设置在接触区的上方。金属插塞可以形成在层间绝缘膜。
应予说明，上述发明内容并没有列举本发明的全部必要特征。另外，这些特征组的子组合也能够另外成为发明。
附图说明
图1是示出半导体装置100的一例的俯视图。
图2是示出在图1的区域D中半导体基板10的上表面处的配置的比较例的图。
图3是示出在图1的区域D中层间绝缘膜38的上表面处的配置的比较例的图。
图4是示出图2中的a-a截面的一例的图。
图5是示出图2中的b-b截面的一例的图。
图6是示出图4的c-c线处的掺杂浓度分布的一例的图。
图7是示出实施例的半导体装置200的图。
图8是示出实施例的半导体装置200的图。
图9是示出图7中的d-d截面的一例的图。
图10是示出图7中的e-e截面的一例的图。
图11是示出图9的f-f线处的掺杂浓度分布的一例的图。
图12是说明低浓度N型发射区13的效果的图。
图13是说明半导体装置200的制造方法的流程的一例的图。
图14是示出图9的f-f线处的掺杂浓度分布的其他例的图。
图15是示出图9的g-g线处的掺杂浓度分布的一例的图。
图16是示出图9的g-g线处的掺杂浓度分布的其他例的图。
图17是示出其他实施例的半导体装置300的图。
图18是示出其他实施例的半导体装置300的图。
图19是示出图17中的h-h截面的一例的图。
图20是示出图17中的i-i截面的一例的图。
图21是示出图19的j-j线处的掺杂浓度分布的一例的图。
图22是示出其他实施例的半导体装置400的图。
图23是示出图22中的k-k截面的一例的图。
图24是示出图22中的l-l截面的一例的图。
图25是说明多晶硅电阻部66的效果的图。
图26是示出其他实施例的半导体装置500的图。
图27是示出图26中的m-m截面的一例的图。
图28是示出其他实施例的半导体装置600的图。
图29是示出其他实施例的半导体装置600的图。
图30是示出图28中的o-o截面的一例的图。
图31是示出其他实施例的半导体装置700的图。
图32是示出其他实施例的半导体装置700的图。
图33是示出图31中的q-q截面的一例的图。
图34是示出其他实施例的半导体装置800的图。
图35是示出其他实施例的半导体装置800的图。
图36是示出图34中的s-s截面的一例的图。
图37是示出其他实施例的半导体装置1100的图。
图38是示出其他实施例的半导体装置1100的图。
图39是示出图7中的d-d截面的其他例的图。
图40是示出图39的u-u线处的掺杂浓度分布的一例的图。
图41是示出低浓度N型发射区13的杂质浓度与接触-发射极比率之间的关系的图。
图42是示出其他实施例的半导体装置900的图。
图43是示出其他实施例的半导体装置1000的图。
图44是示出大电流区中的I-V特性的图。
图45是示出额定电流区中的I-V特性的图。
符号说明
10··半导体基板、11··P型外周阱区、12··N型发射区、13··低浓度N型发射区、14··P型基区、15··P型接触区、16··P型扩散区、17··高浓度P型基区、18··N型漂移区、19··下端、20··N型缓冲区、21··上表面、22··P型集电区、23··下表面、24··集电极、38··层间绝缘膜、40··栅极沟槽部、42··栅极绝缘膜、43··上端、44··栅极导电部、52··发射极、54··接触孔、60··台面部、62··金属插塞、64··金属插塞、66··多晶硅电阻部、70··晶体管部、90··边缘终端结构部、100··半导体装置、130··栅极布线、160··有源部、161··第一端边、162··第二端边、164··栅极焊盘、200··半导体装置、300··半导体装置、400··半导体装置、500··半导体装置、600··半导体装置、700··半导体装置、800··半导体装置、900··半导体装置、1000··半导体装置、1100··半导体装置
具体实施方式
以下，虽然通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求所涉及的发明。另外，实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。在基板、层或其他部件的两个主表面之中，将一个表面称为上表面，将另一个表面称为下表面。“上”、“下”的方向不限于重力方向或半导体装置实际安装时的方向。
在本说明书中，有时使用X轴、Y轴以及Z轴的直角坐标轴来说明技术事项。直角坐标轴只不过确定构成要素的相对位置，并不限定特定的方向。例如，Z轴并不限于表示相对于地面的高度方向。应予说明，+Z轴方向与-Z轴方向是彼此相反的方向。在不记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。
在本说明书中，将与半导体基板的上表面和下表面平行的正交轴设为X轴和Y轴。另外，将与半导体基板的上表面和下表面垂直的轴设为Z轴。在本说明书中，有时将Z轴的方向称为深度方向。另外，在本说明书中，有时将包括X轴和Y轴并与半导体基板的上表面和下表面平行的方向称为水平方向。
另外，有时将从半导体基板的深度方向上的中心起到半导体基板的上表面为止的区域称为上表面侧。同样地，有时将从半导体基板的深度方向上的中心起到半导体基板的下表面为止的区域称为下表面侧。
在本说明书中，在称为“相同”或者“相等”的情况下，也可以包括具有因制造偏差等而引起的误差的情况。该误差例如在10％以内。
在本说明书中，将掺杂了杂质的掺杂区域的导电型设为P型或N型而进行说明。在本说明书中，杂质有时特别指N型的施主或P型的受主中的任一者，有时记载为掺杂剂。在本说明书中，掺杂是指向半导体基板导入施主或受主而形成为示出N型的导电型的半导体或示出P型的导电型的半导体。
在本说明书中，掺杂浓度是指热平衡状态下的施主的浓度或受主的浓度。在本说明书中，净掺杂浓度是指在将施主浓度设为正离子的浓度并将受主浓度设为负离子的浓度而包含电荷的极性相加所得的实质的浓度。作为一例，若将施主浓度设为ND，并将受主浓度设为NA，则任意位置处的实质的净掺杂浓度成为ND-NA。在本说明书中，有时将净掺杂浓度仅记载为掺杂浓度。
施主具有向半导体供给电子的功能。受主具有从半导体获取电子的功能。施主和受主不限于杂质本身。例如，存在于半导体中的空位(V)、氧(O)以及氢(H)结合所得的VOH缺陷作为供给电子的施主而起作用。在本说明书中，有时将VOH缺陷称为氢施主。
在本说明书中，在记载为P+型或N+型的情况下，意味着掺杂浓度比P型或N型的掺杂浓度高，在记载为P-型或N-型的情况下，意味着掺杂浓度比P型或N型的掺杂浓度低。除非另有说明，否则本说明书中的单位制是SI单位制。虽然有时以cm来表示长度的单位，但是各计算可以换算为米(m)之后而进行。
在本说明书中，化学浓度是指不依赖于电活化的状态而测定的杂质的原子密度。化学浓度(原子密度)能够通过例如二次离子质谱分析法(SIMS)来计测。上述净掺杂浓度能够通过电压-电容测定法(CV法)来测定。另外，可以将利用扩展电阻测定法(SR法)而计测的载流子浓度作为净掺杂浓度。通过CV法或SR法计测的载流子浓度可以作为热平衡状态下的值。另外，在N型的区域中，施主浓度远远大于受主浓度，因此也可以将该区域中的载流子浓度设为施主浓度。同样地，在P型的区域中，也可以将该区域中的载流子浓度设为受主浓度。在本说明书中，有时将N型区域的掺杂浓度称为施主浓度，有时将P型区域的掺杂浓度称为受主浓度。
另外，在施主、受主或净掺杂的浓度分布具有峰的情况下，可以将该峰值作为该区域中的施主、受主或净掺杂的浓度。在施主、受主或净掺杂的浓度几乎均匀的情况下等，也可以将该区域中的施主、受主或净掺杂的浓度的平均值作为施主、受主或净掺杂的浓度。在本说明书中，在每单位体积的浓度表示中使用atoms/cm3或/cm3。该单位用于半导体基板内的施主或受主浓度、或者化学浓度。也可以省略atoms标记。
通过SR法计测的载流子浓度可以低于施主或受主的浓度。在测定扩展电阻时电流流通的范围内，有半导体基板的载流子迁移率低于结晶状态的载流子迁移率的值的情况。由于晶格缺陷等引起的晶体结构的紊乱(无序)而使载流子散乱，从而产生载流子迁移率下降。
根据通过CV法或SR法计测的载流子浓度计算出的施主或受主的浓度可以低于表示施主或受主的元素的化学浓度。作为一例，在硅的半导体中成为施主的磷或砷的施主浓度、或者成为受主的硼(Boron)的受主浓度是它们的化学浓度的99％左右。另一方面，在硅的半导体中成为施主的氢的施主浓度是氢的化学浓度的0.1％至10％左右。本说明书中的各浓度可以是室温的值。作为一例，室温的值可以使用300K(开尔文)(大致26.9℃)的值。
图1是示出半导体装置100的一例的俯视图。在图1中示出将各部件投影到半导体基板10的上表面的位置。在图1中，仅示出半导体装置100的一部分的部件，并省略一部分的部件。
半导体装置100具备半导体基板10。半导体基板10是由半导体材料形成的基板。作为一例，半导体基板10是硅基板，但是半导体基板10的材料不限于硅。
半导体基板10在俯视下具有第一端边161和第二端边162。在本说明书中简称为俯视的情况下，是指从半导体基板10的上表面侧观察。本例的半导体基板10具有在俯视下彼此相对的1组的第一端边161。另外，本例的半导体基板10具有在俯视下彼此相对的1组的第二端边162。在图1中，第一端边161与X轴方向平行。第二端边162与Y轴方向平行。另外，Z轴与半导体基板10的上表面垂直。另外，第一端边161与后述的栅极沟槽部的延伸方向垂直。第二端边162与后述的栅极沟槽部的延伸方向平行。
在半导体基板10设置有有源部160。有源部160是在半导体装置100动作的情况下主电流沿深度方向在半导体基板10的上表面与下表面之间流通的区域。在有源部160的上方设置有发射极，但是在图1中省略。
在本例中，在有源部160设置有包括IGBT等晶体管元件的晶体管部70。在其他例中，晶体管部70和包括FWD(Free Wheel Diode：续流二极管)等二极管元件的二极管部也可以沿着半导体基板10的上表面的预定的排列方向而交替地配置。在本例中设置有一个晶体管部70，但是也可以设置有多个晶体管部70。在晶体管部70之间可以设置有P+型的阱区和/或栅极流道。
晶体管部70在与半导体基板10的下表面相接的区域具有P+型的P型集电区。另外，晶体管部70在半导体基板10的上表面侧周期性地配置有N+型的发射区、P-型的基区、N-型的漂移区、以及具有栅极导电部和栅极绝缘膜的表面MOS结构。
半导体装置100在半导体基板10的上方可以具有一个以上的焊盘。本例的半导体装置100具有栅极焊盘164。半导体装置100也可以具有阳极焊盘、阴极焊盘以及电流检测焊盘等焊盘。各焊盘配置在第一端边161的附近。第一端边161的附近是指俯视下的第一端边161与发射极之间的区域。在实际安装半导体装置100时，各焊盘可以经由引线等布线与外部的电路连接。
在栅极焊盘164施加有栅极电位。栅极焊盘164与有源部160的栅极沟槽部的导电部电连接。半导体装置100具备将栅极焊盘164与栅极沟槽部连接的栅极布线130。在图1中，在栅极布线130上标注斜线的阴影。
栅极布线130在俯视下配置在有源部160与第一端边161之间或者有源部160与第二端边162之间。本例的栅极布线130在俯视下包围有源部160。可以将在俯视下被栅极布线130包围的区域作为有源部160。另外，栅极布线130与栅极焊盘164连接。栅极布线130配置在半导体基板10的上方。栅极布线130可以是包含铝等的金属布线。栅极布线130可以与发射极分离地设置。
P型外周阱区11与栅极布线130重叠地设置。即，与栅极布线130同样地，P型外周阱区11在俯视下包围有源部160。P型外周阱区11在不与栅极布线130重叠的范围也以预定的宽度延伸而设置。P型外周阱区11是第二导电型的区域。本例的P型外周阱区11是P+型。P型外周阱区11的杂质浓度可以是5.0×1017atoms/cm3以上且5.0×1019atoms/cm3以下。P型外周阱区11的杂质浓度可以是2.0×1018atoms/cm3以上且2.0×1019atoms/cm3以下。
另外，半导体装置100可以具备：未图示的温度感测部，其是由多晶硅等形成的PN结二极管；以及未图示的电流检测部，其模拟设置在有源部160的晶体管部70的动作。温度感测部可以经由布线而与阳极焊盘和阴极焊盘连接。在设置温度感测部的情况下，优选设置在X轴方向和Y轴方向上的半导体基板10的中央。
在俯视下，本例的半导体装置100在有源部160与第一端边161之间或者有源部160与第二端边162之间具备边缘终端结构部90。本例的边缘终端结构部90配置在栅极布线130与第一端边161之间或者栅极布线130与第二端边162之间。边缘终端结构部90缓解半导体基板10的上表面侧的电场集中。边缘终端结构部90可以具备包围有源部160而设置为环状的保护环、场板和降低表面电场部中的至少一个。
图2是示出在图1的区域D中半导体基板10的上表面处的配置的比较例的图。区域D是有源部160的包括晶体管部70的区域。在图2中，半导体装置100具备设置在半导体基板10的上表面侧的内部的栅极沟槽部40、N型发射区12以及P型接触区15。在图2中示出半导体基板10的上表面处的栅极沟槽部40、N型发射区12以及P型接触区15的配置。
晶体管部70具有在排列方向上排列有多个的栅极沟槽部40。在本例中，栅极沟槽部40在半导体基板10的上表面设置于有源部160。栅极沟槽部40可以设置在P型外周阱区11。在晶体管部70中，栅极沟槽部40设置为在俯视下呈条纹状。在本例中仅排列有栅极沟槽部40，但是也可以交替地设置一个栅极沟槽部40和一个虚设沟槽部。图2中的排列方向是X轴方向。栅极沟槽部40可以沿延伸方向(Y轴方向)延伸而设置。
在排列方向上，在各栅极沟槽部40之间设置有台面部60。台面部60是指在半导体基板10的内部被沟槽部夹持的区域。即，台面部60可以设置在相邻的栅极沟槽部40之间。作为一例，台面部60的上端是半导体基板10的上表面。台面部60的下端的深度位置与沟槽部的下端的深度位置相同。本例的台面部60在半导体基板10的上表面，沿着栅极沟槽部40并在延伸方向(Y轴方向)上延伸而设置。
在各个台面部60可以设置有第一导电型的N型发射区12和第二导电型的P型接触区15中的至少一者。本例的N型发射区12是N+型，P型接触区15是P+型。N型发射区12和P型接触区15在深度方向上可以设置在P型基区与半导体基板10的上表面之间。
晶体管部70的台面部60具有在半导体基板10的上表面露出的N型发射区12。N型发射区12与栅极沟槽部40相接而设置。与栅极沟槽部40相接的台面部60可以设置有在半导体基板10的上表面露出的P型接触区15。
台面部60中的P型接触区15和N型发射区12分别从X轴方向上的一个沟槽部设置到另一个沟槽部。作为一例，台面部60的P型接触区15和N型发射区12沿着沟槽部的延伸方向(Y轴方向)交替地配置。
在图2中，将N型发射区12的Y轴方向上的宽度设为发射极宽度L1。另外，在图2中，将N型发射区12的Y轴方向上的宽度与P型接触区15的Y轴方向上的宽度之和设为间距宽度L2。发射极宽度L1作为一例是1.5μm，间距宽度L2作为一例是5.0μm。
在其他例中，台面部60的P型接触区15和N型发射区12可以沿着沟槽部的延伸方向(Y轴方向)设置为条纹状。例如在与沟槽部相接的区域设置有N型发射区12，在被N型发射区12夹持的区域设置有P型接触区15。
图3是示出在图1的区域D中层间绝缘膜38的上表面处的配置的比较例的图。图3示出与图2不同的XY面处的配置。在图3中，半导体装置100具备设置在半导体基板10的上表面侧的内部的层间绝缘膜38和金属插塞62。在图3中示出层间绝缘膜38的上表面处的金属插塞62的配置。另外，在图3中，利用虚线示出栅极沟槽部40和台面部60的配置。
层间绝缘膜38设置在半导体基板10的上方。在本例中，层间绝缘膜38设置在半导体基板10的上表面。层间绝缘膜38是包含添加有硼或磷等杂质的硅酸盐玻璃等绝缘膜、热氧化膜、以及其他绝缘膜中的至少一层的膜。层间绝缘膜38设置在栅极沟槽部40的上方。在本例中，层间绝缘膜38覆盖栅极沟槽部40。
金属插塞62形成在层间绝缘膜38。金属插塞62可以形成在设置于层间绝缘膜38的接触孔。金属插塞62将半导体基板10(台面部60)与发射极电连接。通过设置金属插塞62，从而能够降低半导体基板10与发射极之间的接触电阻。作为一例，金属插塞62由Ta、W、Mo等形成。金属插塞62设置在台面部60的上方。
图4是示出图2中的a-a截面的一例的图。a-a截面是通过N型发射区12的XZ面。本例的半导体装置100在该截面具备半导体基板10、层间绝缘膜38、发射极52、集电极24以及金属插塞62。
发射极52设置在栅极沟槽部40、N型发射区12以及P型接触区15的上方。发射极52通过接触孔54而与半导体基板10的上表面21处的N型发射区12、P型接触区15接触。
发射极52由包含金属的材料形成。例如，发射极52的至少一部分区域由铝或铝-硅合金、例如AlSi、AlSiCu等金属合金形成。发射极52可以在由铝等形成的区域的下层具有由钛和/或钛化合物等形成的阻挡金属。金属插塞62也可以在接触孔54内与阻挡金属和铝等相接。
层间绝缘膜38设置在半导体基板10的上表面21。层间绝缘膜38是包含添加有硼或磷等杂质的硅酸盐玻璃等绝缘膜、热氧化膜、以及其他绝缘膜中的至少一层的膜。在层间绝缘膜38设置有接触孔54。应予说明，也可以不设置层间绝缘膜38。在该情况下，发射极52可以与半导体基板10的上表面21相接。
发射极52设置在半导体基板10的上方。在本例中，发射极52设置在层间绝缘膜38的上方。发射极52通过层间绝缘膜38的接触孔54而与半导体基板10的上表面21接触。应予说明，在P型外周阱区11的上方也可以不设置发射极52。在P型外周阱区11的上方也可以设置有栅极布线130。
集电极24设置在半导体基板10的下表面23。集电极24与发射极52同样地由铝等金属材料形成。在本说明书中，将连结发射极52和集电极24的方向(Z轴方向)称为深度方向。
在各个台面部60设置有第二导电型的P型基区14。P型基区14可以与栅极沟槽部40相接。N型发射区12和P型接触区15设置在半导体基板10的上表面21与P型基区14之间。本例的P型基区14是P-型。即，P型基区14的掺杂浓度可以比P型接触区15的掺杂浓度低。
半导体基板10具有第一导电型的N型漂移区18。本例的N型漂移区18为N-型。即，N型漂移区18的掺杂浓度可以比N型发射区12的掺杂浓度低。N型漂移区18可以设置在P型基区14的下方。
在图4中，在台面部60，从半导体基板10的上表面21侧起依次设置有N+型的N型发射区12和P-型的P型基区14。在P型基区14的下方设置有N型漂移区18。另外，在台面部60也可以设置有N+型的蓄积区(未图示)。
N型发射区12在半导体基板10的上表面21露出。另外，N型发射区12与栅极沟槽部40相接而设置。N型发射区12可以与台面部60的两侧的沟槽部相接。N型发射区12的掺杂浓度可以比N型漂移区18的掺杂浓度高。
P型基区14设置在N型发射区12的下方。本例的P型基区14与N型发射区12相接而设置。P型基区14可以与台面部60的两侧的栅极沟槽部40相接。作为一例，P型基区14的杂质浓度的峰是2.5×1017atoms/cm3。P型基区14的杂质浓度可以是5.0×1016atoms/cm3以上且1.0×1018atoms/cm3以下。
在N型漂移区18之下可以设置有N+型的N型缓冲区20。N型缓冲区20的掺杂浓度比N型漂移区18的掺杂浓度高。N型缓冲区20可以具有掺杂浓度比N型漂移区18的掺杂浓度更高的浓度峰。浓度峰的掺杂浓度是指浓度峰的顶点处的掺杂浓度。另外，N型漂移区18的掺杂浓度可以使用掺杂浓度分布大致平坦的区域处的掺杂浓度的平均值。
N型缓冲区20可以通过离子注入氢(质子)或磷等N型掺杂剂而形成。本例的N型缓冲区20通过离子注入氢而形成。N型缓冲区20可以作为防止从P型基区14的下端扩展的耗尽层到达P+型的P型集电区22的场截止层而起作用。
在N型缓冲区20之下设置有P+型的P型集电区22。P型集电区22的受主浓度比P型基区14的受主浓度高。P型集电区22可以包含与P型基区14相同的受主，也可以包含不同的受主。P型集电区22的受主例如是硼。成为受主的元素不限于上述例子。
P型集电区22在半导体基板10的下表面23露出，并与集电极24连接。集电极24可以与半导体基板10的整个下表面23接触。发射极52和集电极24由铝等金属材料形成。
在半导体基板10的上表面21侧设置有一个以上的栅极沟槽部40。在本例中，在半导体基板10的上表面21侧设置有多个栅极沟槽部40。在本例中，各栅极沟槽部40从半导体基板10的上表面21贯通P型基区14而到达N型漂移区18。在设置有N型发射区12和P型接触区15中的至少任一者的区域中，各栅极沟槽部40也贯通这些掺杂区域而到达N型漂移区18。沟槽部贯通掺杂区域并不限于以形成掺杂区域之后形成沟槽部的顺序进行制造。在形成沟槽部之后在沟槽部之间形成掺杂区的情况也包含在沟槽部贯通掺杂区域的情况中。
栅极沟槽部40具有设置在半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极导电部44由作为导电材料的多晶硅形成。栅极导电部44可以由与栅极流道相同的材料形成。栅极绝缘膜42覆盖栅极沟槽的内壁而设置。可以将栅极沟槽的内壁的半导体氧化或氮化而形成栅极绝缘膜42。在图4中，栅极导电部44在栅极沟槽的内部设置在比栅极绝缘膜42更靠内侧的位置。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。
栅极沟槽部40内的栅极导电部44在深度方向上可以设置得比P型基区14更长。该截面处的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38覆盖。栅极导电部44与栅极布线130电连接。若对栅极导电部44施加预定的栅极电压，则在P型基区14中的与栅极沟槽部40相接的界面的表层形成有由电子的反型层形成的沟道。
本例的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38覆盖。应予说明，栅极沟槽部40的底部可以是向下侧凸起的曲面状(在截面中为曲线状)。
在发射极52的上表面也可以设置有保护膜(未图示)。通过在发射极52的上表面设置保护膜，从而能够保护电极。保护膜也可以被图案化地设置。作为一例，保护膜是聚酰亚胺膜。
图5是示出图2中的b-b截面的一例的图。b-b截面是通过P型接触区15的XZ面。本例的半导体装置100在该截面具备半导体基板10、层间绝缘膜38、发射极52、集电极24以及金属插塞62。
在本例中，P型接触区15在半导体基板10的上表面21露出。另外，在本例中，在台面部60，从半导体基板10的上表面21侧起依次设置有P+型的P型接触区15和P-型的P型基区14。在P型基区14的下方设置有N型漂移区18。
图6是示出图4的c-c线处的掺杂浓度分布的一例的图。c-c线可以是台面部60的X轴方向上的中央处的位置。在图6中示出N型发射区12、P型基区14以及N型漂移区18的掺杂浓度分布。
在台面部60的中央，N型发射区12的掺杂浓度可以比P型基区14的掺杂浓度高。N型发射区12可以具有掺杂浓度比P型基区14的掺杂浓度更高的浓度峰。
在台面部60的中央，P型基区14的掺杂浓度可以比N型漂移区18的掺杂浓度高。P型基区14可以具有掺杂浓度比N型漂移区18的掺杂浓度更高的浓度峰。
如以上说明的那样，半导体装置100的晶体管部70在半导体基板10的上表面21侧周期性地配置有表面MOS结构，该表面MOS结构具有N+型的N型发射区12、P-型的P型基区14、N-型的N型漂移区18、栅极导电部44以及栅极绝缘膜42。IGBT通过表面MOS结构的电流饱和功能而具有电流限制功能。因此，具有在对半导体装置100同时施加电流、电压的短路状态下，也能够在一定时间后非破坏性地切断的短路耐量特性。在进行了微细化的IGBT中，若将全部单元设为表面MOS结构，则饱和电流变得非常大，因此如图2所示，采用间隔剔除N+型的N型发射区12并取而代之地设置P+型的P型接触区15的间隔剔除发射极结构(或重复结构)。通过设为间隔剔除发射极结构，能够调整导通电压和饱和电流。
表面MOS结构的电流饱和特性使用半导体装置100的参数，通常由下述数式1来表示。在此，Isat表示饱和电流，Z表示N型发射区12的总发射极宽度，μn表示电子的迁移率，Cox表示栅极氧化膜电容，Lch表示沟道长度，Vge表示栅极发射极间电压，Vth表示阈值。总发射极宽度Z可以是Y轴方向上的发射极宽度的总和。
【数式1】
另外，表面MOS结构的沟道电阻Rch通常由下述数式2来表示。若对数式1和数式2进行比较，则在使饱和电流Isat变小时沟道电阻Rch变大，另外，在使饱和电流Isat变大时沟道电阻Rch变小。即，已知成为若为了提高半导体装置100的短路耐量而减小饱和电流，则使导通电压上升这样的折衷的关系。在间隔剔除发射极结构中，N型发射区12稀疏地形成在台面部60，因此向N型漂移区18的电子电流的供给也变得稀疏，电流的流动变得不均匀，导致导通电压上升。
【数式2】
图7是示出实施例的半导体装置200的图。在图7中示出半导体基板10的上表面21处的配置。在图7中，与图2的不同点在于，N型发射区12的Y轴方向上的宽度是发射极宽度L3，N型发射区12的Y轴方向上的宽度与P型接触区15的Y轴方向上的宽度之和是间距宽度L4。图7的除此以外的结构可以与图2相同。
图8是示出实施例的半导体装置200的图。在图8中示出层间绝缘膜38的上表面处的配置。图8示出与图7不同的XY面上的配置。图8的结构可以与图3相同。
图9是示出图7中的d-d截面的一例的图。d-d截面是通过N型发射区12的XZ面。在图9中，与图4的不同点在于，设置有低浓度N型发射区13。图9的除此以外的结构可以与图4相同。
低浓度N型发射区13在半导体基板10的深度方向上设置在发射极52与P型基区14之间。在本例中，低浓度N型发射区13设置在N型发射区12。将比低浓度N型发射区13更靠下方的N型发射区12设为N型发射区12-1，将比低浓度N型发射区13更靠上方的N型发射区12设为N型发射区12-2。N型发射区12-1是第一高浓度发射区的一例。N型发射区12-2是第二高浓度发射区的一例。应予说明，也可以设为N型发射区12具有低浓度N型发射区13。N型发射区12也可以具有N型发射区12-1、N型发射区12-2以及低浓度N型发射区13。
在本例中，低浓度N型发射区13的电阻比N型发射区12-1和N型发射区12-2的电阻高。在台面部60的中央，低浓度N型发射区13的掺杂浓度可以比N型发射区12-1和N型发射区12-2的掺杂浓度低。本例的低浓度N型发射区13是N型。低浓度N型发射区13也可以是N-型。低浓度N型发射区13是高电阻部的一例。
图10是示出图7中的e-e截面的一例的图。e-e截面是通过P型接触区15的XZ面。图10的结构可以与图5相同。
图11是示出图9的f-f线处的掺杂浓度分布的一例的图。f-f线可以是X轴方向上的台面部60的中央处的位置。在图11中示出N型发射区12-2、低浓度N型发射区13、N型发射区12-1、P型基区14以及N型漂移区18的掺杂浓度分布。
在台面部60的中央，N型发射区12-1的掺杂浓度可以比低浓度N型发射区13的掺杂浓度高。N型发射区12-1可以具有掺杂浓度比低浓度N型发射区13的掺杂浓度更高的浓度峰。在台面部60的中央，N型发射区12-2的掺杂浓度可以比低浓度N型发射区13的掺杂浓度高。发射区12-2可以具有掺杂浓度比低浓度N型发射区13的掺杂浓度更高的浓度峰。
另外，在本例中，在台面部60的中央，低浓度N型发射区13的掺杂浓度比P型基区14的掺杂浓度高。低浓度N型发射区13可以具有掺杂浓度比P型基区14更高的浓度峰。
图12是说明低浓度N型发射区13的效果的图。在图12中，将小电流I1设为比额定电流小的电流，将大电流I2设为饱和电流程度的大电流。另外，将低浓度N型发射区13的电阻设为R1。应予说明，在图12中省略了层间绝缘膜38、金属插塞62。
在设置了低浓度N型发射区13的情况下，N型发射区12-1的电位根据流过低浓度N型发射区13的电流、低浓度N型发射区13的电阻R1而变化。在流过大电流I2的情况下，N型发射区12-1的电位大幅度上升。另一方面，在流过小电流I1的情况下，N型发射区12-1的电位仅稍微上升。由于使表面MOS结构驱动的栅极电压Vge为恒定，因此在大电流区中施加于栅极绝缘膜42的电位差Vge-eff变小。另一方面，在小电流区中施加于栅极绝缘膜42的电位差Vge-eff相对地变大。因此，能够大幅度抑制饱和电流。
如上所述，在本例中，半导体装置200具备作为高电阻部而起作用的低浓度N型发射区13。由于设置有低浓度N型发射区13，所以能够降低饱和电流，通过增大总发射极宽度Z而能够调整降低后的限制电流值。因此，能够在小电流区中以大的栅极电压/发射极电压差进行驱动，并在大电流区中以小的栅极电压/发射极电压差进行驱动，能够实现低导通电压且低饱和电压的半导体装置200的特性。
在本例中，发射极宽度L3作为一例是1.5μm，间距宽度L4作为一例是3.5μm。因此，与半导体装置100相比，半导体装置200能够使总发射极宽度Z增大，并能够实现比数式2低的导通电压。
栅极导电部44可以设置在半导体基板10的深度方向上比设置有低浓度N型发射区13的位置更靠下侧的位置。栅极导电部44设置在半导体基板10的深度方向上比设置有低浓度N型发射区13的位置更靠下侧的位置可以是例如栅极导电部44的上端43在半导体基板10的深度方向上的位置被设置在半导体基板10的深度方向上设置有N型发射区12-1的位置的情况。栅极导电部44设置在半导体基板10的深度方向上比设置有低浓度N型发射区13的位置更靠下侧的位置可以是栅极导电部44的上端43在半导体基板10的深度方向上的位置被设置在比低浓度N型发射区13的下端19更靠下侧的位置的情况。由于栅极导电部44设置在半导体基板10的深度方向上比设置有低浓度N型发射区13的位置更靠下侧的位置，所以防止低浓度N型发射区13成为载流子蓄积层，并且使低浓度N型发射区13更容易作为高电阻部而起作用。应予说明，在其他图中，栅极导电部44也可以设置在半导体基板10的深度方向上比设置有低浓度N型发射区13的位置更靠下侧的位置。
图13是说明半导体装置200的制造方法的流程的一例的图。半导体装置200的制造方法具备栅极沟槽部形成阶段S101、基区形成阶段S102、接触区形成阶段S103、第一高浓度发射区形成阶段S104、低浓度发射区形成阶段S105以及第二高浓度发射区形成阶段S106。
在栅极沟槽部形成阶段S101中，在半导体基板10的上表面21形成栅极沟槽部40。在栅极沟槽部形成阶段S101中，首先，在半导体基板10的上表面21设置栅极沟槽。栅极沟槽可以通过蚀刻等公知的方法而形成。之后，在栅极沟槽的内部形成栅极绝缘膜42和栅极导电部44。栅极绝缘膜42可以通过利用公知的方法将半导体基板10氧化而形成。栅极导电部44可以通过利用CVD法(Chemical Vapor Deposition：气相沉积法)等公知的方法对多晶硅等进行成膜而形成。在栅极沟槽部形成阶段S101之后，可以实施筛选氧化。
在基区形成阶段S102中，在台面部60形成P型基区14。作为一例，P型基区14通过离子注入硼而形成。在本例中，为了降低表面附近的硼浓度，P型基区14通过以高加速电压对硼进行离子注入而形成。在离子注入后，为了使P型基区14活化，可以实施热处理。
在接触区形成阶段S103中，在台面部60选择性地形成P型接触区15。因此，在接触区形成阶段S103中实施光刻，使抗蚀剂图案化。作为一例，P型接触区15可以通过离子注入硼而形成。在本例中，由于利用高浓度的P型层从P型基区14连接到半导体基板10的上表面21，所以P型接触区15通过以高加速电压对硼进行多级离子注入而形成。
在第一高浓度发射区形成阶段S104中，在台面部60选择性地形成N型发射区12-1。因此，在第一高浓度发射区形成阶段S104中可以实施光刻，使抗蚀剂图案化。在第一高浓度发射区形成阶段S104中形成的抗蚀剂可以残留到第二高浓度发射区形成阶段S106为止。作为一例，N型发射区12-1通过离子注入磷而形成。
在低浓度发射区形成阶段S105中，在台面部60选择性地形成低浓度N型发射区13。作为一例，低浓度N型发射区13通过离子注入磷而形成。
在第二高浓度发射区形成阶段S106中，在台面部60选择性地形成N型发射区12-2。作为一例，N型发射区12-2通过离子注入砷而形成。在离子注入后，可以去除抗蚀剂。在第二高浓度发射区形成阶段S106之后，为了使P型接触区15、N型发射区12-1、N型发射区12-2、低浓度N型发射区13活化而实施热处理。
图14是示出图9的f-f线处的掺杂浓度分布的其他例的图。f-f线可以是台面部60的X轴方向上的中央处的位置。在图14中示出N型发射区12-2、低浓度N型发射区13、N型发射区12-1、P型基区14以及N型漂移区18的掺杂浓度分布。
在台面部60的中央，N型发射区12-1的掺杂浓度可以比低浓度N型发射区13的掺杂浓度高。N型发射区12-1可以具有掺杂浓度比低浓度N型发射区13的掺杂浓度更高的浓度峰。在台面部60的中央，N型发射区12-2的掺杂浓度可以比低浓度N型发射区13的掺杂浓度高。N型发射区12-2可以具有掺杂浓度比低浓度N型发射区13的掺杂浓度更高的浓度峰。
另外，在本例中，在台面部60的中央，低浓度N型发射区13的掺杂浓度比P型基区14的掺杂浓度低。低浓度N型发射区13可以具有掺杂浓度比P型基区14的掺杂浓度更低的浓度峰。
低浓度N型发射区13的掺杂浓度可以为P型基区14的掺杂浓度以下。在本例中，在台面部60的中央，低浓度N型发射区13的掺杂浓度比P型基区14的掺杂浓度低。P型基区14可以具有掺杂浓度比低浓度N型发射区13的掺杂浓度更高的浓度峰。在这样的结构中，也能够实现低导通电压且低饱和电压的半导体装置200的特性。
图15是示出图9的g-g线处的掺杂浓度分布的一例的图。g-g线可以是低浓度N型发射区13的深度方向上的中央。另外，将X轴方向上的台面部60的中央设为中央C。在图15中示出从栅极绝缘膜42到相邻的栅极绝缘膜42为止的低浓度N型发射区13的掺杂浓度分布。
在本例中，与栅极沟槽部40(栅极绝缘膜42)相接的位置的低浓度N型发射区13的掺杂浓度比台面部60的中央C的低浓度N型发射区13的掺杂浓度低。g-g线处的掺杂浓度分布可以在中央C具有浓度峰。
图16是示出图9的g-g线处的掺杂浓度分布的其他例的图。在图16中示出从栅极绝缘膜42到相邻的栅极绝缘膜42为止的低浓度N型发射区13的掺杂浓度分布。
在本例中，与栅极沟槽部40(栅极绝缘膜42)相接的位置的低浓度N型发射区13的掺杂浓度比台面部60的中央C的低浓度N型发射区13的掺杂浓度高。g-g线处的掺杂浓度分布可以在与栅极沟槽部40相接的位置具有浓度峰。通过使与栅极沟槽部40相接的位置的低浓度N型发射区13的掺杂浓度变高，从而能够增大低浓度N型发射区13的电阻。应予说明，为了使与栅极沟槽部40相接的位置的低浓度N型发射区13的掺杂浓度变高，优选倾斜地进行离子注入。
图17是示出其他实施例的半导体装置300的图。在图17中示出半导体基板10的上表面21处的配置。图17的半导体装置300与图7的半导体装置200的不同点在于，具备金属插塞64和P型扩散区16。图17的除此以外的结构可以与图7相同。
图18是示出其他实施例的半导体装置300的图。在图18中示出层间绝缘膜38的上表面处的配置。图18的半导体装置300与图8的半导体装置200的不同点在于，具备金属插塞64来代替金属插塞62。图18的除此以外的结构可以与图8相同。
图19是示出图17中的h-h截面的一例的图。h-h截面是通过N型发射区12的XZ面。图19的半导体装置300与图9的半导体装置200的不同点在于，具备金属插塞64和P型扩散区16。图19的除此以外的结构可以与图9相同。
在本例中，金属插塞64设置在半导体基板10的内部。金属插塞64可以设置在沟槽的内部，该沟槽设置在半导体基板10的台面部60。另外，与金属插塞62同样地，金属插塞64设置于层间绝缘膜38。金属插塞64可以形成在设置于层间绝缘膜38的接触孔54。通过设置金属插塞64，能够降低半导体基板10与发射极52之间的接触电阻。作为一例，金属插塞64由Ta、W、Mo等形成。
在本例中，在金属插塞64的下方设置有P型扩散区16。P型扩散区16可以设置在P型基区14与金属插塞64之间。P型扩散区16可以设置在半导体基板10的上表面21。P型扩散区16可以设置为不与栅极沟槽部40相接。作为一例，P型扩散区16是P+型。通过设置P型扩散区16，从而能够在使半导体装置100关断时使从下表面23侧朝向N型发射区12的空穴经由P型扩散区16而流向金属插塞64。由此，能够降低供空穴通过的路径的电阻，并能够抑制闩锁效应。另外，金属插塞64与发射极52接触，能够提高破坏耐量。
图20是示出图17中的i-i截面的一例的图。i-i截面是通过P型接触区15的XZ面。图20的半导体装置300与图10的半导体装置200的不同点在于，具备金属插塞64和P型扩散区16。图20的除此以外的结构可以与图10相同。在通过P型接触区15的截面，也可以设置有金属插塞64和P型扩散区16。
图21是示出图19的j-j线处的掺杂浓度分布的一例的图。在图21中示出P型扩散区16、P型基区14以及N型漂移区18的掺杂浓度分布。
在本例中，P型扩散区16的掺杂浓度比P型基区14的掺杂浓度高。P型扩散区16可以具有掺杂浓度比P型基区14的掺杂浓度更高的浓度峰。为了形成P型扩散区16，优选倾斜地进行离子注入。
图22是示出其他实施例的半导体装置400的图。在图22中示出半导体基板10的上表面21处的配置。在图22中，与图2的半导体装置100的不同点在于，N型发射区12的Y轴方向上的宽度是发射极宽度L3，N型发射区12的Y轴方向上的宽度与P型接触区15的Y轴方向上的宽度之和是间距宽度L4。另外，图22的半导体装置400与图2的半导体装置100的不同点在于，具备多晶硅电阻部66来代替层间绝缘膜38、金属插塞62。图22的除这些以外的结构可以与图2相同。在图22中，利用粗虚线来表示半导体基板10的上表面21处的多晶硅电阻部66的配置。
图23是示出图22中的k-k截面的一例的图。k-k截面是通过N型发射区12的XZ面。图23的半导体装置400与图4的不同点在于，具备多晶硅电阻部66来代替层间绝缘膜38、金属插塞62。图23的除此以外的结构可以与图4相同。
多晶硅电阻部66在半导体基板10的深度方向上设置于发射极52与P型基区14之间。在本例中，多晶硅电阻部66的至少一部分设置在半导体基板10的上方。多晶硅电阻部66的至少一部分可以设置在半导体基板10的上表面21。在图23中，整个多晶硅电阻部66设置在半导体基板10的上表面21。多晶硅电阻部66可以设置在N型发射区12的上方。多晶硅电阻部66可以覆盖N型发射区12。
在本例中，多晶硅电阻部66的电阻比N型发射区12的电阻高。因此，多晶硅电阻部66是高电阻部的一例。栅极导电部44可以设置在半导体基板10的深度方向上比设置有多晶硅电阻部66的位置更靠下侧的位置。在本例中，多晶硅电阻部66设置在栅极导电部44的上方。应予说明，为了降低与发射极52的接触电阻，优选在多晶硅电阻部66的表面注入砷。
图24是示出图22中的l-l截面的一例的图。l-l截面是通过P型接触区15的XZ面。图10的结构可以与图5相同。即，在该截面，半导体装置300不具备多晶硅电阻部66。
图25是说明多晶硅电阻部66的效果的图。在图25中，将小电流I1设为比额定电流小的电流，将大电流I2设为饱和电流程度的大电流。另外，将多晶硅电阻部66的电阻设为R2。
在设置有多晶硅电阻部66的情况下，N型发射区12-1的电位根据流过多晶硅电阻部66的电流、多晶硅电阻部66的电阻R2而变化。在流过大电流I2的情况下，N型发射区12-1大幅度上升。另一方面，在流过小电流I1的情况下，N型发射区12-1的电位仅稍微上升。由于使表面MOS结构驱动的栅极电压Vge为恒定，因此在大电流区中施加于栅极绝缘膜42的电位差Vge-eff变小。另一方面，在小电流区中施加于栅极绝缘膜42的电位差Vge-eff相对地变大。因此，能够大幅度抑制饱和电流。
如上所述，在本例中，半导体装置400具备作为高电阻部而起作用的多晶硅电阻部66。由于设置有多晶硅电阻部66，所以能够降低饱和电流，通过使总发射极宽度Z增大，能够调整降低后的限制电流值。因此，能够在小电流区中以大的栅极电压/发射极电压差进行驱动，并在大电流区中以小的栅极电压/发射极电压差进行驱动，能够实现低导通电压且低饱和电压的半导体装置200的特性。
在本例中，发射极宽度L3作为一例是1.5μm，间距宽度L4作为一例是3.5μm。因此，与半导体装置100相比，半导体装置200能够使总发射极宽度Z增大，并能够实现比数式2低的导通电压。
在图22中，多晶硅电阻部66在俯视下覆盖N型发射区12。多晶硅电阻部66通过覆盖N型发射区12而能够防止多晶硅电阻部66与发射极52直接连接。
另外，多晶硅电阻部66在俯视下可以覆盖P型接触区15的至少一部分。多晶硅电阻部66在俯视下可以不覆盖P型接触区15的至少一部分。不被多晶硅电阻部66覆盖的P型接触区15可以与发射极52相接。因此，多晶硅电阻部66和发射极52交替地与半导体基板10的上表面21相接。在本例中，多晶硅电阻部66和发射极52在延伸方向上交替地与半导体基板10的上表面21相接。通过设为这样的结构，能够实现低导通电压，并且能够实现P型接触区15的功能。应予说明，作为一例，在俯视下覆盖P型接触区15的端部的宽度L5是0.5μm。
图26是示出其他实施例的半导体装置500的图。在图26中示出半导体基板10的上表面21处的配置。图26的半导体装置500的N型发射区12和多晶硅电阻部66的配置与图22的半导体装置400不同。图26的除此以外的结构可以与图22相同。应予说明，图26中的n-n截面可以与图24所示的半导体装置400的l-l截面相同。
图27是示出图26中的m-m截面的一例的图。m-m截面是通过N型发射区12的XZ面。图27的半导体装置500的N型发射区12和多晶硅电阻部66的配置与图23的半导体装置400不同。图27的除此以外的结构可以与图23相同。
在本例中，在一个台面部60(台面部60-1)没有设置N型发射区12。因此，多晶硅电阻部66可以不设置在台面部60-1的上方。多晶硅电阻部66可以设置于在排列方向上夹着台面部60-1的两个栅极沟槽部40(栅极沟槽部40-1)的上方。多晶硅电阻部66可以从栅极沟槽部40-1的排列方向上的与台面部60-1相反一侧的端部起设置到栅极沟槽部40-1的排列方向上的中央为止。在没有设置多晶硅电阻部66的部位可以配置发射极52。
图28是示出其他实施例的半导体装置600的图。在图28中示出半导体基板10的上表面21处的配置。在图28中，与图2的半导体装置100的不同点在于，N型发射区12的Y轴方向上的宽度是发射极宽度L3，N型发射区12的Y轴方向上的宽度与P型接触区15的Y轴方向上的宽度之和是间距宽度L4。另外，图28的半导体装置600与图2的半导体装置100的不同点在于，具备多晶硅电阻部66。图28的除这些以外的结构可以与图2相同。在图28中，利用粗虚线来表示半导体基板10的上表面21处的多晶硅电阻部66的配置。应予说明，图28中的p-p截面可以与图5所示的半导体装置100的b-b截面相同。
图29是示出其他实施例的半导体装置600的图。在图29中示出层间绝缘膜38的上表面处的配置。图29示出与图28不同的XY面上的配置。图29的半导体装置600与图3的半导体装置100的不同点在于，具备多晶硅电阻部66。图29的除此以外的结构可以与图3相同。
图30是示出图28中的o-o截面的一例的图。o-o截面是通过N型发射区12的XZ面。图30的半导体装置600与图4的半导体装置100的不同点在于，设置多晶硅电阻部66来代替金属插塞62。图30的除此以外的结构可以与图4相同。
在本例中，多晶硅电阻部66设置在层间绝缘膜38。多晶硅电阻部66可以形成在设置于层间绝缘膜38的接触孔54。多晶硅电阻部66将半导体基板10(台面部60)与发射极52电连接。
在图28中，多晶硅电阻部66在俯视时覆盖N型发射区12的至少一部分。在本例中，半导体装置600具备层间绝缘膜38，因此多晶硅电阻部66在俯视时可以不覆盖整个N型发射区12。
另外，多晶硅电阻部66在俯视时可以覆盖P型接触区15的至少一部分。多晶硅电阻部66在俯视下可以不覆盖P型接触区15的至少一部分。不被多晶硅电阻部66覆盖的P型接触区15可以与形成于接触孔54的金属插塞62相接。金属插塞62可以设置在P型接触区15的上方。金属插塞62可以不设置在N型发射区12的上方。因此，多晶硅电阻部66和金属插塞62交替地与半导体基板10的上表面21相接。在本例中，多晶硅电阻部66和金属插塞62在延伸方向上交替地与半导体基板10的上表面21相接。通过设为这样的结构，从而能够实现低导通电压，并且能够实现P型接触区15的功能。
图31是示出其他实施例的半导体装置700的图。在图31中示出半导体基板10的上表面21处的配置。图31的半导体装置700的N型发射区12和多晶硅电阻部66的配置与图28的半导体装置600不同。图31的除此以外的结构可以与图28相同。应予说明，图31中的r-r截面可以与图5所示的半导体装置100的b-b截面相同。
图32是示出其他实施例的半导体装置700的图。在图32中示出层间绝缘膜38的上表面处的配置。图32示出与图31不同的XY面上的配置。图32的半导体装置700的多晶硅电阻部66的配置与图29的半导体装置600不同。图32的除此以外的结构可以与图29相同。
图33是示出图31中的q-q截面的一例的图。q-q截面是通过N型发射区12的XZ面。图33的半导体装置700的N型发射区12和多晶硅电阻部66的配置与图30的半导体装置600不同。图33的除此以外的结构可以与图30相同。
在本例中，在一个台面部60(台面部60-1)没有设置N型发射区12。因此，多晶硅电阻部66可以不设置在台面部60-1的上方。在台面部60-1的上方可以设置有金属插塞62。
图34是示出其他实施例的半导体装置800的图。在图34中示出半导体基板10的上表面21处的配置。图34的结构可以与图28相同。应予说明，图34中的t-t截面可以与图5所示的半导体装置100的b-b截面相同。在图34中，将形成于接触孔54的多晶硅电阻部66设为多晶硅电阻部66-1。
图35是示出其他实施例的半导体装置800的图。在图35中示出层间绝缘膜38的上表面处的配置。图35示出与图34不同的XY面上的配置。图35的半导体装置800与图29的半导体装置600的不同点在于，多晶硅电阻部66设置在比层间绝缘膜38更靠上侧的位置。图35的除此以外的结构可以与图29相同。在图35中，将设置于比层间绝缘膜38更靠上侧的多晶硅电阻部66设为多晶硅电阻部66-2，并利用粗虚线来表示多晶硅电阻部66-2的配置。在本说明书中，设置于上侧是指在半导体基板10的深度方向上配置在上侧的位置。
图36是示出图34中的s-s截面的一例的图。s-s截面是通过N型发射区12的XZ面。图36的半导体装置800与图30的半导体装置600的不同点在于，多晶硅电阻部66-2设置在比层间绝缘膜38更靠上侧的位置。图36的除此以外的结构可以与图30相同。另外，在图36中利用虚线来表示多晶硅电阻部66-1与多晶硅电阻部66-2之间的边界。
在本例中，多晶硅电阻部66-2设置在比层间绝缘膜38更靠上侧的位置。通过设置多晶硅电阻部66-2，从而能够在不改变接触孔54的深度和金属插塞62的深度的情况下调整多晶硅电阻部66的电阻。
图37是示出其他实施例的半导体装置1100的图。在图37中示出半导体基板10的上表面21处的配置。在图37中，与图28的半导体装置600的不同点在于，多晶硅电阻部66仅设置在N型发射区12的上方。图37的除此以外的结构可以与图28相同。另外，与图28同样地，在图37中，金属插塞62仅设置在P型接触区15的上方。在图37中，利用粗虚线来表示半导体基板10的上表面21处的多晶硅电阻部66和金属插塞62的配置。应予说明，图37中的u-u截面可以与图30所示的半导体装置600的o-o截面相同。应予说明，图37中的v-v截面可以与图5所示的半导体装置100的b-b截面相同。
图38是示出其他实施例的半导体装置1100的图。在图38中示出层间绝缘膜38的上表面处的配置。图38示出与图37不同的XY面上的配置。在本例中，在延伸方向(Y轴方向)上的多晶硅电阻部66与金属插塞62之间可以设置层间绝缘膜38。即使采用这样的结构，也能够实现低导通电压，并且能够实现P型接触区15的功能。
图39是示出图7中的d-d截面的其他例的图。d-d截面是通过N型发射区12的XZ面。在图39中，与图9的不同点在于，设置有高浓度P型基区17。图39的除此以外的结构可以与图9相同。高浓度P型基区17可以设置在P型基区14的下方。P型基区14是低浓度基区的一例。
图40是示出图39的u-u线处的掺杂浓度分布的一例的图。u-u线可以是台面部60的X轴方向上的中央处的位置。在图40中示出N型发射区12-2、低浓度N型发射区13、N型发射区12-1、P型基区14、高浓度P型基区17以及N型漂移区18的掺杂浓度分布。
在本例中，在台面部60的中央，高浓度P型基区17的掺杂浓度比P型基区14的掺杂浓度高。本例的高浓度P型基区17是P+型。高浓度P型基区17可以具有掺杂浓度比P型基区14的掺杂浓度更高的浓度峰。另外，在台面部60的中央，高浓度P型基区17的掺杂浓度可以比低浓度N型发射区13的掺杂浓度高。高浓度P型基区17可以具有掺杂浓度比低浓度N型发射极区13的掺杂浓度更高的浓度峰。即使设置高浓度P型基区17，也能够实现低导通电压且低饱和电压的半导体装置200的特性。应予说明，在高浓度P型基区17与P型基区14之间的边界可以有峰。
图41是示出低浓度N型发射区13的杂质浓度与接触-发射极比率之间的关系的图。接触-发射极比率是指P型接触区15与N型发射区12的比率。在图7的例子中，接触-发射极比率为(L4-L3)/L3＝2.0μm/1.5μm≈1.33。在图41中，在使低浓度N型发射区13的杂质浓度变化的情况下，计算饱和电流成为同等的接触-发射极比率。
在图41中，通过将低浓度N型发射区13的杂质浓度设为3.0×1018cm-3以下的程度，能够使接触-发射极比率减小。因此，能够使总发射极宽度Z增大，并能够实现比数式2低的导通电压。应予说明，优选将低浓度N型发射区13的最低浓度的部分设为3.0×1018cm-3以下。
图42是示出其他实施例的半导体装置900的图。图42是通过N型发射区12-2的XZ面。在图42中仅示出台面部60与栅极沟槽部40的附近。应予说明，在图42中，对与其他图共同的符号省略说明。在图42中，利用粗线来表示在对栅极导电部44施加了正电压的情况下形成于低浓度N型发射区13的N型蓄积层。另外，在图42中，利用粗虚线来表示在对栅极导电部44施加了正电压的情况下形成于P型基区14的N型反型层。另外，在图42中，利用粗线来表示在对栅极导电部44施加了正电压的情况下形成于N型漂移区18的N型蓄积层。
在本例中，低浓度N型发射区13与P型基区14接触。即，在图42中，与图9等的不同点在于，不设置N型发射区12-1。即使采用这样的结构，也能够降低饱和电流。
在半导体装置900中，栅极导电部44的上端43的半导体基板10的深度方向上的位置被设置在低浓度N型发射区13内。在该情况下，在对栅极导电部44施加了正电压的情况下形成于低浓度N型发射区13的N型蓄积层变短，因此低浓度N型发射区13作为电阻的功能变大。
图43是示出其他实施例的半导体装置1000的图。图43是通过N型发射区12-2的XZ面。在图43中仅示出台面部60和栅极沟槽部40的附近。应予说明，在图43中，对与图42共同的符号省略说明。
在半导体装置1000中，栅极导电部44的上端43的半导体基板10的深度方向上的位置被设置在N型发射区12-2内。在该情况下，在对栅极导电部44施加了正电压的情况下形成于低浓度N型发射区13的N型蓄积层变长，因此能够抑制饱和电流的偏差。
图44是示出大电流区中的I-V特性的图。在图44中，利用实线来表示半导体装置100，利用虚线来表示半导体装置200。半导体装置200通过调整总发射极宽度Z，从而调整为与半导体装置100相同程度的饱和电流。
图45是示出额定电流区中的I-V特性的图。在图45中，利用实线来表示半导体装置100，利用虚线来表示半导体装置200。与半导体装置100相比，半导体装置200使总发射极宽度Z增大，因此导通电压降低。
以上，虽然利用实施方式对本发明进行了说明，但是本发明的技术范围不限于上述实施方式所记载的范围。对本领域技术人员来说，能够对上述实施方式施加各种变更或改良是显而易见的。根据权利要求书的记载可知，施加了这样的变更或改良的方式也能够包括在本发明的技术范围内。
应当注意，权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，未在后续处理中使用之前的处理结果，则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接着”等进行了说明，也并不意味着必须以这一顺序来实施。

Claims (13)

1.一种半导体装置，其特征在于，具备：
半导体基板；
多个栅极沟槽部，其设置在所述半导体基板的上表面，并沿延伸方向而延伸；
发射极，其设置在所述半导体基板的上方；
台面部，其设置在所述多个栅极沟槽部中的彼此相邻的栅极沟槽部之间；
第一导电型的发射区，其设置在所述台面部的上表面，并与所述栅极沟槽部相接；
第二导电型的接触区，其设置在所述台面部的上表面；
第二导电型的基区，其在所述半导体基板设置在所述发射区和所述接触区的下方，并与所述栅极沟槽部相接，且掺杂浓度比所述接触区的掺杂浓度低；
第一导电型的漂移区，其在所述半导体基板设置在所述基区的下方，并且掺杂浓度比所述发射区的掺杂浓度低；以及
高电阻部，其在所述半导体基板的深度方向上设置在所述发射极与所述基区之间，并且电阻比所述发射区的电阻高，
所述发射区和所述接触区在所述延伸方向上交替地配置。
2.根据权利要求1所述的半导体装置，其特征在于，
所述栅极沟槽部具有栅极导电部，
所述栅极导电部设置在所述半导体基板的深度方向上比设置有所述高电阻部的位置更靠下侧的位置。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述发射区具有第一高浓度发射区，
所述高电阻部是设置在所述第一高浓度发射区的上方，并且掺杂浓度比第一高浓度发射区的掺杂浓度低的低浓度发射区。
4.根据权利要求3所述的半导体装置，其特征在于，
所述发射区还具有第二高浓度发射区，该第二高浓度发射区设置在所述低浓度发射区的上方，并且掺杂浓度比所述低浓度发射区的掺杂浓度高。
5.根据权利要求3或4所述的半导体装置，其特征在于，
所述低浓度发射区的掺杂浓度为所述基区的掺杂浓度以上。
6.根据权利要求3或4所述的半导体装置，其特征在于，
所述低浓度发射区的掺杂浓度为所述基区的掺杂浓度以下。
7.根据权利要求3至6中任一项所述的半导体装置，其特征在于，
所述低浓度发射区的与所述栅极沟槽部相接的位置处的掺杂浓度比所述低浓度发射区的所述台面部的中央处的掺杂浓度高。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
所述基区具有：
低浓度基区；以及
高浓度基区，其设置在所述低浓度基区的下方，并且掺杂浓度比所述低浓度基区的掺杂浓度高。
9.一种半导体装置，其特征在于，具备：
半导体基板；
多个栅极沟槽部，其设置在所述半导体基板的上表面，并沿延伸方向而延伸；
发射极，其设置在所述半导体基板的上方；
台面部，其设置在所述多个栅极沟槽部中的彼此相邻的栅极沟槽部之间；
第一导电型的发射区，其设置在所述台面部的上表面，并与所述栅极沟槽部相接；
第二导电型的接触区，其设置在所述台面部的上表面；
第二导电型的基区，其在所述半导体基板设置在所述发射区和所述接触区的下方，并与所述栅极沟槽部相接，且掺杂浓度比所述接触区的掺杂浓度低；
第一导电型的漂移区，其在所述半导体基板设置在所述基区的下方，并且掺杂浓度比所述发射区的掺杂浓度低；以及
多晶硅电阻部，其在所述半导体基板的深度方向上设置在所述发射极与所述基区之间，所述多晶硅电阻部的至少一部分设置在所述半导体基板的上方，并且电阻比所述发射区的电阻高，
所述发射区和所述接触区在所述延伸方向上交替地配置。
10.根据权利要求9所述的半导体装置，其特征在于，
所述多晶硅电阻部在俯视时覆盖所述发射区。
11.根据权利要求10所述的半导体装置，其特征在于，
所述多晶硅电阻部和所述发射极在所述延伸方向上交替地与所述半导体基板的上表面相接。
12.根据权利要求9至11中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备层间绝缘膜，该层间绝缘膜设置在所述栅极沟槽部的上方，
所述多晶硅电阻部形成在所述层间绝缘膜。
13.根据权利要求12所述的半导体装置，其特征在于，
所述半导体装置还具备金属插塞，该金属插塞设置在所述接触区的上方，并形成在所述层间绝缘膜。
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