KR102198580B1 - 온칩 게이트 저항이 구현된 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 구조에 관한 것이다. 온칩 게이트 저항이 구현된 반도체 장치는, 상기 액티브 영역에 형성된 제1 게이트 메탈층, 상기 제1 게이트 메탈층으로부터 제1 길이만큼 이격되며, 상기 액티브 영역의 둘레를 따라 형성된 제2 게이트 메탈층, 상기 제1 게이트 메탈층 및 상기 제2 게이트 메탈층 하부에 형성되고, 상기 제1 게이트 메탈층의 비저항보다 큰 비저항을 가지며, 상기 제1 게이트 메탈층과 상기 제2 게이트 메탈층을 전기적으로 연결하는 게이트층, 상기 제1 게이트 메탈층과 상기 게이트층 사이에 개재되며, 상기 제1 게이트 메탈층과 상기 제2 게이트 메탈층을 전기적으로 연결하는 도전 경로가 제2 길이가 되도록 상기 제1 게이트 메탈층과 상기 게이트층을 연결하는 컨택 윈도우가 형성된 절연층을 포함할 수 있다.

Description

온칩 게이트 저항이 구현된 반도체 장치{Semiconductor with on-chip gate resistor implemented thereon}
본 발명은 반도체 구조에 관한 것이다.
IGBT(Insulated gate bipolar transistor), POWER MOSFET과 같은 반도체 장치는, 전극에 인가된 제어 전압에 의해 순방향으로 전류를 흐르게 한다. 반도체 장치를 어플리케이션에 적용시 스위칭을 제어하는 게이트 저항(Rg) 값에 의해 스위칭 시간, 스위칭 손실, 역바이어스 안정 동작영역(Reverse bias safe operating area), 단락회로 안전 동작 영역(Short-circuit safe operating area), EMI, dv/dt, di/dt 그리고 환류 diode의 dur 회복 전류 등에 영향을 준다. 이로 인해 어플리케이션의 파라미터에 따라 주의 깊게 선택 되어야 하며 전체 어플리케이션 내에서의 상호 작용 등이 검토 되고 적용 되어야 한다.
일반적으로, 게이트 저항은 반도체 장치의 외부에 연결된다. 특정 어플리케이션이 고려되지 않은 상황에서, 반도체 장치의 게이트 저항값을 반영하여 설계하는 것은 어렵다. 어플리케이션 파라미터가 결정되면, 그에 따른 게이트 저항값이 결정된다. 하지만, 게이트 저항값을 반영하기 위해 설계의 많은 부분을 변경하면, 그로 인해, 반도체 장치의 제조에 필요한 마스크를 다시 제작해야 한다. 이로 인해 공정 비용이 증가하는 문제가 발생할 수 있다.
본 발명은 반도체 장치의 제조에 필요한 마스크 교체를 최소화하면서도 온칩 게이트 저항을 구현할 수 있는 방안을 제공하고자 한다.
본 발명에 따른 일 실시예는, 반도체 소자가 형성된 액티브 영역 및 상기 액티브 영역의 외곽에 형성된 엣지 터미네이션 영역을 포함하는 반도체 장치에 온칩 게이트 저항을 구현한다. 온칩 게이트 저항이 구현된 반도체 장치는, 상기 액티브 영역에 형성된 제1 게이트 메탈층, 상기 제1 게이트 메탈층으로부터 제1 길이만큼 이격되며, 상기 액티브 영역의 둘레를 따라 형성된 제2 게이트 메탈층, 상기 제1 게이트 메탈층 및 상기 제2 게이트 메탈층 하부에 형성되고, 상기 제1 게이트 메탈층의 비저항보다 큰 비저항을 가지며, 상기 제1 게이트 메탈층과 상기 제2 게이트 메탈층을 전기적으로 연결하는 게이트층, 상기 제1 게이트 메탈층과 상기 게이트층 사이에 개재되며, 상기 제1 게이트 메탈층과 상기 제2 게이트 메탈층을 전기적으로 연결하는 도전 경로가 제2 길이가 되도록 상기 제1 게이트 메탈층과 상기 게이트층을 연결하는 컨택 윈도우가 형성된 절연층을 포함할 수 있다.
일 실시예로, 온칩 게이트 저항은, 상기 게이트층의 단면적과 상기 제2 길이에 비례할 수 있다.
일 실시예로, 상기 컨택 윈도우는 복수개일 수 있다.
일 실시예로, 상기 복수의 컨택 윈도우는 상기 제2 게이트 메탈층으로부터 상기 제2 거리만큼 이격된 제1 컨택 윈도우 및 상기 제1 컨택 윈도우로부터 상기 제2 게이트 메탈층에서 멀어지는 방향으로 형성된 복수의 제2 컨택 윈도우를 포함할 수 있다.
일 실시예로, 상기 제1 컨택 윈도우의 폭은, 상기 제2 컨택 윈도우의 폭보다 클 수 있다.
일 실시예로, 상기 제1 컨택 윈도우 및 상기 복수의 제2 컨택 윈도우는 수직 방향으로 연장된 직선 형상일 수 있다.
일 실시예로, 상기 제1 컨택 윈도우는 수직 방향으로 연장된 직선 형상이며, 상기 복수의 제2 컨택 윈도우는 수직 방향으로 배열된 복수의 컨택 홀로 구성될 수 있다.
본 발명에 따른 일 실시예는, 온칩 게이트 저항이 구현된 게이트를 제공한다. 온칩 게이트 저항이 구현된 게이트는, 와이어 본딩을 위한 제1 게이트 메탈층, 상기 제1 게이트 메탈층으로부터 제1 길이만큼 이격된 제2 게이트 메탈층, 상기 제1 게이트 메탈층 및 상기 제2 게이트 메탈층 하부에 형성되고, 상기 제1 게이트 메탈층의 비저항보다 큰 비저항을 가지며, 상기 제1 게이트 메탈층과 상기 제2 게이트 메탈층을 전기적으로 연결하는 게이트층, 상기 제1 게이트 메탈층과 상기 게이트층 사이에 개재되며, 상기 제1 게이트 메탈층과 상기 제2 게이트 메탈층을 전기적으로 연결하는 도전 경로가 제2 길이가 되도록 상기 제1 게이트 메탈층과 상기 게이트층을 연결하는 컨택 윈도우가 형성된 절연층을 포함할 수 있다.
일 실시예로, 온칩 게이트 저항은, 상기 게이트층의 단면적과 상기 제2 길이에 비례할 수 있다.
일 실시예로, 상기 게이트층은 폴리실리콘으로 형성될 수 있다.
일 실시예로, 상기 절연층은 실리콘 산화막일 수 있다.
일 실시예로, 상기 컨택 윈도우는 복수개이며, 상기 복수의 컨택 윈도우는 상기 제2 게이트 메탈층으로부터 상기 제2 거리만큼 이격된 제1 컨택 윈도우 및 상기 제1 컨택 윈도우로부터 상기 제2 게이트 메탈층에서 멀어지는 방향으로 형성된 복수의 제2 컨택 윈도우를 포함할 수 있다.
본 발명의 실시예에 따르면, 온칩 게이트 저항이 구현되어, 반도체 장치의 외부에 게이트 저항을 연결하지 않아도 되는 장점이 있다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 반도체 장치의 상면을 예시적으로 도시한 평면도이다.
도 2는 일 실시예에 따라 게이트 하부에 배치된 절연층의 평면 및 단면을 예시적으로 도시한 도면이다.
도 3은 온칩 게이트 저항을 구현하는 원리를 예시적으로 도시한 도면이다.
도 4는 다른 실시예에 따라 게이트 하부에 배치된 절연층의 평면을 예시적으로 도시한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 반도체 장치의 상면을 예시적으로 도시한 평면도이다.
도 1을 참조하면, 반도체 장치는, 예를 들어, IGBT, Power MOSFET과 같은 전력용 스위치일 수 있으나 이에 한정되지 않는다. 반도체 장치는, 전류를 흐르게 하거나 차단하는 스위치로 동작하는 액티브 영역 및 액티브 영역을 둘러싸는 엣지 터미네이션 영역을 포함한다. 액티브 영역의 대부분에는, 복수의 트랜지스터 소자가 형성되며, 나머지 영역에는, 트랜지스터 소자를 구동하는 전기 신호를 공급하기 위한 제1 게이트 메탈층(10) 및 액티브 영역을 둘러싸는 제2 게이트 메탈층(11)이 형성된다. 여기서, 제1 게이트 메탈층(10)은 게이트 패드이며, 제2 게이트 메탈층(11)은, 게이트 러너에 각각 대응한다.
제1 게이트 메탈층(10)과 제2 게이트 메탈층(11)은 갭(10')에 의해 분리된다. 종래의 구조에서, 제1 게이트 메탈층(10)과 제2 게이트 메탈층(11)은 갭(10') 영역에 형성된 금속층에 의해 직접적으로 연결된다. 이와 달리, 도 1 내지 도 4에 도시된 구조에서, 제1 게이트 메탈층(10)과 제2 게이트 메탈층(11)은 하부에 위치한 게이트층(200)에 의해 간접적으로 연결된다. 소스 패드(20)는, 제1 게이트 메탈층(10)을 제외한 나머지 액티브 영역에 형성된다. 엣지 터미테이션 영역에는, 예를 들어, 액티브 영역의 적어도 일부를 둘러싸도록 형성된 적어도 하나 이상의 전계 제한 구조, 예를 들어, 가드 링(30)이 형성될 수 있다.
도 2는 일 실시예에 따라 게이트 하부에 배치된 절연층의 평면 및 단면을 예시적으로 도시한 도면으로, 도 1의 A 영역에 위치한 절연층을 확대하여 도시한다.
도 2를 참조하면, 온칩 게이트 저항이 구현된 게이트 구조는, 제1 게이트 메탈층(10), 제2 게이트 메탈층(11), 절연층(100), 및 게이트층(200)을 포함할 수 있다.
절연층(100)은, 제 1 및 제2 게이트 메탈층(10, 11)과 게이트층(200) 사이에 배치되며, 수평 방향으로 연장된다. 절연층(100)은, 예를 들어, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 절연층(100)은, 그 상면에서 하면까지 연장된 복수의 컨택 윈도우(110, 120, 150)를 포함한다. 제1 컨택 윈도우(110) 및 제2 컨택 윈도우(120)는, 제1 게이트 메탈층(10)과 게이트층(200)이 전기적으로 연결되도록 한다. 제3 컨택 윈도우(150)는, 제2 게이트 메탈층(11)과 게이트층(200)이 전기적으로 연결되도록 한다. 즉, 제1 및 제2 컨택 윈도우(110, 120)는, 제1 게이트 메탈층(10)의 하부에 위치되며, 제3 컨택 윈도우(150)는 제2 게이트 메탈층(11), 즉, 게이트 러너의 하부에 위치된다. 여기서, 제1 컨택 윈도우(110)의 폭은, 제2 컨택 윈도우(120)의 폭보다 클 수 있다.
제1 내지 제3 컨택 윈도우(110, 120, 150)는, 수직 방향으로 연장된 직선(측면 방향의 폭을 고려할 경우, 직사각형) 형태를 가진다. 제1 및 제2 컨택 윈도우(110, 120)의 내부는, 제1 게이트 메탈층(10)의 하부로부터 연장된 금속 또는 금속 합금으로 충진되거나, 제1 게이트 메탈층(10)을 형성하는 금속 또는 금속 합금과 상이한 금속으로 충진될 수 있다. 유사하게, 제3 컨택 윈도우(150)의 내부는 제2 게이트 메탈층(11)의 하부로부터 연장된 금속 또는 금속 합금으로 충진되거나, 제2 게이트 메탈층(11)을 형성하는 금속 또는 금속 합금과 상이한 금속으로 충진될 수 있다.
제1 게이트 메탈층(10)과 제2 게이트 메탈층(11)은 제1 길이 d 만큼 이격되며, 제1 컨택 윈도우(110)와 제3 컨택 윈도우(150)는 제2 길이 Lmain만큼 이격된다. 제1 게이트 메탈층(10)과 제2 게이트 메탈층(11)은, 이 둘 사이를 연결하는 금속층(도 2에서 10'로 표시된 영역)을 제거함으로써 이격될 수 있다. 제1 컨택 윈도우(110)와 제3 컨택 윈도우(150)는, 둘 사이에 위치한 제1 절연층 영역(130)에 의해 이격된다. 이하에서 상세히 설명하겠지만, 제1 절연층 영역(130)의 폭에 의해 온칩 게이트 저항의 저항값이 결정될 수 있다.
복수의 제2 컨택 윈도우(120)는, 복수의 제2 절연층 영역(140)에 의해 이격된다. 제1 컨택 윈도우(110) 및 복수의 제2 컨택 윈도우(120)는, 전류가 제1 게이트 메탈층(10a)으로부터 게이트층(200)으로 이동하는 경로를 제공한다. 따라서, 제1 컨택 윈도우(110) 및 복수의 제2 컨택 윈도우(120)에 의해 정의되는 영역은, 사각형상, 예를 들어, 직사각형일 수 있다. 여기서, 제1 컨택 윈도우(110) 및 복수의 제2 컨택 윈도우(120)를 단일의 사각형상 컨택 윈도우로 형성할 수도 있으나, 반도체 공정(포토 및 식각)의 특성으로 인해, 단일의 사각형상 컨택 윈도우의 측면이 곡선 형태로 형성될 수 있다. 한편, 이하에서 상세히 설명되겠지만, 전류의 상당량이 제1 컨택 윈도우(110)를 통해 흐르므로, 복수의 제2 컨택 윈도우(120)를 병합하여 단일의 컨택 윈도우로 형성할 필요가 없다.
제1 게이트 메탈층(10) 및 제2 게이트 메탈층(11)은 절연층(100) 상부에 형성된다. 제1 게이트 메탈층(10) 및 제2 게이트 메탈층(11)은 제1 길이 d 만큼 이격되어, 서로 직접적으로 접촉하지 않는다.
게이트층(200)은, 절연층(100)의 하부에 형성된다. 게이트층(200)은, 예를 들어, 폴리실리콘으로 형성되며, 게이트층(200)의 비저항은 제1 게이트 메탈층(10), 제2 게이트 메탈층(11)의 비저항보다 매우 크다.
도 3은 온칩 게이트 저항을 구현하는 원리를 예시적으로 도시한 도면이다.
반도체 장치에서, 액티브 영역의 둘레에서, 게이트 메탈층(10, 11)과 게이트층(200)은 실질적으로 중첩되도록 배치되며, 그 외의 액티브 영역에는 게이트층(200)만 배치된다. 제1 게이트 메탈층(10)으로 인가된 전류(13)는, 비저항이 상대적으로 낮은 제2 게이트 메탈층(11)을 통해 액티브 영역의 둘레로 전달되며, 게이트층(200)을 통해 그 외의 액티브 영역에 공급된다.
제1 게이트 메탈층(10)과 제2 게이트 메탈층(11)은, 동일한 마스크에 의해 생성될 수 있으며, 종래 구조에서는 직접적으로 연결된다. 이 경우, 연결된 와이어(12)로부터 공급된 전류(13)의 상당 부분은, 제1 게이트 메탈층(10)으로부터 제2 게이트 메탈층(11)으로 직접적으로 이동(이하 금속 도전 경로)하며, 나머지는 게이트층(200)을 통해 제2 게이트 메탈층(11)으로 간접적으로 이동(이하 게이트층 도전 경로)한다. 여기서, 도 3에 도시된 바와 같이, 전류(13)가 제1 컨택 윈도우(110)뿐 아니라 복수의 제2 컨택 윈도우(120)를 통해서도 게이트층(200)으로 이동할 수 있기 때문에, 복수의 게이트층 도전 경로가 발생하며, 각각의 길이는 다양할 수 있다. 제1 게이트 메탈층(10)과 제2 게이트 메탈층(11) 각각을 노드라고 보면, 이 둘을 연결하는 금속 도전 경로와 게이트층 도전 경로는, 병렬로 연결된 저항 Rmetal과 저항 RGateLayer로 근사화될 수 있다. 여기서, 저항 RGateLayer는 복수의 게이트층 도전 경로를 고려하여 결정될 수 있다. 금속 도전 경로의 비저항 ρmetal은 무시할 수 있을 정도로 작은 반면, 게이트층 도전 경로의 비저항 ρGateLayer은 비저항 ρmetal에 비해 매우 크므로, 저항 Rmetal과 저항 RGateLayer이 병렬로 연결되어 있더라도 두 노드에 걸린 저항값은 저항 Rmetal과 실질적으로 동일하게 된다.
도 3에 도시된 바와 같이, 저항 Rmetal이 제1 게이트 메탈층(10)과 제2 게이트 메탈층(11) 사이에서 제거되면, 저항 RGateLayer이 두 노드 사이에 직렬로 연결된 것으로 근사화될 수 있다. 종래 구조와 유사하게, 게이트층 도전 경로는 다양하게 존재하며, 가장 긴 길이의 게이트층 도전 경로는 Lsub+Lmain이며, 가장 짧은 게이트층 도전 경로는, Lmain이다. 전류(13)는, 저항이 작은 도전 경로로 흐르므로, 대부분의 전류는 제2 게이트 메탈층(11)까지의 최단 길이 Lmain를 갖는 제1 컨택 윈도우(110)-제2 게이트 메탈층(11) 사이 도전 경로로 흐를 수 있다. 한편, 게이트층(200)의 상대적으로 높은 비저항 ρGateLayer으로 인해서, 복수의 제2 컨택 윈도우(120)를 통해서 흐르는 전류의 양은 무시할 수 있을 정도로 작을 수 있다. 여기서, 제2 컨택 윈도우(120)를 통과한 전류는, 제1 게이트 메탈층(10) 주변의 트랜지스터 소자로 전달될 수도 있어서, 제2 컨택 윈도우(120)를 통과해서 제2 게이트 메탈층(11)으로 가는 전류의 양은 더 작아질 수 있다. 따라서, 제1 게이트 메탈층(10)과 제2 게이트 메탈층(11) 사이 저항 Rgate은 ρGateLayer x (Lmain / 게이트층 단면적)에 의해 결정될 수 있다. 저항 Rgate에 기여하는 게이트층(200)의 단면적은, 컨택 윈도우의 길이 Lcontact과 게이트층 두께 ThGateLayer의 곱으로 산출될 수 있다.
제1 게이트 메탈층(10)으로부터 제2 게이트 메탈층(11)으로의 도전 경로를 변경함으로써, 온칩 게이트 저항 Rgate이 구현된다. 온칩 게이트 저항 Rgate의 저항값은 최단 도전 경로의 길이 Lmain에 의해 조절될 수 있다. 게이트층 도전 경로의 비저항 ρGateLayer은 주입된 이온 농도에 의해 변경될 수 있지만, 이를 통해 온칩 게이트 저항 Rgate을 변경하려면 설계, 마스크 및/또는 공정 레시피를 모두 변경해야 한다. 하지만, 최단 도전 경로의 길이 Lmain은, 제1 컨택 윈도우(110)와 제3 컨택 윈도우(150) 사이에 위치한 제1 절연층 영역(130)의 폭에 의해 결정된다. 따라서, 게이트 메탈층(10, 11) 및/또는 절연층(100) 형성에 필요한 마스크만 교체 또는 수정함으로써, 온칩 게이트 저항 Rgate의 저항값을 일정 범위 내에서 조절할 수 있다.
도 4는 다른 실시예에 따라 게이트 하부에 배치된 절연층의 평면을 예시적으로 도시한 도면이다. 도 2와 동일한 부분에 대한 설명은 생략하고, 차이점을 위주로 설명한다.
제1 내지 제3 컨택 윈도우(110, 120, 150)의 형상 및/또는 크기는, 다양하게 변경 가능하다. 도 4는, 수직 방향으로 배열된 복수의 컨택 홀(121)로 구성된 제2 컨택 윈도우(120)를 예시한다. 컨택 윈도우는 전류가 통과하는 도전 경로의 일부이므로, 전류가 통과할 수 있는 면적을 증가 또는 감소시키면 도전 경로 전체의 저항값에 영향을 미칠 수 있다. 따라서 제2 컨택 윈도우(120)뿐 아니라, 제1 또는 제3 컨택 윈도우(110, 150)의 면적을 조절함으로써, 온칩 게이트 저항 Rgate의 저항값을 일정 범위 내에서 조절할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (12)

  1. 반도체 소자가 형성된 액티브 영역 및 상기 액티브 영역의 외곽에 형성된 엣지 터미네이션 영역을 포함하는 반도체 장치에 있어서,
    상기 액티브 영역에 형성된 제1 게이트 메탈층;
    상기 제1 게이트 메탈층으로부터 제1 길이만큼 이격되며, 상기 액티브 영역의 둘레를 따라 형성된 제2 게이트 메탈층;
    상기 제1 게이트 메탈층 및 상기 제2 게이트 메탈층 하부에 형성되고, 상기 제1 게이트 메탈층의 비저항보다 큰 비저항을 가지며, 상기 제1 게이트 메탈층과 상기 제2 게이트 메탈층을 전기적으로 연결하는 게이트층;
    상기 제1 게이트 메탈층과 상기 게이트층 사이에 개재되며, 상기 제1 게이트 메탈층과 상기 제2 게이트 메탈층을 전기적으로 연결하는 도전 경로가 제2 길이가 되도록 상기 제1 게이트 메탈층과 상기 게이트층을 연결하는 복수의 컨택 윈도우가 형성된 절연층을 포함하되,
    상기 복수의 컨택 윈도우는 상기 제2 게이트 메탈층으로부터 상기 제2 길이만큼 이격된 제1 컨택 윈도우 및 상기 제1 컨택 윈도우로부터 상기 제2 게이트 메탈층에서 멀어지는 방향으로 형성된 복수의 제2 컨택 윈도우를 포함하는, 온칩 게이트 저항이 구현된 반도체 장치.
  2. 청구항 1에 있어서, 온칩 게이트 저항은, 상기 게이트층의 단면적과 상기 제2 길이에 비례하는, 온칩 게이트 저항이 구현된 반도체 장치.
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서, 상기 제1 컨택 윈도우의 폭은, 상기 제2 컨택 윈도우의 폭보다 큰, 온칩 게이트 저항이 구현된 반도체 장치.
  6. 청구항 1에 있어서, 상기 제1 컨택 윈도우 및 상기 복수의 제2 컨택 윈도우는 수직 방향으로 연장된 직선 형상인, 온칩 게이트 저항이 구현된 반도체 장치.
  7. 청구항 1에 있어서, 상기 제1 컨택 윈도우는 수직 방향으로 연장된 직선 형상이며, 상기 복수의 제2 컨택 윈도우는 수직 방향으로 배열된 복수의 컨택 홀로 구성된, 온칩 게이트 저항이 구현된 반도체 장치.
  8. 와이어 본딩을 위한 제1 게이트 메탈층;
    상기 제1 게이트 메탈층으로부터 제1 길이만큼 이격된 제2 게이트 메탈층;
    상기 제1 게이트 메탈층 및 상기 제2 게이트 메탈층 하부에 형성되고, 상기 제1 게이트 메탈층의 비저항보다 큰 비저항을 가지며, 상기 제1 게이트 메탈층과 상기 제2 게이트 메탈층을 전기적으로 연결하는 게이트층;
    상기 제1 게이트 메탈층과 상기 게이트층 사이에 개재되며, 상기 제1 게이트 메탈층과 상기 제2 게이트 메탈층을 전기적으로 연결하는 도전 경로가 제2 길이가 되도록 상기 제1 게이트 메탈층과 상기 게이트층을 연결하는 복수의 컨택 윈도우가 형성된 절연층을 포함하되,
    상기 복수의 컨택 윈도우는 상기 제2 게이트 메탈층으로부터 상기 제2 길이만큼 이격된 제1 컨택 윈도우 및 상기 제1 컨택 윈도우로부터 상기 제2 게이트 메탈층에서 멀어지는 방향으로 형성된 복수의 제2 컨택 윈도우를 포함하는, 온칩 게이트 저항이 구현된 게이트.
  9. 청구항 8에 있어서, 온칩 게이트 저항은, 상기 게이트층의 단면적과 상기 제2 길이에 비례하는, 온칩 게이트 저항이 구현된 게이트.
  10. 청구항 8에 있어서, 상기 게이트층은 폴리실리콘으로 형성된, 온칩 게이트 저항이 구현된 게이트.
  11. 청구항 8에 있어서, 상기 절연층은 실리콘 산화막인, 온칩 게이트 저항이 구현된 게이트.
  12. 삭제
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