CN105280720A - 半导体装置 - Google Patents

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Abstract

本发明的实施方式提供一种可抑制电流及电压的振荡的半导体装置。实施方式的半导体装置包含：半导体衬底，包含第1面、及与第1面对向的第2面；第一p型半导体区域，选择性地设置在第1面侧；第一n型半导体区域，设置在第2面侧；第二n型半导体区域，设置在第一p型半导体区域与第一n型半导体区域之间，且n型杂质浓度比第一n型半导体区域低；第三n型半导体区域，设置在第一p型半导体区域与第二n型半导体区域之间，且n型杂质浓度比第二n型半导体区域低；第四n型半导体区域，设置在第一n型半导体区域与第二n型半导体区域之间，n型杂质浓度比第二n型半导体区域低，且载流子寿命比第三n型半导体区域长；阳极电极；及阴极电极。

Description

半导体装置
[相关申请案]
本申请案享有以日本专利申请案2014-151648号(申请日：2014年7月25日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
作为电力用半导体装置的一例，具有使用pn结的PIN二极管。对PIN二极管要求降低开关损耗。为了降低开关损耗，具有在不损害耐受电压的范围内使漂移区域变薄的方法。通过使漂移区域变薄而使反向恢复时的载流子减少，从而降低开关损耗。
然而，如果反向恢复时的阴极侧蓄积载流子过于减少，则载流子易于在反向恢复中消失，故而有电流及电压产生振荡之虞。
发明内容
本发明所要解决的问题在于提供一种可抑制电流及电压的振荡的半导体装置。
实施方式的半导体装置包括：半导体衬底，包含第1面、及与所述第1面对向的第2面；第一p型半导体区域，选择性地设置在所述半导体衬底的所述第1面侧；第一n型半导体区域，设置在所述半导体衬底的所述第2面侧；第二n型半导体区域，设置在所述第一p型半导体区域与所述第一n型半导体区域之间的所述半导体衬底中，且n型杂质浓度比所述第一n型半导体区域低；第三n型半导体区域，设置在所述第一p型半导体区域与所述第二n型半导体区域之间的所述半导体衬底中，且n型杂质浓度比所述第二n型半导体区域低；第四n型半导体区域，设置在所述第一n型半导体区域与所述第二n型半导体区域之间的所述半导体衬底中，n型杂质浓度比所述第二n型半导体区域低，且载流子寿命比所述第三n型半导体区域长；阳极电极，电连接于所述第一p型半导体区域；及阴极电极，电连接于所述第一n型半导体区域。
附图说明
图1是第1实施方式的半导体装置的示意剖视图。
图2是第1实施方式的半导体装置的示意俯视图。
图3是在第1实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖视图。
图4是在第1实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖视图。
图5是第2实施方式的半导体装置的示意剖视图。
具体实施方式
以下，一面参照图式，一面对本发明的实施方式进行说明。此外，在以下的说明中，对同一构件等标注相同符号，并对已说明过一次的构件等适当省略其说明。
另外，在本说明书中，n+型、n型、n-型的记载是指n型的杂质浓度以该顺序降低。同样地，p+型、p型、p-型的记载是指p型的杂质浓度以该顺序降低。
(第1实施方式)
本实施方式的半导体装置包括：半导体衬底，包含第1面、及与第1面对向的第2面；第一p型半导体区域，选择性地设置在半导体衬底的第1面侧；第一n型半导体区域，设置在半导体衬底的第2面侧；第二n型半导体区域，设置在第一p型半导体区域与第一n型半导体区域之间的半导体衬底中，且n型杂质浓度比第一n型半导体区域低；第三n型半导体区域，设置在第一p型半导体区域与第二n型半导体区域之间的半导体衬底中，且n型杂质浓度比第二n型半导体区域低；第四n型半导体区域，设置在第一n型半导体区域与第二n型半导体区域之间的半导体衬底中，n型杂质浓度比第二n型半导体区域低，且载流子寿命比第三n型半导体区域长；阳极电极，电连接于第一p型半导体区域；及阴极电极，电连接于第一n型半导体区域。
图1是本实施方式的半导体装置的示意剖视图。图2是本实施方式的半导体装置的示意俯视图。图1是图2的AA'线示意剖视图。
本实施方式的半导体装置是隔着半导体衬底而设置有阳极电极与阴极电极的PIN二极管。本实施方式的PIN二极管100包含元件区域、及包围元件区域的终端区域。元件区域在PIN二极管100接通时作为主要流动电流的区域来发挥功能。终端区域在PIN二极管100断开时，作为使施加于元件区域的端部的电场缓和而使PIN二极管100的元件耐受电压提高的区域来发挥功能。
如图1所示，本实施方式的PIN二极管100包含半导体衬底10，半导体衬底10包含第1面、及与第1面对向的第2面。半导体衬底10为例如单晶硅。半导体衬底10的膜厚为例如50μm以上且300μm以下。
在半导体衬底10的第1面侧设置p型的阳极区域(第一p型半导体区域)12。阳极区域12选择性地设置在半导体衬底10的元件区域的表面。阳极区域12包含例如硼(B)作为p型杂质。p型杂质的浓度为例如1×1019cm-3以上且1×1021cm-3以下。
在半导体衬底10的第2面侧设置n+型的阴极区域(第一n型半导体区域)14。阴极区域14包含例如磷(P)或砷(As)作为n型杂质。n型杂质的浓度为例如5×1019cm-3以上且1×1022cm-3以下。
在阳极区域12与阴极区域14之间的半导体衬底10中设置有n型的缓冲区域(第二n型半导体区域)16。缓冲区域16具有在PIN二极管100断开时抑制耗尽层的扩展的功能。
缓冲区域16的n型杂质的浓度比阴极区域14的n型杂质浓度低。另外，缓冲区域16的比电阻比阴极区域14高。
缓冲区域16包含例如氢(H)或He(氦)作为n型杂质。缓冲区域16也可更包含磷(P)或砷(As)作为n型杂质。缓冲区域16的氢(H)或He(氦)的浓度为例如1×1016cm-3以上且1×1019cm-3以下。
在阳极区域12与缓冲区域16之间的半导体衬底10中设置有n-型的漂移区域(第三n型半导体区域)18。漂移区域18的n型杂质的浓度比缓冲区域16的n型杂质的浓度低。另外，漂移区域18的比电阻比缓冲区域16高。
漂移区域18包含例如磷(P)或砷(As)作为n型杂质。n型杂质的浓度为例如1×1015cm-3以上且5×1016cm-3以下。
在阴极区域14与缓冲区域16之间的半导体衬底10中设置有n-型的载流子蓄积区域(第四n型半导体区域)20。载流子蓄积区域20的n型杂质的浓度比缓冲区域16的n型杂质的浓度低。另外，载流子蓄积区域20的比电阻比缓冲区域16高。
载流子蓄积区域20包含例如磷(P)或砷(As)作为n型杂质。n型杂质的浓度为例如1×1015cm-3以上且5×1016cm-3以下。载流子蓄积区域20的n型杂质的浓度与漂移区域18为相同程度。
载流子蓄积区域20的载流子寿命比漂移区域18的载流子寿命长。载流子蓄积区域20具有通过蓄积载流子而抑制PIN二极管100在反向恢复时振荡的功能。
漂移区域18、载流子蓄积区域20的载流子寿命的长短关系，例如可利用扩展电阻测定(SpreadingResistanceAnalysis)对试样进行评价而判断，该试样是通过对半导体衬底10进行斜向研磨而制成。
阳极区域12、漂移区域18、缓冲区域16、载流子蓄积区域20、及阴极区域14构成元件区域。
在元件区域中，与第1面垂直的方向上的氢或氦的浓度分布在缓冲区域(第二n型半导体区域)16中具有峰值。氢或氦的峰值位置位于例如自第2面起20μm以上且30μm以下的位置。另外，氢或氦的峰值的半高宽为例如10μm以上且50μm以下。
较理想为，漂移区域(第三n型半导体区域)18的与第1面垂直的方向的厚度，厚于载流子蓄积区域(第四n型半导体区域)20的与第1面垂直的方向的厚度。换言之，在半导体衬底10中，缓冲区域16较理想为存在于比阳极区域12更靠近阴极区域14侧。通过该构成，易于兼顾反向恢复时的电流及电压的振荡与破坏强度。
以包围阳极区域12、漂移区域18、缓冲区域16、及载流子蓄积区域20的方式，在半导体衬底10设置有n-型的周边区域(第五n型半导体区域)22。n型的周边区域22的n型杂质的浓度比缓冲区域16的n型杂质浓度低。周边区域22包含例如磷(P)或砷(As)作为n型杂质。n型杂质的浓度为例如1×1015cm-3以上且5×1016cm-3以下。周边区域22的n型杂质的浓度与漂移区域18为相同程度。
周边区域22的载流子寿命比载流子蓄积区域20的载流子寿命短。周边区域22的载流子寿命与漂移区域18的载流子寿命为同等。
在半导体衬底10的第1面侧，包围p型的阳极区域(第一p型半导体区域)12而设置p+型的第一保护环24。第一保护环24接触于阳极区域12而设置。第一保护环24的p型杂质浓度高于例如阳极区域12。第一保护环24包含例如硼(B)作为p型杂质。p型杂质的浓度为例如5×1019cm-3以上且3×1021cm-3以下。第一保护环24的深度深于例如阳极区域12。
在半导体衬底10的第1面侧，包围p型的阳极区域(第一p型半导体区域)12而设置有p+型的第二保护环(第二p型半导体区域)26。第二保护环26在与p型阳极区域12及第一保护环24之间隔着周边区域(第五n型半导体区域)22而设置。第二保护环26的p型杂质浓度高于例如阳极区域12。第二保护环26包含例如硼(B)作为p型杂质。p型杂质的浓度为例如5×1019cm-3以上且3×1021cm-3以下。第二保护环26的深度深于例如阳极区域12。
第一保护环24、第二保护环26、周边区域22、及阴极区域14构成终端区域。
在本实施方式中，缓冲区域16仅设置在元件区域，并不设置在终端区域。另外，载流子蓄积区域20也仅设置在元件区域，并不设置在终端区域。
缓冲区域16较理想为设置在比第二保护环26更靠内侧。缓冲区域16的端部较理想为，位于比第二保护环26朝向第2面侧投影所得的区域更靠元件区域侧。
PIN二极管100包含电连接于阳极区域(第一p型半导体区域)12的阳极电极28。阳极电极28在开口部接触于阳极区域12，该开口部是在设置在半导体衬底10的第1面上的绝缘膜30开口而成。
另外，包含电连接于阴极区域(第一n型半导体区域)14的阴极电极32。阴极电极32在半导体衬底10的第2面接触于阴极区域14。
其次，对本实施方式的半导体装置的制造方法进行说明。图3及图4是在第1实施方式的半导体装置的制造方法中制造中途的半导体装置的示意剖视图。
首先，例如准备n-型的半导体衬底10。继而，使用众所周知的离子注入法等制程技术，将p型的阳极区域12、第一保护环24、及第二保护环26形成于n-型的半导体衬底10。
继而，利用众所周知的制程技术，在半导体衬底10上形成绝缘膜30。绝缘膜30为例如氧化硅膜。
继而，利用众所周知的制程技术，在阳极区域12上的绝缘膜30设置开口部，而形成阳极电极28(图3)。阳极电极28为金属。
继而，自半导体衬底10的第1面侧照射质子(H+)(图4)。也可代替照射质子(H+)而照射氦离子(He2+)。质子照射使用例如回旋加速器或范德格拉夫等加速器而进行。
在质子照射时，使掩膜40的厚度在相当于元件区域的部分较厚，且在相当于终端区域的部分较薄。通过使掩膜40的厚度具有变化，而使元件区域中的质子分布的峰值位置浅于终端区域。掩膜40为例如铝、铅、金或钨。
其次，进行退火而使质子活化。退火是在例如氢气环境或惰性气体环境中，以400℃以上且450℃以下的温度进行。
通过质子照射及退火，而在元件区域中形成包含比载流子寿命短的漂移区域18、缓冲区域16、及比载流子寿命长的载流子蓄积区域20的构造。另一方面，在终端区域中形成包含比载流子寿命短的周边区域22及与元件区域的缓冲区域16相当的区域17的构造(图4)。漂移区域18及周边区域22的载流子寿命因在质子穿过时在结晶中产生的缺陷在退火后仍残留而变短。
继而，研磨半导体衬底10的背面侧，而使半导体衬底10的膜厚变薄。此时，将半导体衬底10研磨至与缓冲区域16相当的终端区域的区域17消失的膜厚为止。例如，研磨后的半导体衬底10的膜厚为100μm以下。
继而，例如通过磷或砷的离子注入、及利用激光退火的活化而形成n+型的阴极区域14。其后，通过众所周知的制程技术而形成阴极电极32。阴极电极32为金属电极。
通过以上步骤而形成图1、图2所示的PIN二极管100。
其次，对本实施方式的PIN二极管的作用及效果进行说明。
在PIN二极管中，为了降低开关损耗，较有效的是使漂移区域薄膜化而使少数载流子的总量降低。然而，如果反向恢复时的阴极侧的载流子过于减少，则载流子易于在反向恢复中消失，故而有电流及电压产生振荡之虞。
本实施方式的PIN二极管100在元件区域包含缓冲区域16及载流子蓄积区域20。扩展至漂移区域18的耗尽层的扩展通过n型杂质浓度比漂移区域18高的缓冲区域16来抑制。
自抑制耗尽层内的电场强度的观点而言，缓冲区域16的n型杂质的分布较理想为具有某种程度的扩散的分布。因此，缓冲区域16中的氢或氦的峰值的半高宽较理想为例如10μm以上且50μm以下。
而且，在比少数载流子的寿命长的载流子蓄积区域20蓄积电洞(hole)。因此，在反向恢复时，通过蓄积于载流子蓄积区域20的电洞而使电流的变化变得缓慢。因此，可抑制反向恢复时的电流及电压的振荡。
自使载流子蓄积区域20具有充分的厚度以在载流子蓄积区域20蓄积充分的电洞的观点而言，缓冲区域16中的氢或氦的峰值的位置，较理想为位于自第2面起20μm以上且30μm以下的位置。
根据本实施方式的PIN二极管100，可抑制耗尽层的扩展，并且可抑制反向恢复时的电流及电压的振荡。因此，可实现如下PIN二极管，即，使漂移区域薄膜化而使开关损耗降低，并且抑制反向恢复时的电流及电压的振荡。
另外，本实施方式的PIN二极管100的元件区域的漂移区域18成为少数载流子寿命比载流子蓄积区域20短的区域。因此，可抑制反向恢复时的电流量而实现开关损耗的降低。
一般来说，在PIN二极管中，即便设置有保护环等，电场比元件区域更易于集中的终端区域的耐受电压也易于变低。因此，例如如果在终端区域设置与元件区域同样的缓冲区域16，则衬底的薄膜化的极限由终端区域的耐受电压决定。
在本实施方式的PIN二极管100中，仅在元件区域设置抑制耗尽层扩展的缓冲区域16，并不在终端区域设置该缓冲区域16。因此，终端区域的耐受电压比元件区域提高。因此，衬底可进一步薄膜化，从而可进一步降低开关损耗。
自使终端区域的耐受电压提高的观点而言，缓冲区域16较理想为设置在比第二保护环26更靠内侧。换言之，缓冲区域16的端部较理想为位于比第二保护环26朝向第2面侧投影所得的区域更靠元件区域侧。
另外，根据本实施方式的PIN二极管100，通过使缓冲区域16的浓度分布最佳化，可使雪崩击穿在元件区域内的分散的位置产生。因此，可进一步提高破坏强度。
另外，如果终端区域的载流子寿命较长，则有在反向恢复时来自阴极区域14侧的载流子注入量变多，而反向恢复时的破坏强度(恢复特性)降低之虞。在本实施方式的PIN二极管100中，使终端区域的n型区域即周边区域22的载流子寿命变短。因此，可使反向恢复时的破坏强度提高。
根据本实施方式，可实现兼顾抑制电流及电压的振荡与降低开关损耗的PIN二极管。另外，同时可使PIN二极管的破坏强度提高。
(第2实施方式)
除了第二n型半导体区域被分割为多个区域以外，本实施方式的半导体装置与第1实施方式相同。因此，对与第1实施方式重复的内容省略记载。
图5是本实施方式的半导体装置的示意剖视图。
本实施方式的PIN二极管200的缓冲区域(第二n型半导体区域)16被分割为多个区域。
在本实施方式的PIN二极管200中，在元件区域内的被分割而成的各缓冲区域的端部，耐受电压变得最低。其结果，在与各缓冲区域的端部对应的位置产生雪崩击穿。因此，产生雪崩击穿的位置分散，从而破坏强度提高。
根据本实施方式，可实现兼顾抑制电流及电压的振荡与降低开关损耗的PIN二极管。另外，同时可使PIN二极管的破坏强度较第1实施方式进一步提高。
以上，在实施方式中，作为半导体衬底的材料而以单晶硅为例进行了说明，但也可将其他半导体材料例如碳化硅、氮化镓等应用于本发明。
另外，在本实施方式中，以单体的PIN二极管为例进行了说明，但例如也可将本发明应用于使IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管)与PIN二极管单芯片化而成的RC-IGBT(ReverseConductingdiode-IGBT，反向导通二极管-绝缘栅双极型晶体管)的PIN二极管部分。
对本发明的若干实施方式进行了说明，但该等实施方式是作为示例而提出者，并未意图限定发明的范围。该等新颖的实施方式能以其他各种方式实施，可在不脱离发明主旨的范围内进行各种省略、置换、变更。例如，也可将一实施方式的构成要素置换或变更为其他实施方式的构成要素。该等实施方式或其变化包含于发明的范围或主旨内，并且包含于权利要求书中记载的发明及其均等的范围内。
[符号说明]
10半导体衬底
12阳极区域(第一p型半导体区域)
14阴极区域(第一n型半导体区域)
16缓冲区域(第二n型半导体区域)
18漂移区域(第三n型半导体区域)
20载流子蓄积区域(第四n型半导体区域)
22周边区域(第五n型半导体区域)
24第一保护环
26第二保护环(第二p型半导体区域)
28阳极电极
32阴极电极
100PIN二极管(半导体装置)
200PIN二极管(半导体装置)

Claims (6)

1.一种半导体装置，其特征在于包括：
半导体衬底，包含第1面、及与所述第1面对向的第2面；
第一p型半导体区域，选择性地设置在所述半导体衬底的所述第1面侧；
第一n型半导体区域，设置在所述半导体衬底的所述第2面侧；
第二n型半导体区域，设置在所述第一p型半导体区域与所述第一n型半导体区域之间的所述半导体衬底中，且n型杂质浓度比所述第一n型半导体区域低；
第三n型半导体区域，设置在所述第一p型半导体区域与所述第二n型半导体区域之间的所述半导体衬底中，且n型杂质浓度比所述第二n型半导体区域低；
第四n型半导体区域，设置在所述第一n型半导体区域与所述第二n型半导体区域之间的所述半导体衬底中，n型杂质浓度比所述第二n型半导体区域低，且载流子寿命比所述第三n型半导体区域长；
阳极电极，电连接于所述第一p型半导体区域；及
阴极电极，电连接于所述第一n型半导体区域。
2.根据权利要求1所述的半导体装置，其特征在于：与所述第1面垂直的方向的氢或氦的浓度分布在所述第二n型半导体区域中具有峰值。
3.根据权利要求1或2所述的半导体装置，其特征在于：还包含第五n型半导体区域，该第五n型半导体区域包围所述第一p型半导体区域、所述第二n型半导体区域、所述第三n型半导体区域、及所述第四n型半导体区域而设置在所述半导体衬底中，n型杂质浓度比所述第二n型半导体区域低，且载流子寿命比所述第四n型半导体区域短。
4.根据权利要求1或2所述的半导体装置，其特征在于：所述第三n型半导体区域的与所述第1面垂直的方向的厚度厚于所述第四n型半导体区域的与所述第1面垂直的方向的厚度。
5.根据权利要求3所述的半导体装置，其特征在于：在所述半导体衬底的所述第1面侧还包含多个第二p型半导体区域，所述多个第二p型半导体区域是在与所述第一p型半导体区域之间隔着所述第五n型半导体区域，包围所述第一p型半导体区域而设置。
6.一种半导体装置，其特征在于包括：
半导体衬底，包含第1面、及与所述第1面对向的第2面；
第一p型半导体区域，选择性地设置在所述半导体衬底的所述第1面侧；
第一n型半导体区域，设置在所述半导体衬底的所述第2面侧；
第二n型半导体区域，设置在所述第一p型半导体区域与所述第一n型半导体区域之间的所述半导体衬底中，且n型杂质浓度比所述第一n型半导体区域低；
第三n型半导体区域，设置在所述第一p型半导体区域与所述第二n型半导体区域之间的所述半导体衬底中，且n型杂质浓度比所述第二n型半导体区域低；
第四n型半导体区域，设置在所述第一n型半导体区域与所述第二n型半导体区域之间的所述半导体衬底中，且n型杂质浓度比所述第二n型半导体区域低；
阳极电极，电连接于所述第一p型半导体区域；以及
阴极电极，电连接于所述第一n型半导体区域；且
与所述第1面垂直的方向的氢或氦的浓度分布在所述第二n型半导体区域中具有峰值。
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