DE112015006951B4 - Halbleitervorrichtungen - Google Patents

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Abstract

Halbleitervorrichtung, aufweisend:eine Halbleiterschicht (101) einer ersten Leitfähigkeitsart;eine erste Verunreinigungsschicht (10, 10a-10g) der ersten Leitfähigkeitsart, wobei die erste Verunreinigungsschicht (10, 10a-10g) partiell in einer Unterseitenoberfläche der Halbleiterschicht (101) diffundiert ist und eine höhere Verunreinigungskonzentration aufweist als die Halbleiterschicht (101), wobei die Unterseitenoberfläche der Halbleiterschicht (101) eine unterste Halbleiteroberfläche der Halbleitervorrichtung bildet; undeine Mehrzahl von zweiten Verunreinigungsschichten (12, 13) einer zweiten Leitfähigkeitsart, wobei die zweiten Verunreinigungsschichten (12, 13) partiell in einer Oberfläche der Halbleiterschicht (101) diffundiert sind,wobei die erste Verunreinigungsschicht (10, 10a-10g) in einer Draufsicht zwischen den zweiten Verunreinigungsschichten (12, 13) und an einer Position ausgebildet ist, welche nicht mit den zweiten Verunreinigungsschichten (12, 13) überlappt, undnur die Halbleiterschicht (101) zwischen den zweiten Verunreinigungsschichten (12, 13) in der Oberfläche der Halbleiterschicht (101) vorhanden ist.

Description

  • Technisches Gebiet
  • Die in dieser Beschreibung offenbarte Technik bezieht sich auf Halbleitervorrichtungen und insbesondere auf eine PIN-Diode, die in einer Leistungshalbleitervorrichtung verwendet wird.
  • Stand der Technik
  • Herkömmliche PIN-Dioden weisen eine n+-Typ-Schicht, die eine Kathodenschicht ist, eine n--Typ-Schicht, die auf der n+-Typ-Schicht ausgebildet ist, eine p--Typ-Schicht, die partiell in einer Oberflächenschicht der n--Typ-Schicht ausgebildet und eine Anodenschicht ist, und p-Typ-Schichten, die in der Oberflächenschicht der n--Typ-Schicht so ausgebildet sind, dass sie mit einem Abstand voneinander und so ausgebildet sind, dass sie die p--Typ-Schicht in einer Draufsicht umgeben, auf.
  • Mit einer solchen Struktur können die p--Typ-Schicht und die n+-Typ-Schicht einen Modulationspegel erhöhen und einen niedrigen EIN-Widerstand (niedrige Vf) erzielen. Um den Modulationspegel abzustimmen, wird eine Struktur offenbart, die eine Verunreinigungskonzentration der p--Typ-Schicht, welche eine Anodenschicht ist, und eine Verunreinigungskonzentration der n+-Typ-Schicht, welche eine Kathodenschicht ist, in einer Tiefenrichtung fast konstant hält (siehe zum Beispiel Patentdokument 1).
  • Dokumente des Stands der Technik
  • Patentdokumente
  • Zusammenfassung
  • Durch die Erfindung zu lösende Probleme
  • In den letzten Jahren ist ein Ausgleich zwischen einer Vorwärtsspannung (Vf) und einem Erholungsverlust durch Verdünnen von Halbleitersubstraten der PIN-Dioden, die hauptsächlich als Leistungshalbleitervorrichtungen verwendet werden, verbessert worden. Ein sehr dünnes Ausbilden der Halbleitersubstrate kann jedoch verursachen, dass die PIN-Dioden aufgrund eines sehr hohen Modulationspegels in einem EIN-Zustand und einer Teilkonzentration von Ladungsträgern in einem Erholungsbetrieb ausfallen. Mit anderen Worten tritt ein Problem mit einer Verschlechterung in einem sicheren Betriebsbereich (SOA) auf.
  • Außerdem benötigen Spezifikationen für einen geringen Erholungsverlust, das heißt Spezifikationen für eine hohe Vorwärtsspannung (Vf) durch Anpassungscharakteristiken, eine Lebensdauerkontrolle, die zum Beispiel eine Elektronenstrahlbestrahlung verwendet.
  • Die in dieser Beschreibung offenbarte Technik ist entworfen worden, um solche Probleme zu lösen und bezieht sich auf eine Halbleitervorrichtung, welche den Modulationspegel abstimmt, um ein Verhindern einer Teilkonzentration von Ladungsträgern in einem Erholungsbetrieb zu ermöglichen, ohne zum Beispiel die Elektronenstrahlbestrahlung zu benötigen.
  • Mittel zum Lösen der Probleme
  • Die Lösung dieser Aufgabe erfolgt durch die Merkmale der unabhängigen Ansprüche. Die Unteransprüche haben vorteilhafte Ausgestaltungen der Erfindung zum Inhalt.
  • Wirkungen der Erfindung
  • Mit der Struktur gemäß Anspruch 1 sind die zweiten Verunreinigungsschichten in der Oberfläche der Halbleiterschicht und die erste Verunreinigungsschicht in der Unterseite der Halbleiterschicht an jeweiligen Positionen angeordnet, welche in einer Draufsicht nicht überlappen. Somit kann zum Beispiel ein Abstimmen eines Abstands zwischen der ersten Verunreinigungsschicht und jeder der zweiten Verunreinigungsschichten einen Anstieg des Modulationspegels verhindern. Somit kann eine Teilkonzentration von Ladungsträgern in einem Erholungsbetrieb verhindert werden, ohne zum Beispiel eine Elektronenstrahlbestrahlung zu benötigen.
  • Mit der Struktur gemäß Anspruch 13 sind die zweiten Verunreinigungsschichten in der Oberfläche der Halbleiterschicht und die erste Verunreinigungsschicht in der Unterseite der Halbleiterschicht an jeweiligen Positionen angeordnet, welche in einer Draufsicht nicht überlappen. Somit kann zum Beispiel ein Abstimmen eines Abstands zwischen der ersten Verunreinigungsschicht und jeder der zweiten Verunreinigungsschichten einen Anstieg des Modulationspegels verhindern. Somit kann eine Teilkonzentration von Ladungsträgern in einem Erholungsbetrieb verhindert werden, ohne zum Beispiel eine Elektronenstrahlbestrahlung zu benötigen. Die vierte Verunreinigungsschicht stabilisiert die Durchschlagspannung der Halbleitervorrichtung. Somit kann der Leckstrom reduziert werden.
  • Die Aufgabe, Merkmale, Aspekte und Vorteile der in der Beschreibung offenbarten Technik werden aus der nachfolgenden detaillierten Beschreibung und den begleitenden Zeichnungen ersichtlicher.
  • Figurenliste
    • 1 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen einer Halbleitervorrichtung gemäß einer Ausführungsform veranschaulicht.
    • 2 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen einer Halbleitervorrichtung gemäß einer Ausführungsform veranschaulicht.
    • 3 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen einer Halbleitervorrichtung gemäß einer Ausführungsform veranschaulicht.
    • 4 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen einer Halbleitervorrichtung gemäß einer Ausführungsform veranschaulicht.
    • 5 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen einer Halbleitervorrichtung gemäß einer Ausführungsform veranschaulicht.
    • 6 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen einer Halbleitervorrichtung gemäß einer Ausführungsform veranschaulicht.
    • 7 ist ein Diagramm, das Wellenformen in einem Erholungsbetrieb veranschaulicht.
    • 8 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen einer Halbleitervorrichtung gemäß einer Ausführungsform veranschaulicht.
    • 9 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen einer Halbleitervorrichtung gemäß einer Ausführungsform veranschaulicht.
    • 10 ist eine Querschnittsansicht, die eine Struktur einer Halbleitervorrichtung veranschaulicht.
    • 11 ist eine Querschnittsansicht, die eine Struktur einer Halbleitervorrichtung veranschaulicht.
    • 12 ist ein Diagramm, das eine Verunreinigungskonzentrationsverteilung der PIN-Diode, die in 10 und 11 dargestellt ist, in einer Tiefenrichtung veranschaulicht.
  • Beschreibung der Ausführungsformen
  • Ausführungsformen werden nachfolgend mit Bezug auf die angehängten Zeichnungen beschrieben. Die Zeichnungen sind schematisch dargestellt, und die wechselseitigen Verhältnisse einer Größe und Position zwischen Bildern in den verschiedenen Zeichnungen sind nicht notwendigerweise genau, sondern können geeignet verändert sein. In der nachfolgenden Beschreibung werden die gleichen Bezugszeichen den gleichen Bestandselementen zugewiesen, und ihre Namen und Funktionen sind die gleichen. Somit kann die detaillierte Beschreibung derselben weggelassen sein.
  • In der nachfolgenden Beschreibung werden, selbst wenn Begriffe, die eine bestimmte Position und eine bestimmte Richtung ausdrücken, verwendet werden wie „hoch“, „runter“, „Seite“, „Unterseite“, „Front“ oder „Rückseite“, diese Begriffe für eine Einfachheit verwendet, um das Verständnis der Details der Ausführungsformen zu ermöglichen, und beziehen sich nicht auf die Richtungen, die tatsächlich verwendet werden.
  • Außerdem wird die erste Leitfähigkeitsart als ein n-Typ beschrieben, und die zweite Leitfähigkeitsart wird als ein p-Typ beschrieben.
  • [Ausführungsform 1]
  • Eine Halbleitervorrichtung gemäß einer Ausführungsform 1 wird nachfolgend beschrieben.
  • 10 und 11 sind Querschnittsansichten, die jeweils eine Struktur der Halbleitervorrichtung veranschaulichen. Eine PIN-Diode als ein Beispiel der Halbleitervorrichtung wird nachfolgend beschrieben.
  • Wie in 10 und 11 veranschaulicht, weist die PIN-Diode eine n+-Typ-Schicht 100, welche eine Kathodenschicht ist, eine n--Typ-Schicht 101, die auf der n+-Typ-Schicht 100 ausgebildet ist, eine p--Typ-Schicht 102, welche partiell in einer Oberflächenschicht der n--Typ-Schicht 101 ausgebildet und eine Anodenschicht ist, und p-Typ-Schichten 103, die in der Oberflächenschicht der n--Typ-Schicht 101 so ausgebildet sind, dass sie mit einem Abstand voneinander angeordnet sind und so ausgebildet sind, dass sie die p--Typ-Schicht 102 in einer Draufsicht umgeben. Die n+-Typ-Schicht 100 ist in der gesamten Unterseite der n--Typ-Schicht 101 ausgebildet.
  • 12 ist ein Diagramm, das eine Verunreinigungskonzentrationsverteilung in einer Tiefenrichtung der PIN-Diode veranschaulicht, die in 10 und 11 dargestellt ist. In 12 repräsentiert die vertikale Achse die Tiefe, und die horizontale Achse repräsentiert die Verunreinigungskonzentration.
  • Wie in 12 veranschaulicht, ist die Verunreinigungskonzentration der n+-Typ-Schicht 100 von der Unterseite der n--Typ-Schicht 101 bis zu einer vorbestimmten Tiefe fast konstant. Die Verunreinigungskonzentration der n--Typ-Schicht 101 ist in der Tiefenrichtung fast konstant. Die Verunreinigungskonzentration der p--Typ-Schicht 102 fällt relativ scharf von der Oberfläche der n--Typ-Schicht 101 in Richtung der Innenseite der n--Typ-Schicht 101.
  • Mit einer solchen Struktur können die p--Typ-Schicht 102 und die n+-Typ-Schicht 100 den Modulationspegel erhöhen und einen niedrigen EIN-Widerstand (niedrige Vf) erzielen, wie durch die gestrichelte Linie in 12 veranschaulicht. Um den Modulationspegel abzustimmen, wird eine Struktur offenbart, um die Verunreinigungskonzentration der p--Typ-Schicht 102, welche eine Anodenschicht ist, und die Verunreinigungskonzentration der n+-Typ-Schicht 100, welche eine Kathodenschicht ist, in einer Tiefenrichtung fast konstant zu halten (siehe zum Beispiel Patentdokument 1).
  • In den letzten Jahren ist der Ausgleich zwischen der Vorwärtsspannung (Vf) und einem Erholungsverlust durch Verdünnen von Halbleitersubstraten der PIN-Dioden, die hauptsächlich als Leistungshalbleitervorrichtungen verwendet werden, verbessert worden. Ein sehr dünnes Ausbilden der Halbleitersubstrate kann jedoch verursachen, dass die PIN-Dioden aufgrund eines sehr hohen Modulationspegels in einem EIN-Zustand und einer Teilkonzentration von Ladungsträgern in einem Erholungsbetrieb ausfallen. Mit anderen Worten wird ein sicherer Betriebsbereich (SOA) verschlechtert.
  • Außerdem benötigen Spezifikationen für einen geringen Erholungsverlust, das heißt Spezifikationen für eine hohe Vorwärtsspannung (Vf) durch ein Anpassen von Charakteristiken, eine Lebensdauerkontrolle, die zum Beispiel eine Elektronenstrahlbestrahlung verwendet.
  • [Struktur]
  • 1 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen der Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht.
  • Wie in 1 veranschaulicht, weist eine PIN-Diode die n--Typ-Schicht 101, n+-Typ-Schichten 10, die partiell in einer Unterseite der n--Typ-Schicht 101 ausgebildet sind, p--Typ-Schichten 12, die partiell in einer Oberflächenschicht der n--Typ-Schicht 101 ausgebildet sind, p-Typ-Schichten 13, die in der Oberflächenschicht der n--Typ-Schicht 101 ausgebildet sind, sodass sie mit einem Abstand voneinander angeordnet und so ausgebildet sind, dass sie die p--Typ-Schichten 12 in einer Draufsicht umgeben, eine Oxidschicht 14, die zwischen den p--Typ-Schichten 12 und den p-Typ-Schicht 13 und zwischen den p-Typ-Schichten 13 auf der n--Typ-Schicht 101 ausgebildet ist, Elektroden 15, die auf den p--Typ-Schichten 12 und den p-Typ-Schichten 13 ausgebildet sind, und eine Schutzschicht 16, die so ausgebildet ist, dass sie die Oxidschicht 14 bedeckt, auf.
  • Hierbei sind die n+-Typ-Schichten 10 und die p--Typ-Schichten 12 in einem Zellbereich an jeweiligen Positionen ausgebildet, die in einer Draufsicht nicht überlappen. Die n+-Typ-Schichten 10 und die p-Typ-Schichten 13 sind auch in einem Terminierungsbereich an jeweiligen Positionen ausgebildet, die in einer Draufsicht nicht überlappen. Insbesondere sind die n+-Typ-Schichten 10 in einer Draufsicht zwischen den p--Typ-Schichten 12, zwischen den p-Typ-Schichten 13 oder zwischen den p--Typ-Schichten 12 und den p-Typ-Schichten 13 und an jeweiligen Positionen ausgebildet, die weder mit den p--Typ-Schichten 12 noch mit den p-Typ-Schichten 13 überlappen.
  • Nur die n--Typ-Schicht 101 ist in der Oberfläche davon zwischen den p--Typ-Schichten 12, zwischen den p-Typ-Schichten 13 oder zwischen den p--Typ-Schichten 12 und den p-Typ-Schichten 13 vorhanden. Die n+-Typ-Schichten 10 weisen eine höhere Verunreinigungskonzentration auf als die n--Typ-Schicht 101.
  • [Fertigungsverfahren]
  • Als Nächstes wird ein Verfahren für ein Fertigen der in 1 veranschaulichten Halbleitervorrichtung beschrieben.
  • Zuerst wird die Oxidschicht 14 auf der n--Typ-Schicht 101 ausgebildet, welche ein Halbleitersubstrat ist, das zum Beispiel aus Silizium (Si) besteht. Die Oxidschicht 14 weist eine Dicke auf, die zum Beispiel ungefähr von 3000 × 10-10 m bis 10000 × 10-10 m reicht.
  • Als Nächstes wird, nachdem ein Muster durch Photolithographie und Ätzen ausgebildet worden ist, Bor auf die exponierte n--Typ-Schicht 101 dotiert. Eine Dosis des Bors reicht zum Beispiel ungefähr von 1 × 1013 [1/cm2] bis 1 × 1016 [1/cm2]. Dann werden die p-Typ-Schichten 13, die den Terminierungsbereich bilden, durch Einbringen von Bor in einem Bereich ungefähr von 900 °C bis 1200 °C für ungefähr 30 bis 120 Minuten ausgebildet.
  • Als Nächstes wird, nachdem ein Muster durch Photolithographie und Ätzen ausgebildet worden ist, Bor auf die exponierte n--Typ-Schicht 101 dotiert. Eine Dosis des Bors reicht zum Beispiel ungefähr von 1 × 1012 [1/cm2] bis 1 × 1015 [1/cm2]. Dann werden die p--Typ-Schichten 12, welche den Zellbereich bilden, durch Einbringen von Bor bei einem Bereich ungefähr von 900 °C bis 1200 °C für ungefähr 30 bis 120 Minuten ausgebildet.
  • Als Nächstes wird die Oxidschicht 14, die ungefähr von 5000 × 10-10 m bis 10000 × 10-10 m reicht, darauf angeordnet, um Kontaktbereiche zu gestalten, und wird geätzt. Dann wird Aluminium mit einer Dicke, die ungefähr von 1 µm bis 8 µm reicht, gesputtert. Nachdem ein Draht gestaltet worden ist, werden die Elektroden 15 durch Ätzen ausgebildet.
  • Als Nächstes wird die Schutzschicht 16 ausgebildet, und ein Teil der Schutzschicht 16, der zu einem Drahtverbindungsteil korrespondiert, wird entfernt. Hierbei ist eine untere Schicht der Schutzschicht 16 eine halbisolierende Schicht (SlnSiN-Schicht), und eine obere Schicht davon ist eine isolierende Schicht.
  • Die halbisolierende Schicht, welche die untere Schicht ist, weist eine Dicke, die ungefähr von 2000 × 10-10 m bis 10000 × 10-10 m reicht, und einen Brechungsindex, der ungefähr von 2,2 bis 2,7 reicht, auf. Die isolierende Schicht, welche die obere Schicht ist, weist eine Dicke, die ungefähr von 2000 × 10-10 m bis 10000 × 10-10 m reicht, und einen Brechungsindex, der von ungefähr 1,8 bis 2,2 reicht, auf.
  • Dann wird die Unterseite der n--Typ-Schicht 101, welche das Halbleitersubstrat ist, auf eine gewünschte Dicke poliert, und ein Muster wird durch Photolithographie so ausgebildet, dass es nicht mit den p--Typ-Schichten 12 und den p-Typ-Schichten 13 in der Oberfläche der n--Typ-Schicht 101 überlappt.
  • Dann werden die n+-Typ-Schichten 10 durch Implantieren von Ionen und weiter durch eine Wärmebehandlung (zum Beispiel Laserausglühen) ausgebildet. Bei dem Implantieren von Ionen wird zum Beispiel Phosphor oder Arsen mit einer Dosierung dotiert, die ungefähr von 1 × 1013 [1/cm2] bis 1 × 1016 [1/cm2] reicht.
  • [Vorteile]
  • Mit einer solchen Struktur überlappen die p--Typ-Schichten 12 in der Oberfläche der n--Typ-Schicht 101 in einer Draufsicht nicht mit den n+-Typ-Schichten 10 in der Unterseite der n--Typ-Schicht 101. Die p-Typ-Schichten 13 in der Oberfläche der n--Typ-Schicht 101 überlappen in einer Draufsicht auch nicht mit den n+-Typ-Schichten 10 in der Unterseite der n--Typ-Schicht 101. Da ein Anstieg des Modulationspegels verhindert werden kann, kann die Halbleitervorrichtung mit Spezifikationen für einen niedrigen Erholungsverlust, das heißt eine hohe Vorwärtsspannung (Vf) realisiert werden.
  • [Ausführungsform 2]
  • Eine Halbleitervorrichtung gemäß einer Ausführungsform 2 wird beschrieben. Nachfolgend werden die gleichen Bezugszeichen den gleichen Strukturen zugewiesen, die in der Ausführungsform 1 beschrieben sind, und die detaillierte Beschreibung derselben wird geeignet weggelassen.
  • [Struktur]
  • 2 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen der Halbleitervorrichtung gemäß der Ausführungsform 2 veranschaulicht.
  • Wie in 2 veranschaulicht, weist eine PIN-Diode die n--Typ-Schicht 101, n+-Typ-Schichten 10a, die partiell in der Unterseite der n--Typ-Schicht 101 ausgebildet sind, die p--Typ-Schichten 12, die p-Typ-Schichten 13, die Oxidschicht 14, die Elektroden 15 und die Schutzschicht 16 auf.
  • Hierbei sind die n+-Typ-Schichten 10a nur in einem Teil der Unterseite der n--Typ-Schicht 101 ausgebildet, der zu dem Zellbereich korrespondiert. Die n+-Typ-Schichten 10a und die p--Typ-Schichten 12 sind an jeweiligen Positionen ausgebildet, welche in einer Draufsicht nicht überlappen.
  • [Vorteile]
  • Mit einer solchen Struktur wird das Ladungsträgerniveau in dem Terminierungsbereich unterdrückt, wo die n+-Typ-Schichten 10a nicht ausgebildet sind. Somit kann die SOA-Unempfindlichkeit in einem Erholungsbetrieb verbessert werden.
  • [Ausführungsform 3]
  • Eine Halbleitervorrichtung gemäß einer Ausführungsform 3 wird beschrieben. Nachfolgend werden die gleichen Bezugszeichen den gleichen Strukturen zugewiesen, die in den Ausführungsformen 1 und 2 beschrieben sind, und die detaillierte Beschreibung derselben wird geeignet weggelassen.
  • [Struktur]
  • 3 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen der Halbleitervorrichtung gemäß der Ausführungsform 3 veranschaulicht. 3 veranschaulicht schematisch eine Struktur insbesondere in einem Zellbereich.
  • Wie in 3 veranschaulicht, weist eine PIN-Diode die n--Typ-Schicht 101, n+-Typ-Schichten 10b, die partiell in der Unterseite der n--Typ-Schicht 101 ausgebildet sind, p--Typ-Schichten 12b, die partiell in der Oberflächenschicht der n--Typ-Schicht 101 ausgebildet sind, und die Elektrode 15 auf.
  • Hierbei sind die n+-Typ-Schichten 10b und die p--Typ-Schichten 12b an jeweiligen Positionen ausgebildet, die in einer Draufsicht nicht überlappen.
  • Die Abstände jeweils zwischen der n+-Typ-Schicht 10b und der p--Typ-Schicht 12b unterscheiden sich abhängig von Positionen der n+-Typ-Schichten 10b an den Enden und Positionen der p--Typ-Schichten 12b an den Enden in einer Draufsicht. Ein Abstimmen von mindestens einem von: Positionen, an denen die n+-Typ-Schichten 10b in einer Draufsicht auszubilden sind; Breiten der auszubildenden n+-Typ-Schichten 10b; Positionen, an denen die p--Typ-Schichten 12b in einer Draufsicht auszubilden sind; und Breiten der auszubildenden p--Typ-Schichten 12b ermöglicht, dass die Abstände jeweils zwischen den n+-Typ-Schichten 10b und den p--Typ-Schichten 12b kontrolliert werden können
  • Zum Beispiel ermöglicht ein Abstimmen aller Breiten der auszubildenden n+-Typ-Schichten 10b in einer solchen Weise, dass ein Betrachtungswinkel von der n+-Typ-Schicht 10b zu der korrespondierenden p--Typ-Schicht 12b in der in 3 veranschaulichten Querschnittsansicht gleich einem Winkel Θ1 oder Θ2 ist, dass die Abstände jeweils zwischen der n+-Typ-Schicht 10b und der p--Typ-Schicht 12b konstant sind.
  • Alternativ können die Abstände jeweils zwischen der n+-Typ-Schicht 10b und der p--Typ-Schicht 12b zum Beispiel dadurch kontrolliert werden, dass die Breiten eines Teils der auszubildenden n+-Typ-Schichten 10b in einer solchen Weise ausgebildet werden, dass der Betrachtungswinkel von der n+-Typ-Schicht 10b zu der korrespondierenden p--Typ-Schicht 12b gleich dem Winkel Θ1 ist, und die Breiten der übrigen auszubildenden n+-Typ-Schichten 10b in einer solchen Weise ausgebildet werden, dass der Betrachtungswinkel von der n+-Typ-Schicht 10b zu der korrespondierenden p--Typ-Schicht 12b gleich dem Winkel Θ2 ist.
  • [Vorteile]
  • Mit einer solchen Struktur kann der Modulationspegel durch Kontrollieren der Abstände jeweils zwischen der n+-Typ-Schicht 10b und der p--Typ-Schicht 12b abgestimmt werden. Die Struktur, die eine Mehrzahl von gemischten Mustern der jeweiligen Abstände zwischen der n+-Typ-Schicht 10b und der p--Typ-Schicht 12b aufweist, erzeugt ebenso die gleichen Vorteile, die erhalten werden, wenn Elemente parallel verbunden werden, die eine Mehrzahl von Charakteristiken aufweisen.
  • Da ein elektrischer Strom nicht in einer solchen Weise fließt, dass der Betrachtungswinkel von der n+-Typ-Schicht 10b zu der korrespondierenden p--Typ-Schicht 12b größer oder gleich 45 Grad ist, fällt der Winkel, bei welchem der Modulationspegel abgestimmt werden kann innerhalb von 45 Grad. Mit anderen Worten ist ein Zwischenlagenabstand, welcher der Abstand zwischen der n+-Typ-Schicht 10b und der p--Typ-Schicht 12b in einer Draufsicht ist, kleiner oder gleich der Dicke der n--Typ-Schicht 101.
  • [Ausführungsform 4]
  • Eine Halbleitervorrichtung gemäß einer Ausführungsform 4 wird beschrieben. Nachfolgend werden die gleichen Bezugszeichen den gleichen Strukturen zugewiesen, die in den Ausführungsformen 1 bis 3 beschrieben sind, und die detaillierte Beschreibung derselben wird geeignet weggelassen.
  • [Struktur]
  • 4 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen der Halbleitervorrichtung gemäß der Ausführungsform 4 veranschaulicht.
  • Wie in 4 veranschaulicht, weist eine PIN-Diode die n--Typ-Schicht 101, n+-Typ-Schichten 10c, die partiell in der Unterseite der n--Typ-Schicht 101 ausgebildet sind, die p--Typ-Schichten 12, die p-Typ-Schichten 13, die Oxidschicht 14, die Elektroden 15, die Schutzschicht 16 und p-Typ-Schichten 17, die partiell in der Unterseite der n--Typ-Schicht 101 ausgebildet sind, auf.
  • Hierbei sind die n+-Typ-Schichten 10c nur in einem Teil der Unterseite der n--Typ-Schicht 101 ausgebildet, der zu dem Zellbereich korrespondiert. Die p-Typ-Schichten 17 sind nur in einem Teil der Unterseite der n--Typ-Schicht 101 ausgebildet, der zu dem Terminierungsbereich korrespondiert.
  • Hierbei sind die n+-Typ-Schichten 10c und die p--Typ-Schichten 12 an jeweiligen Positionen ausgebildet, welche in einer Draufsicht nicht überlappen. Die p-Typ-Schichten 17 und die p-Typ-Schichten 13 sind ebenfalls an jeweiligen Positionen ausgebildet, die in einer Draufsicht nicht überlappen.
  • [Vorteile]
  • Mit einer solchen Struktur wird das Ladungsträgerniveau in dem Terminierungsbereich unterdrückt, wo die n+-Typ-Schichten 10c nicht ausgebildet sind. Somit kann die SOA-Unempfindlichkeit in einem Erholungsbetrieb verbessert werden.
  • Da der Terminierungsbereich zum Ausbilden der p-Typ-Schichten 17 eine Transistorstruktur aufweist, kann ein bipolarer Betrieb während eines Erholungsbetriebs ein Schwingen (Oszillation) reduzieren.
  • [Ausführungsform 5]
  • Eine Halbleitervorrichtung gemäß einer Ausführungsform 5 wird beschrieben. Nachfolgend werden die gleichen Bezugszeichen den gleichen Strukturen zugewiesen, die in den Ausführungsformen 1 bis 4 beschrieben sind, und die detaillierte Beschreibung derselben wird geeignet weggelassen.
  • [Struktur]
  • 5 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen der Halbleitervorrichtung gemäß der Ausführungsform 5 veranschaulicht.
  • Wie in 5 veranschaulicht, weist eine PIN-Diode die n--Typ-Schicht 101, eine Pufferschicht 18 eines n-Typs, die in der Unterseite der n--Typ-Schicht 101 ausgebildet ist, n+-Typ-Schichten 10d, die partiell in der Unterseite der Pufferschicht 18 ausgebildet sind, die p--Typ-Schichten 12, die p-Typ-Schichten 13, die Elektroden 15 und eine p-Typ-Schicht 17d, die partiell in der Unterseite der Pufferschicht 18 ausgebildet ist, auf. Die Pufferschicht 18 weist eine geringere Verunreinigungskonzentration auf als die n+-Typ-Schichten 10d.
  • Hierbei sind die n+-Typ-Schichten 10d nur in einem Teil der Unterseite der Pufferschicht 18 ausgebildet, der zu dem Zellbereich korrespondiert. Die p-Typ-Schicht 17d ist nur in einem Bereich außer dem Bereich, in welchem die n+-Typ-Schichten 10d ausgebildet sind, in der Unterseite der Pufferschicht 18 ausgebildet.
  • Die n+-Typ-Schichten 10d und die p--Typ-Schichten 12 sind an jeweiligen Positionen ausgebildet, die in einer Draufsicht nicht überlappen.
  • [Fertigungsverfahren]
  • Als Nächstes wird ein Verfahren für ein Fertigen der Halbleitervorrichtung, die in 5 veranschaulicht ist, beschrieben.
  • Zuerst werden die Oxidschicht 14, die p-Typ-Schichten 13 in dem Terminierungsbereich, die p--Typ-Schichten 12 in dem Zellbereich, die Elektroden 15 und die Schutzschicht 16 ausgebildet, ähnlich wie in der Ausführungsform 1 veranschaulicht.
  • Dann wird die Unterseite der n--Typ-Schicht 101, welche das Halbleitersubstrat ist, auf eine gewünschte Dicke poliert, und die Pufferschicht 18 des n-Typs wird in der Unterseite der n--Typ-Schicht 101 ausgebildet. Dann wird ein Muster durch Photolithographie so ausgebildet, dass es nicht mit den p--Typ-Schichten 12 in der Oberfläche der n--Typ-Schicht 101 überlappt.
  • Dann werden die n+-Typ-Schichten 10d durch Implantieren von Ionen und weiter durch eine Wärmebehandlung (zum Beispiel Laserausglühen) ausgebildet. Die p-Typ-Schicht 17d wird ebenfalls ausgebildet.
  • [Vorteile]
  • Mit einer solchen Struktur wird die Durchschlagspannung der Halbleitervorrichtung stabil und der Leckstrom kann reduziert werden.
  • [Ausführungsform 6]
  • Eine Halbleitervorrichtung gemäß einer Ausführungsform 6 wird beschrieben. Nachfolgend werden die gleichen Bezugszeichen den gleichen Strukturen zugewiesen, die in den Ausführungsformen 1 bis 5 beschrieben sind, und die detaillierte Beschreibung derselben wird geeignet weggelassen.
  • [Struktur]
  • 6 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen der Halbleitervorrichtung gemäß der Ausführungsform 6 veranschaulicht. 6 veranschaulicht schematisch eine Struktur insbesondere in einem Zellbereich.
  • Wie in 6 veranschaulicht, weist eine PIN-Diode die n--Typ-Schicht 101, n+-Typ-Schichten 10e, die partiell in der Unterseite der n--Typ-Schicht 101 ausgebildet sind, p--Typ-Schichten 12e, die partiell in der Oberflächenschicht der n--Typ-Schicht 101 ausgebildet sind, die Elektrode 15 und p-Typ-Schichten 17e, die partiell in der Unterseite der n--Typ-Schicht 101 diffundiert sind, auf. Die p-Typ-Schichten 17e sind in dem Zellbereich in der Unterseite der n--Typ-Schicht 101 diffundiert. Die n+-Typ-Schichten 10e und die p-Typ-Schichten 17e sind so ausgebildet, dass sie in einer Draufsicht mit einem Abstand voneinander angeordnet sind.
  • Hierbei sind die n+-Typ-Schichten 10e und die p--Typ-Schichten 12e an jeweiligen Positionen ausgebildet, die in einer Draufsicht nicht überlappen. Die p-Typ-Schichten 17e und die p--Typ-Schichten 12e sind ebenfalls an jeweiligen Positionen ausgebildet, die in einer Draufsicht nicht überlappen. Die p-Typ-Schichten 17e und die n+-Typ-Schichten 10e sind ebenfalls an jeweiligen Positionen ausgebildet, die in einer Draufsicht nicht überlappen.
  • [Fertigungsverfahren]
  • Als Nächstes wird ein Verfahren für ein Fertigen der Halbleitervorrichtung, die in 6 veranschaulicht ist, beschrieben.
  • Zuerst werden die p--Typ-Schichten 12e in dem Zellbereich und die Elektrode 15 ausgebildet, ähnlich wie in der Ausführungsform 1 veranschaulicht.
  • Dann wird die Unterseite der n--Typ-Schicht 101, welche das Halbleitersubstrat ist, auf eine gewünschte Dicke poliert, und ein Muster wird durch Photolithographie so ausgebildet, dass es nicht mit den p--Typ-Schichten 12e in der Oberfläche der n--Typ-Schicht 101 überlappt.
  • Dann werden die n+-Typ-Schichten 10e durch Implantieren von Ionen und weiter durch eine Wärmebehandlung (zum Beispiel Laserausglühen) ausgebildet. Die p-Typ-Schichten 17e werden ebenfalls ausgebildet.
  • [Vorteile]
  • Da die Ladungsträgerdichte mit einer solchen Struktur reduziert werden kann, kann ein bipolarer Betrieb in dem Zellbereich während eines Erholungsbetriebs ein Schwingen (Oszillation) reduzieren.
  • 7 ist ein Diagramm, das Wellenformen in dem Erholungsbetrieb veranschaulicht. In 7 repräsentiert die vertikale Achse links einen Spannungswert [V], die vertikale Achse rechts repräsentiert einen Stromwert [A] und die horizontale Achse repräsentiert eine Zeit [µs].
  • Wie in 7 veranschaulicht, ist klar, dass ein bipolarer Betrieb (dicke Linien) ein Schwingen (Oszillation) mehr reduzieren kann als ohne den bipolaren Betrieb (dünne Linien).
  • [Ausführungsform 7]
  • Eine Halbleitervorrichtung gemäß einer Ausführungsform 7 wird beschrieben. Nachfolgend werden die gleichen Bezugszeichen den gleichen Strukturen zugewiesen, die in den Ausführungsformen 1 bis 6 beschrieben sind, und die detaillierte Beschreibung derselben wird geeignet weggelassen.
  • [Struktur]
  • 8 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen der Halbleitervorrichtung gemäß der Ausführungsform 7 veranschaulicht. 8 veranschaulicht schematisch eine Struktur insbesondere in einem Zellbereich.
  • Wie in 8 veranschaulicht, weist eine PIN-Diode die n--Typ-Schicht 101, eine Mehrzahl von n+-Typ-Schichten 10f, die partiell in der Unterseite der n--Typ-Schicht 101 ausgebildet sind, die p--Typ-Schichten 12e, die Elektrode 15 und p-Typ-Schichten 17f, die partiell in der Unterseite der n--Typ-Schicht 101 ausgebildet sind, auf.
  • Hierbei sind die n+-Typ-Schichten 10f und die p--Typ-Schichten 12e an jeweiligen Positionen ausgebildet, die in einer Draufsicht nicht überlappen. Die p-Typ-Schichten 17f und die p--Typ-Schichten 12e sind ebenfalls an jeweiligen Positionen ausgebildet, die in einer Draufsicht nicht überlappen. Die p-Typ-Schichten 17f sind so angeordnet, dass sie in einer Draufsicht zwischen den n+-Typ-Schichten 10f eingebettet sind.
  • [Vorteile]
  • Da Schichten, die die gleiche Leitfähigkeitsart aufweisen, in einem Abstand getrennt werden können, kann die Durchschlagspannung stabilisiert werden.
  • [Ausführungsform 8]
  • Eine Halbleitervorrichtung gemäß einer Ausführungsform 8 wird beschrieben. Nachfolgend werden die gleichen Bezugszeichen den gleichen Strukturen zugewiesen, die in den Ausführungsformen 1 bis 7 beschrieben sind, und die detaillierte Beschreibung derselben wird geeignet weggelassen.
  • [Struktur]
  • 9 ist eine Querschnittsansicht, die schematisch eine Struktur für ein Ausführen der Halbleitervorrichtung gemäß der Ausführungsform 8 veranschaulicht. 9 veranschaulicht schematisch eine Struktur insbesondere in einem Zellbereich.
  • Wie in 9 veranschaulicht, weist eine PIN-Diode die n--Typ-Schicht 101, n+-Typ-Schichten 10g, die partiell in der Unterseite der n--Typ-Schicht 101 ausgebildet sind, die p--Typ-Schichten 12e, die Elektrode 15 und p-Typ-Schichten 17g, die partiell in der Unterseite der n--Typ-Schicht 101 ausgebildet sind, auf.
  • Hierbei sind die n+-Typ-Schichten 10g und die p--Typ-Schichten 12e an jeweiligen Positionen ausgebildet, die in einer Draufsicht nicht überlappen. Die p-Typ-Schichten 17g und die p--Typ-Schichten 12e sind ebenfalls an jeweiligen Positionen ausgebildet, die in einer Draufsicht nicht überlappen. Die p-Typ-Schichten 17g sind so angeordnet, dass sie in einer Draufsicht zwischen den n+-Typ-Schichten 10g eingebettet sind. Die n+-Typ-Schichten 10g sind tiefer ausgebildet als die p-Typ-Schichten 17g von der Unterseite der n--Typ-Schicht 101.
  • [Vorteile]
  • Mit einer solchen Struktur kann verhindert werden, dass sich eine Verarmungsschicht ausbreitet, wenn sie rückwärts vorgespannt wird. Somit kann ein Anstieg des Leckstroms verhindert werden.
  • [Wirkungen]
  • Das Nachfolgende wird die Wirkungen veranschaulichen, die durch die vorstehend beschriebenen Ausführungsformen erzeugt werden. Die Wirkungen, die auf bestimmten Strukturen basieren, die in den Ausführungsformen veranschaulicht worden sind, werden nachfolgend beschrieben. Solange die gleichen Wirkungen erzeugt werden, können die anderen bestimmten Strukturen, die in dieser Beschreibung veranschaulicht worden sind, die nachfolgenden bestimmten Strukturen ersetzen. Die Ersetzung kann über eine Mehrzahl von Ausführungen hinweg ausgeführt werden. Mit anderen Worten können die in den verschiedenen Ausführungsformen veranschaulichten Strukturen kombiniert werden und erzeugen die gleichen Wirkungen.
  • Eine Halbleitervorrichtung gemäß den Ausführungsformen weist die n--Typ-Schicht 101, die zu einer Halbleiterschicht einer ersten Leitfähigkeitsart (n-Typ) korrespondiert, die n+-Typ-Schicht 10, die zu einer ersten Verunreinigungsschicht der ersten Leitfähigkeitsart korrespondiert, und die p--Typ-Schicht 12 und weiter die p-Typ-Schicht 13, die zu einer Mehrzahl von zweiten Verunreinigungsschichten einer zweiten Leitfähigkeitsart (p-Typ) korrespondieren, auf.
  • Die n+-Typ-Schicht 10 ist partiell in einer Unterseite der n--Typ-Schicht 101 diffundiert und weist eine höhere Verunreinigungskonzentration auf als die n--Typ-Schicht 101. Die p--Typ-Schicht 12 und die p-Typ-Schicht 13 sind partiell in einer Oberfläche der n--Typ-Schicht 101 diffundiert.
  • Die n+-Typ-Schicht 10 ist in einer Draufsicht zwischen den p--Typ-Schichten 12, zwischen den p-Typ-Schichten 13 oder zwischen den p--Typ-Schichten 12 und den p-Typ-Schichten 13 und an einer Position ausgebildet, die weder mit den p--Typ-Schichten 12 noch mit den p-Typ-Schichten 13 überlappt.
  • Nur die n--Typ-Schicht 101 ist zwischen den p--Typ-Schichten 12, zwischen den p-Typ-Schichten 13 oder zwischen den p--Typ-Schichten 12 und den p-Typ-Schichten 13 in der Oberfläche der n--Typ-Schicht 101 vorhanden.
  • Mit einer solchen Struktur sind die p--Typ-Schichten 12 in der Oberfläche der n--Typ-Schicht 101 und die n+-Typ-Schichten 10 in der Unterseite der n--Typ-Schicht 101 an jeweiligen Positionen angeordnet, welche in einer Draufsicht nicht überlappen. Die p-Typ-Schicht 13 in der Oberfläche der n--Typ-Schicht 101 und die n+-Typ-Schicht 10 in der Unterseite der n--Typ-Schicht 101 sind an jeweiligen Positionen angeordnet, welche in einer Draufsicht nicht überlappen. Somit kann zum Beispiel ein Abstimmen eines Abstands zwischen der n+-Typ-Schicht 10 und jeder der p--Typ-Schichten 12 einen Anstieg des Modulationspegels verhindern. Somit kann eine Teilkonzentration von Ladungsträgern in einem Erholungsbetrieb verhindert werden, ohne zum Beispiel eine Elektronenstrahlbestrahlung zu benötigen. Mit anderen Worten kann die Halbleitervorrichtung mit niedrigen Erholungsverlustspezifikationen, das heißt Spezifikationen einer hohen Vorwärtsspannung (Vf) realisiert werden. Der Hochgeschwindigkeitserholungsbetrieb (niedriges EREC) kann ebenfalls realisiert werden.
  • Die in der Beschreibung veranschaulichten Strukturen und andere als diese Strukturen können geeignet weggelassen werden. Mit anderen Worten können nur diese Strukturen die Wirkungen erzeugen. Wenn jedoch mindestens eine der anderen Strukturen, die in der Beschreibung veranschaulicht sind, optional hinzugefügt ist, das heißt, wenn eine andere Struktur, welche in der Beschreibung veranschaulicht ist, aber nicht als die vorstehende Struktur beschrieben ist, zu den vorstehenden Strukturen hinzugefügt ist, können ebenfalls die gleichen vorstehenden Vorteile erzeugt werden.
  • Gemäß den vorstehenden Ausführungsformen weisen die zweiten Verunreinigungsschichten auf: die p--Typ-Schicht 12, die zu einer Zellverunreinigungsschicht korrespondiert, die partiell in einem Zellbereich diffundiert ist; und die p-Typ-Schicht 13, die zu einer Mehrzahl von Anschlussverunreinigungsschichten korrespondiert.
  • Die p-Typ-Schichten 13 sind in der Oberfläche der n--Typ-Schicht 101 so diffundiert, dass sie mit einem Abstand voneinander angeordnet sind, und jede der p-Typ-Schichten 13 ist in einem Terminierungsbereich ausgebildet, sodass sie die p--Typ-Schicht 12 in einer Draufsicht umgibt, wobei der Terminierungsbereich in einer Draufsicht den Zellbereich umgibt.
  • Eine solche Struktur ermöglicht, dass die Durchschlagspannung der Halbleitervorrichtung verbessert wird, die eine Schutzringstruktur in dem Terminierungsbereich verwendet.
  • Gemäß den vorstehenden Ausführungsformen ist die n+-Typ-Schicht 10a, die zu der ersten Verunreinigungsschicht korrespondiert, nur in dem Zellbereich in der Unterseite der n--Typ-Schicht 101 partiell diffundiert.
  • Mit einer solchen Struktur wird das Ladungsträgerniveau in dem Terminierungsbereich unterdrückt, wo die n+-Typ-Schicht 10a nicht ausgebildet ist. Somit kann die SOA-Unempfindlichkeit in einem Erholungsbetrieb verbessert werden.
  • Gemäß den vorstehenden Ausführungsformen weist die Halbleitervorrichtung die p-Typ-Schicht 17 auf, welche zu einer dritten Verunreinigungsschicht der zweiten Leitfähigkeitsart korrespondiert und partiell in dem Terminierungsbereich in der Unterseite der n--Typ-Schicht 101 diffundiert ist.
  • Da der Terminierungsbereich zum Ausbilden der p-Typ-Schichten 17 eine Transistorstruktur aufweist, kann mit einer solchen Struktur der bipolare Betrieb während eines Erholungsbetriebs ein Schwingen (Oszillation) reduzieren.
  • Gemäß den vorstehenden Ausführungsformen ist die p-Typ-Schicht 17e, die zu der dritten Verunreinigungsschicht korrespondiert, partiell nur in dem Zellbereich in der Unterseite der n--Typ-Schicht 101 diffundiert.
  • Mit einer solchen Struktur wird die Durchschlagspannung der Halbleitervorrichtung stabil und der Leckstrom kann reduziert werden.
  • Gemäß den vorstehenden Ausführungsformen ist die p-Typ-Schicht 17 in einer Draufsicht zwischen den p--Typ-Schichten 12, zwischen den p-Typ-Schichten 13 oder zwischen der p--Typ-Schicht 12 und der p-Typ-Schicht 13 und an einer Position ausgebildet, welche weder mit den p--Typ-Schichten 12 noch mit den p-Typ-Schichten 13 überlappt.
  • Mit einer solchen Struktur sind die p--Typ-Schichten 12 in der Oberfläche der n--Typ-Schicht 101 und die n+-Typ-Schicht 10c in der Unterseite der n--Typ-Schicht 101 an jeweiligen Positionen angeordnet, welche in einer Draufsicht nicht überlappen. Die p-Typ-Schicht 13 in der Oberfläche der n--Typ-Schicht 101 und die n+-Typ-Schicht 10c in der Unterseite der n--Typ-Schicht 101 sind an jeweiligen Positionen angeordnet, welche in einer Draufsicht nicht überlappen. Somit kann zum Beispiel ein Abstimmen eines Abstands zwischen der n+-Typ-Schicht 10c und jeder der p--Typ-Schichten 12 einen Anstieg des Modulationspegels verhindern.
  • Die Halbleitervorrichtung gemäß den vorstehenden Ausführungsformen weist die Pufferschicht 18 auf, die zu einer vierten Verunreinigungsschicht der ersten Leitfähigkeitsart (n-Typ) korrespondiert und partiell in der Unterseite der n--Typ-Schicht 101 diffundiert ist.
  • Die Pufferschicht 18 weist eine geringere Verunreinigungskonzentration auf als die n+-Typ-Schicht 10d, die zu der ersten Verunreinigungsschicht korrespondiert. Die n+-Typ-Schicht 10d ist partiell in der Pufferschicht 18 diffundiert. Die p-Typ-Schicht 17d, die zu der dritten Verunreinigungsschicht korrespondiert, ist partiell in der Pufferschicht 18 diffundiert.
  • Mit einer solchen Struktur stabilisiert die Pufferschicht 18 die Durchschlagspannung der Halbleitervorrichtung. Somit kann der Leckstrom reduziert werden.
  • Gemäß den vorstehenden Ausführungsformen sind die n+-Typ-Schicht 10e, die zu der ersten Verunreinigungsschicht korrespondiert, und die p-Typ-Schicht 17e, die zu der dritten Verunreinigungsschicht korrespondiert, so ausgebildet, dass sie in einer Draufsicht mit einem Abstand voneinander angeordnet sind.
  • Da die Ladungsträgerdichte mit einer solchen Struktur reduziert werden kann, kann ein bipolarer Betrieb in dem Zellbereich während eines Erholungsbetriebs ein Schwingen (Oszillation) reduzieren. Der Hochgeschwindigkeitserholungsbetrieb (niedriges EREC) kann ebenfalls realisiert werden.
  • Gemäß den vorstehenden Ausführungsformen weist die Halbleitervorrichtung die n+-Typ-Schichten 10f auf, die zu einer Mehrzahl der ersten Verunreinigungsschichten korrespondieren. Die p-Typ-Schicht 17f, die zu der dritten Verunreinigungsschicht korrespondiert, ist so angeordnet, dass sie in einer Draufsicht zwischen den n+-Typ-Schichten 10f eingebettet ist.
  • Da Schichten, die die gleiche Leitfähigkeitsart aufweisen, mit einer solchen Struktur in einem Abstand getrennt werden können, kann die Durchschlagspannung stabilisiert werden.
  • Gemäß den vorstehenden Ausführungsformen ist die n+-Typ-Schicht 10g, die zu der ersten Verunreinigungsschicht in der Unterseite der n--Typ-Schicht 101 korrespondiert, tiefer ausgebildet als die p-Typ-Schicht 17g, die zu der dritten Verunreinigungsschicht in der Unterseite der n--Typ-Schicht 101 korrespondiert.
  • Mit einer solchen Struktur kann verhindert werden, dass sich eine Verarmungsschicht ausbreitet, wenn sie rückwärts vorgespannt wird. Somit kann ein Anstieg des Leckstroms verhindert werden.
  • Gemäß den vorstehenden Ausführungsformen ist ein Zwischenlagenabstand kleiner oder gleich einer Dicke der n--Typ-Schicht 101, wobei der Zwischenlagenabstand ein Abstand in einer Draufsicht zwischen der n+-Typ-Schicht 10b, die zu der ersten Verunreinigungsschicht korrespondiert, und jeder der zweiten Verunreinigungsschichten ist.
  • Mit einer solchen Struktur kann ein Abstimmen eines Abstands zwischen der n+-Typ-Schicht 10 und jeder der p--Typ-Schichten 12 in einem Bereich, in welchem der Zwischenlagenabstand kleiner oder gleich der Dicke der n--Typ-Schicht 101 ist, einen Anstieg des Modulationspegels verhindern.
  • Gemäß den vorstehenden Ausführungsformen weist eine Mehrzahl von Zwischenlagenabständen einen Zwischenlagenabstand auf, der sich von anderen Zwischenlagenabständen unterscheidet.
  • Mit einer solchen Struktur kann der Modulationspegel durch ein Kontrollieren der Abstände jeweils zwischen der n+-Typ-Schicht 10b und der p--Typ-Schicht 12b abgestimmt werden. Die Struktur, die eine Mehrzahl von gemischten Mustern der Abstände jeweils zwischen der n+-Typ-Schicht 10b und der p--Typ-Schicht 12b aufweist, erzeugt ebenfalls die gleichen Vorteile, die erhalten werden, wenn Elemente parallel verbunden werden, die eine Mehrzahl von Charakteristiken aufweisen.
  • Gemäß den vorstehenden Ausführungsformen weist eine Halbleitervorrichtung auf: die n--Typ-Schicht 101, die zu einer Halbleiterschicht einer ersten Leitfähigkeitsart (n-Typ) korrespondiert; die n+-Typ-Schicht 10d, die zu einer ersten Verunreinigungsschicht der ersten Leitfähigkeitsart korrespondiert; die p--Typ-Schicht 12 und weiter die p-Typ-Schicht 13, die zu einer Mehrzahl von zweiten Verunreinigungsschichten einer zweiten Leitfähigkeitsart (p-Typ-) korrespondieren; die p-Typ-Schicht 17d, die zu einer dritten Verunreinigungsschicht der zweiten Leitfähigkeitsart korrespondiert; und die Pufferschicht 18, die zu einer vierten Verunreinigungsschicht der ersten Leitfähigkeitsart korrespondiert.
  • Die n+-Typ-Schicht 10d ist partiell in der Unterseite der n--Typ-Schicht 101 diffundiert und weist eine höhere Verunreinigungskonzentration auf als die n--Typ-Schicht 101. Die p--Typ-Schicht 12 und die p-Typ-Schicht 13 sind partiell in einer Oberfläche der n--Typ-Schicht 101 diffundiert.
  • Die n+-Typ-Schicht 10d ist in einer Draufsicht zwischen den p--Typ-Schichten 12, zwischen den p-Typ-Schichten 13 oder zwischen der p--Typ-Schicht 12 und der p-Typ-Schicht 13 und an einer Position ausgebildet, welche weder mit den p--Typ-Schichten 12 noch den p-Typ-Schichten 13 überlappt.
  • Nur die n--Typ-Schicht 101 ist zwischen den p--Typ-Schichten 12, zwischen den p-Typ-Schichten 13 oder zwischen der p--Typ-Schicht 12 und der p-Typ-Schicht 13 in der Oberfläche der n--Typ-Schicht 101 vorhanden. Die n+-Typ-Schicht 10d ist in dem Zellbereich in der Unterseite der n--Typ-Schicht 101 diffundiert.
  • Die p-Typ-Schicht 17d ist ebenfalls in der Unterseite der n--Typ-Schicht 101 diffundiert. Die Pufferschicht 18 ist in der Unterseite der n--Typ-Schicht 101 diffundiert.
  • Die Pufferschicht 18 weist eine geringere Verunreinigungskonzentration auf als die n+-Typ-Schicht 10d. Die n+-Typ-Schicht 10d ist partiell in der Pufferschicht 18 diffundiert. Die p-Typ-Schicht 17d ist partiell in der Pufferschicht 18 diffundiert.
  • Mit einer solchen Struktur sind die p--Typ-Schichten 12 in der Oberfläche der n--Typ-Schicht 101 und die n+-Typ-Schicht 10d in der Unterseite der n--Typ-Schicht 101 an jeweiligen Positionen angeordnet, welche in einer Draufsicht nicht überlappen. Die p-Typ-Schicht 13 in der Oberfläche der n--Typ-Schicht 101 und die n+-Typ-Schicht 10d in der Unterseite der n--Typ-Schicht 101 sind an jeweiligen Positionen angeordnet, welche in einer Draufsicht nicht überlappen. Somit kann zum Beispiel ein Abstimmen eines Abstands zwischen der n+-Typ-Schicht 10d und jeder der p--Typ-Schichten 12 einen Anstieg des Modulationspegels verhindern. Die Pufferschicht 18 stabilisiert die Durchschlagspannung der Halbleitervorrichtung. Somit kann der Leckstrom reduziert werden.
  • [Modifikationen]
  • Die Bestandselemente, die in den vorstehenden Ausführungsformen als ein Element beschrieben sind, können mehr als eins sein, es sei denn, es ist widersprüchlich. Die jeweiligen Bestandselemente sind konzeptionelle Einheiten und weisen ein Bestandselement auf, das eine Mehrzahl von Strukturen aufweist, wobei ein Bestandselement zu einem Teil einer Struktur korrespondiert, und eine Mehrzahl von Bestandselementen in einer Struktur enthalten sind. Weiter weist jedes der Bestandselemente eine Struktur auf, die eine andere Struktur oder Form aufweist, solange sie die gleiche Funktion ausführt.
  • Auf die Erklärung in der Beschreibung wird für alle Aufgaben der vorliegenden Technik Bezug genommen, und sie wird nicht als Stand der Technik angesehen.
  • Wenn Ausführungsformen zum Beispiel den Namen eines Materials ohne besondere Bestimmung spezifizieren, schließt das Material ein anderes Additiv, zum Beispiel eine Legierung ein, es sei denn, es ist widersprüchlich.
  • Obwohl in den vorstehenden Ausführungsformen die erste Leitfähigkeitsart als ein n-Typ beschrieben wird und die zweite Leitfähigkeitsart als ein p-Typ beschrieben wird, können sie vertauscht werden.
  • Bezugszeichenliste
    • 10, 10a, 10b, 10c, 10d, 10e, 10f, 10g, 100
    n+-Typ-Schicht,
    12, 12b, 12e, 102
    p--Typ-Schicht,
    13, 17, 17d, 17e, 17f, 17g, 103
    p-Typ-Schicht,
    14
    Oxidschicht,
    15
    Elektrode,
    16
    Schutzschicht,
    18
    Pufferschicht,
    101
    n--Typ-Schicht.

Claims (13)

  1. Halbleitervorrichtung, aufweisend: eine Halbleiterschicht (101) einer ersten Leitfähigkeitsart; eine erste Verunreinigungsschicht (10, 10a-10g) der ersten Leitfähigkeitsart, wobei die erste Verunreinigungsschicht (10, 10a-10g) partiell in einer Unterseitenoberfläche der Halbleiterschicht (101) diffundiert ist und eine höhere Verunreinigungskonzentration aufweist als die Halbleiterschicht (101), wobei die Unterseitenoberfläche der Halbleiterschicht (101) eine unterste Halbleiteroberfläche der Halbleitervorrichtung bildet; und eine Mehrzahl von zweiten Verunreinigungsschichten (12, 13) einer zweiten Leitfähigkeitsart, wobei die zweiten Verunreinigungsschichten (12, 13) partiell in einer Oberfläche der Halbleiterschicht (101) diffundiert sind, wobei die erste Verunreinigungsschicht (10, 10a-10g) in einer Draufsicht zwischen den zweiten Verunreinigungsschichten (12, 13) und an einer Position ausgebildet ist, welche nicht mit den zweiten Verunreinigungsschichten (12, 13) überlappt, und nur die Halbleiterschicht (101) zwischen den zweiten Verunreinigungsschichten (12, 13) in der Oberfläche der Halbleiterschicht (101) vorhanden ist.
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei die zweiten Verunreinigungsschichten (12, 13) aufweisen: eine Zellverunreinigungsschicht (12), die partiell in einem Zellbereich diffundiert ist; und eine Mehrzahl von Anschlussverunreinigungsschichten (13), die in der Oberfläche der Halbleiterschicht (101) diffundiert sind, sodass sie mit einem Abstand voneinander angeordnet sind, wobei jede der Anschlussverunreinigungsschichten (13) in einem Terminierungsbereich ausgebildet ist, um die Zellverunreinigungsschicht (12) in einer Draufsicht zu umschließen, wobei der Terminierungsbereich den Zellbereich in einer Draufsicht umgibt.
  3. Halbleitervorrichtung gemäß Anspruch 2, wobei die erste Verunreinigungsschicht (10a-10g) partiell nur in dem Zellbereich in der Unterseitenoberfläche der Halbleiterschicht (101) diffundiert ist.
  4. Halbleitervorrichtung gemäß Anspruch 2 oder 3, weiter aufweisend eine dritte Verunreinigungsschicht (17, 17d-17g) der zweiten Leitfähigkeitsart, wobei die dritte Verunreinigungsschicht (17, 17d-17g) partiell in dem Terminierungsbereich in der Unterseitenoberfläche der Halbleiterschicht (101) diffundiert ist.
  5. Halbleitervorrichtung gemäß Anspruch 4, wobei die dritte Verunreinigungsschicht (17d-17g) partiell in dem Zellbereich in der Unterseitenoberfläche der Halbleiterschicht (101) diffundiert ist.
  6. Halbleitervorrichtung gemäß Anspruch 4, wobei die dritte Verunreinigungsschicht (17, 17e-17g) in einer Draufsicht zwischen den zweiten Verunreinigungsschichten (12, 13) und an einer Position ausgebildet ist, welche nicht mit den zweiten Verunreinigungsschichten (12, 13) überlappt.
  7. Halbleitervorrichtung gemäß Anspruch 5, weiter aufweisend eine vierte Verunreinigungsschicht (18) der ersten Leitfähigkeitsart, wobei die vierte Verunreinigungsschicht (18) partiell in der Unterseitenoberfläche der Halbleiterschicht (101) diffundiert ist, wobei die vierte Verunreinigungsschicht (18) eine geringere Verunreinigungskonzentration aufweist als die erste Verunreinigungsschicht (10d), die erste Verunreinigungsschicht (10d) partiell in der vierten Verunreinigungsschicht (18) diffundiert ist, und die dritte Verunreinigungsschicht (17d) partiell in der vierten Verunreinigungsschicht (18) diffundiert ist.
  8. Halbleitervorrichtung gemäß Anspruch 4, wobei die erste Verunreinigungsschicht (10e) und die dritte Verunreinigungsschicht (17e) so ausgebildet sind, dass sie in einer Draufsicht mit einem Abstand voneinander angeordnet sind.
  9. Halbleitervorrichtung gemäß Anspruch 4, aufweisend eine Mehrzahl von ersten Verunreinigungsschichten (10f), wobei die dritte Verunreinigungsschicht (17f) so ausgebildet ist, dass sie in einer Draufsicht zwischen der Mehrzahl der ersten Verunreinigungsschichten (10f) eingebettet ist.
  10. Halbleitervorrichtung gemäß Anspruch 4, wobei die erste Verunreinigungsschicht (10g) in der Unterseitenoberfläche der Halbleiterschicht (101) tiefer ausgebildet ist als die dritte Verunreinigungsschicht (17g) in der Unterseitenoberfläche der Halbleiterschicht (101).
  11. Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei ein Zwischenlagenabstand kleiner oder gleich einer Dicke der Halbleiterschicht (101) ist, wobei der Zwischenlagenabstand ein Abstand in einer Draufsicht zwischen der ersten Verunreinigungsschicht (10b) und jeder der zweiten Verunreinigungsschichten (12, 13) ist.
  12. Halbleitervorrichtung gemäß Anspruch 11, aufweisend eine Mehrzahl der ersten Verunreinigungsschichten (10b) und die Mehrzahl von zweiten Verunreinigungsschichten (12, 13), wobei eine Mehrzahl der Zwischenlagenabstände einen Zwischenlagenabstand aufweist, der sich von anderen Zwischenlagenabständen unterscheidet.
  13. Halbleitervorrichtung, aufweisend: eine Halbleiterschicht (101) einer ersten Leitfähigkeitsart; eine erste Verunreinigungsschicht (10d) der ersten Leitfähigkeitsart, wobei die erste Verunreinigungsschicht (10d) partiell in einer Unterseite der Halbleiterschicht (101) diffundiert ist und eine höhere Verunreinigungskonzentration aufweist als die Halbleiterschicht (101); und eine Mehrzahl von zweiten Verunreinigungsschichten (12, 13) einer zweiten Leitfähigkeitsart, wobei die zweiten Verunreinigungsschichten (12, 13) partiell in einer Oberfläche der Halbleiterschicht (101) diffundiert sind, wobei die erste Verunreinigungsschicht (10d) in einer Draufsicht zwischen den zweiten Verunreinigungsschichten (12, 13) und an einer Position ausgebildet ist, welche nicht mit den zweiten Verunreinigungsschichten (12, 13) überlappt, nur die Halbleiterschicht (101) zwischen den zweiten Verunreinigungsschichten (12, 13) in der Oberfläche der Halbleiterschicht (101) vorhanden ist, die erste Verunreinigungsschicht (10d) partiell nur in einem Zellbereich in der Unterseite der Halbleiterschicht (101) diffundiert ist, die Halbleitervorrichtung weiter aufweist: eine dritte Verunreinigungsschicht (17d) der zweiten Leitfähigkeitsart, wobei die dritte Verunreinigungsschicht partiell in der Unterseite der Halbleiterschicht (101) diffundiert ist; und eine vierte Verunreinigungsschicht (18) der ersten Leitfähigkeitsart, wobei die vierte Verunreinigungsschicht partiell in der Unterseite der Halbleiterschicht (101) diffundiert ist, die vierte Verunreinigungsschicht (18) eine geringere Verunreinigungskonzentration aufweist als die erste Verunreinigungsschicht (10d), die erste Verunreinigungsschicht (10d) partiell in der vierten Verunreinigungsschicht (18) diffundiert ist, und die dritte Verunreinigungsschicht (17d) partiell in der vierten Verunreinigungsschicht (18) diffundiert ist.
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