DE112015000244T5 - Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

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Abstract

Eine Halbleitervorrichtung (100) umfasst ein n-leitendes Halbleitersubstrat (1) aus Siliziumkarbid, eine n-leitende Halbleiterschicht (2), einen p-leitenden Basis-Bereich (4), einen n-leitenden Source-Bereich (6), einen p-leitenden Kontaktbereich (7), einen Gate-Isolierfilm (9), eine Gate-Elektrode (10) und eine Source-Elektrode (13). Die Halbleitervorrichtung (100) weist eine Drain-Elektrode (12) auf einer Rückseite des Halbleitersubstrats (1) auf. Auf einer Rückseite der Gate-Elektrode (10) ist ein Zwischenschicht-Isolierfilm (11) angeordnet. Der Zwischenschicht-Isolierfilm (11) weist eine Vielzahl von Schichten auf, von denen eine Schicht aus einem Siliziumnitridfilm (11b) gebildet ist. Mit solch einer Struktur kann eine Verschlechterung der Eigenschaften der Halbleitervorrichtung unterdrückt werden. Ferner können Steigerungen in der Anzahl von Verfahrensschritten bei der Herstellung unterdrückt werden.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung.
  • STAND DER TECHNIK
  • Hochtemperatur-Schwellenspannungs-(„High Temperature Gate Bias”, HTGB)Tests werden bezüglich Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET), die Siliziumkarbid (SiC) verwenden, durchgeführt. Bei einem HTGB-Test wird eine Spannung zwischen einem Gate und einer Source für eine lange Zeitdauer in einer Hochtemperatur-Umgebung angelegt. Während des HTGB-Tests nimmt eine Schwellenspannung (Vth) zwischen Gate und Source bekanntermaßen ab.
  • Die Schwellenspannung nimmt aufgrund der Diffusion einer Störstelle von einer externen Quelle ab. Es wurde ein Verfahren zum Bilden beispielsweise einer Titan-(Ti)Legierung, welche die Diffusion von Störstellen in die Oberfläche des MOSFET verhindert, offenbart, das eine Abnahme der Schwellenspannung verhindert (siehe beispielsweise Patentschrift 1). Der Diffusionskoeffizient eines Siliziumnitridfilms ist kleiner als der eines Siliziumoxid-(SiO2)Films, weshalb die Verwendung eines Siliziumnitrid-(SiN)Films auch denkbar ist, um die Diffusion von Störstellen zu verhindern (siehe beispielsweise Nichtpatentliteratur 1 und 2).
    Patentschrift 1: Japanische Patent-Offenlegungsschrift Nr. 2012-129503
    Nichtpatentliteratur 1: Perkins, W. G., et al, ”Diffusion and Permeation of He, Ne, Ar, Kr, and D2 through Silicon Oxide Thin Films”, J. Chem. Phys., Vol. 54, Nr. 4, S. 1683–1694, (1971)
    Nichtpatentliteratur 2: Arnoldbik, W. M., et al, ”Dynamic behavior of hydrogen in silicon nitride and oxynitride films made by low-pressure chemical vapor deposition”, Phys. Rev. B, Vol. 48, Nr. 8, S. 5444–5456, (1993)
  • OFFENBARUNG DER ERFINDUNG
  • DURCH DIE ERFINDUNG ZU LÖSENDE AUFGABE
  • Nichtsdestotrotz, da MOS-Oberflächenstrukturen kompliziert sind, kann wenn ein Barriere-Metall aus einer Titanlegierung auf einer MOS-Struktur gebildet wird, ein Teil des Barriere-Metalls mangelhaft sein, wodurch die Schwellenspannung reduziert sein kann. Ferner, kann wenn ein Elektroden-Pad unter Verwendung von Aluminium (Al) gebildet ist, ein Problem darin auftreten, dass die Anzahl der Schritte zum Zeitpunkt der Herstellung zunimmt, da sich die Ätzverfahren für eine Titanlegierung, die das Barriere-Metall bildet, und Aluminium unterscheiden. Außerdem ist der Härtegrad eines Siliziumnitridfilms hoch, was den Siliziumnitridfilm ungeeignet macht für die Verwendung beim Bilden komplizierter Oberflächenstrukturen, wie jene eines MOS.
  • Zur Lösung des obigen Problems hat sich die vorliegende Erfindung die Aufgabe gestellt, eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitzustellen, die einen Abfallen der Schwellenspannung und eine Verschlechterung der Eigenschaften der Halbleitervorrichtung unterdrücken kann.
  • MITTEL ZUM LÖSEN DER AUFGABE
  • Um die oben genannten Probleme zu lösen und ein Ziel zu erfüllen wird eine Halbleitervorrichtung gemäß der vorliegenden Erfindung mit den folgenden Eigenschaften vorgeschlagen. Die Halbleitervorrichtung umfasst ein aus Siliziumkarbid eines ersten Leitfähigkeitstyps gebildetes Halbleitersubstrat; und eine Halbleiterschicht des ersten Leitfähigkeitstyps mit einer Störstellenkonzentration, die niedriger als jene des Halbleitersubstrats ist, ist auf einer ersten Hauptfläche des Halbleitersubstrats angeordnet. Ein Basis-Bereich eines zweiten Leitfähigkeitstyps ist auf einer Oberfläche der Halbleiterschicht angeordnet; und ein Source-Bereich des ersten Leitfähigkeitstyps ist auf einem Oberflächenbereich des Basis-Bereichs angeordnet. Ein Kontaktbereich des zweiten Leitfähigkeitstyps mit einer Störstellenkonzentration, die höher als jene des Basis-Bereichs ist, ist in einem Oberflächenbereich des Basis-Bereichs angeordnet; eine Source-Elektrode, die den Source-Bereich und den Kontaktbereich kontaktiert, ist angeordnet. Ein Gate-Isolierfilm ist auf einer Oberfläche des Basis-Bereichs zwischen der Halbleiterschicht und dem Source-Bereich angeordnet; und eine Gate-Elektrode ist auf einer Oberfläche des Gate-Isolierfilms angeordnet. Ein Zwischenschicht-Isolierfilm ist auf einer Oberfläche der Gate-Elektrode angeordnet; und eine Drain-Elektrode ist auf einer zweiten Hauptfläche des Halbleitersubstrats angeordnet. Der Zwischenschicht-Isolierfilm umfasst eine Vielzahl von Schichten und unter der Vielzahl von Schichten ist mindestens eine Schicht, die eine erste Schicht aus einem Siliziumnitridfilm ist.
  • Um die oben genannten Probleme zu lösen und ein Ziel zu erfüllen wird eine Halbleitervorrichtung gemäß der vorliegenden Erfindung mit den folgenden Eigenschaften vorgeschlagen. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat aus Siliziumkarbid eines ersten Leitfähigkeitstyps; und eine Halbleiterschicht des ersten Leitfähigkeitstyps ist auf einer ersten Hauptfläche des Halbleitersubstrats angeordnet und weist eine Störstellenkonzentration auf, die niedriger als jene des Halbleitersubstrats ist. Ein Halbleiterbereich eines zweiten Leitfähigkeitstyps ist in einem Teil eines Oberflächenbereichs der Halbleiterschicht angeordnet; und ein Basis-Bereich ist auf einer Oberfläche des Halbleiterbereichs angeordnet und weist eine Störstellenkonzentration auf, die niedriger als jene des Halbleiterbereichs ist. Ein Topfbereich aus einem Siliziumkarbid des ersten Leitfähigkeitstyps ist auf der Oberfläche der Halbleiterschicht angeordnet, kontaktiert den Basis-Bereich und weist eine Störstellenkonzentration auf, die niedriger als jene des Halbleitersubstrats ist. Ein Source-Bereich des ersten Leitfähigkeitstyps ist in einem Oberflächenbereich des Basis-Bereichs und entfernt vom Topfbereich angeordnet und weist eine Störstellenkonzentration auf, die höher als jene des Topfbereichs ist. Ein Kontaktbereich des zweiten Leitfähigkeitstyps ist in einer Oberfläche des Basis-Bereichs angeordnet und kontaktiert den Source-Bereich und weist eine Störstellenkonzentration auf, die höher als jene des Basis-Bereichs ist. Eine Source-Elektrode, die den Source-Bereich und den Kontaktbereich kontaktiert, ist angeordnet. Ein Gate-Isolierfilm ist auf einer Oberfläche des Basis-Bereichs zwischen dem Topfbereich und dem Source-Bereich angeordnet; und eine Gate-Elektrode ist auf einer Oberfläche des Gate-Isolierfilms angeordnet. Ein Zwischenschicht-Isolierfilm ist auf einer Oberfläche der Gate-Elektrode angeordnet; und eine Drain-Elektrode ist auf einer zweiten Hauptfläche des Halbleitersubstrats angeordnet. Der Zwischenschicht-Isolierfilm umfasst eine Vielzahl von Schichten und unter der Vielzahl von Schichten ist mindestens eine Schicht ist, die eine erste Schicht aus einem Siliziumnitridfilm ist.
  • Ferner ist im Zwischenschicht-Isolierfilm die erste Schicht durch eine zweite Schicht aus einem Siliziumoxidfilm eingeklemmt.
  • Ferner weist die erste Schicht eine Dicke von mindestens 0.2 μm auf.
  • Ferner ist im Zwischenschicht-Isolierfilm die zweite Schicht, die sich auf der ersten Schicht befindet aus einem Glas gebildet, bei dem Bor und Phosphor zu Siliziumoxid beigemengt sind.
  • Ferner ist die erste Schicht eine oberste Schicht des Zwischenschicht-Isolierfilms.
  • Ferner weist die erste Schicht eine Dicke von mindestens 0,5 μm auf.
  • Ferner ist ein Kristallebenenindex der ersten Hauptfläche des Halbleitersubstrats eine Ebene, die parallel zu oder um bis zu 10 Grad geneigt gegenüber einer (000-1) Ebene ist.
  • Ferner ist ein Kristallebenenindex der ersten Hauptfläche des Halbleitersubstrats eine Ebene, die parallel zu oder um bis zu 10 Grad geneigt gegenüber einer (0001) Ebene ist.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst einen Schritt des Bildens eines Zwischenschicht-Isolierfilms, der eine Vielzahl von Schichten umfasst, wobei unter der Vielzahl von Schichten mindestens eine Schicht aus einem Siliziumnitridfilm gebildet ist. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat aus Siliziumkarbid eines ersten Leitfähigkeitstyps; eine Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einer ersten Hauptfläche des Halbleitersubstrats gebildet ist, und die eine Störstellenkonzentration aufweist, die niedriger als jene des Halbleitersubstrats ist; einen Basis-Bereich eines zweiten Leitfähigkeitstyps, der auf einer Oberfläche der Halbleiterschicht gebildet ist; einen Source-Bereich des ersten Leitfähigkeitstyps, der auf einem Oberflächenbereich des Basis-Bereichs gebildet ist; einen Kontaktbereich des zweiten Leitfähigkeitstyps, der in einem Oberflächenbereich des Basis-Bereichs gebildet ist, und der eine Störstellenkonzentration aufweist, die höher als jene des Basis-Bereichs ist; eine Source-Elektrode, die den Source-Bereich mit dem Kontaktbereich kontaktiert; einen Gate-Isolierfilm, der auf einer Oberfläche des Basis-Bereichs zwischen der Halbleiterschicht und dem Source-Bereich gebildet ist; eine Gate-Elektrode, die auf einer Oberfläche des Gate-Isolierfilms gebildet ist; der Zwischenschicht-Isolierfilm, der auf einer Oberfläche der Gate-Elektrode gebildet ist; und eine Drain-Elektrode, die auf einer zweiten Hauptfläche des Halbleitersubstrats gebildet ist.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst einen Schritt des Bildens eines Zwischenschicht-Isolierfilms, der eine Vielzahl von Schichten umfasst, wobei unter der Vielzahl von Schichten mindestens eine Schicht aus einem Siliziumnitridfilm gebildet ist. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat aus Siliziumkarbid eines ersten Leitfähigkeitstyps; eine Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einer ersten Hauptfläche des Halbleitersubstrats gebildet ist, und die eine Störstellenkonzentration aufweist, die niedriger als jene des Halbleitersubstrats ist; einen Halbleiterbereich eines zweiten Leitfähigkeitstyps, der in einem Teil eines Oberflächenbereichs der Halbleiterschicht gebildet ist; einen Basis-Bereich, der auf einer Oberfläche des Halbleiterbereichs gebildet ist, und der eine Störstellenkonzentration aufweist, die niedriger als jene des Halbleiterbereichs ist; einen Topfbereich aus einem Siliziumkarbid des ersten Leitfähigkeitstyps, der auf der Oberfläche der Halbleiterschicht gebildet ist und den Basis-Bereich kontaktiert, und der eine Störstellenkonzentration aufweist, die niedriger als jene des Halbleitersubstrats ist; einen Source-Bereich des ersten Leitfähigkeitstyps, der in einem Oberflächenbereich des Basis-Bereichs und entfernt vom Topfbereich angeordnet ist, und der eine Störstellenkonzentration aufweist, die höher als jene des Topfbereichs ist; einen Kontaktbereich des zweiten Leitfähigkeitstyps, der in einer Oberfläche des Basis-Bereichs gebildet ist und den Source-Bereich kontaktiert, und der eine Störstellenkonzentration aufweist, die höher als jene des Basis-Bereichs ist; eine Source-Elektrode, die den Source-Bereich mit dem Kontaktbereich kontaktiert; einen Gate-Isolierfilm, der auf einer Oberfläche des Basis-Bereichs zwischen dem Topfbereich und dem Source-Bereich gebildet ist; eine Gate-Elektrode, die auf einer Oberfläche des Gate-Isolierfilms gebildet ist; der Zwischenschicht-Isolierfilm, der auf einer Oberfläche der Gate-Elektrode gebildet ist; und eine Drain-Elektrode, die auf einer zweiten Hauptfläche des Halbleitersubstrats gebildet ist.
  • Gemäß der vorliegenden Erfindung verhindert die im Zwischenschicht-Isolierfilm gebildete Schicht aus einem Siliziumnitridfilm Diffusion von Elementen, welche bewirkt, dass sich die Schwellwertspannung an der Schnittstelle des Siliziumoxidfilms und des Halbleiters verringert. Dadurch werden Absenkungen der Schwellwertspannung unterdrückt.
  • Obwohl ein Siliziumnitridfilm einen hohen Härtegrad aufweist, was dessen Deckkraft schlechter als jene eines Siliziumoxidfilms macht und den Siliziumnitridfilm anfällig für Rissbildung werden lässt, wird wie beschrieben ein Siliziumoxidfilm in einer Schicht unter dem Siliziumnitridfilm angeordnet, wodurch die Deckkraft verbessert wird und Probleme wie Rissbildung verhindert werden. Ferner wird eine Schwankung der Schwellwertspannung im Vergleich mit einem Fall, in dem der Zwischenschicht-Isolierfilm, also die Schicht, die durch den Siliziumnitridfilm mit einer Dicke von weniger als 0.2 μm gebildet wird, verringert.
  • AUSWIRKUNG DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung sinkt die Schwellwertspannung und eine Verschlechterung der Eigenschaften der Halbleitervorrichtung kann unterdrückt werden. Ferner können Steigerungen in der Anzahl von Verfahrensschritten bei der Herstellung unterdrückt werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Schnittansicht eines Beispiels einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung;
  • 2 ist eine Schnittansicht eines Zustands während der Herstellung in einem Beispiel eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform;
  • 3 ist eine Schnittansicht eines Zustands nachfolgend auf den in 2 dargestellten Zustand;
  • 4 ist eine Schnittansicht eines Zustands nachfolgend auf den in 3 dargestellten Zustand;
  • 5 ist eine Schnittansicht eines Zustands nachfolgend auf den in 4 dargestellten Zustand;
  • 6 ist eine Schnittansicht eines Zustands nachfolgend auf den in 5 dargestellten Zustand;
  • 7 ist ein Eigenschaftsdiagramm eines Beispiels von Kenndaten von Veränderungen der Schwellwertspannung für ein Vergleichsbeispiel und ein erstes Beispiel und ein zweites Beispiel der Halbleitervorrichtung gemäß der ersten Ausführungsform und einer zweiten Ausführungsform der vorliegenden Erfindung; und
  • 8 ist eine Schnittansicht eines Beispiels einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der Erfindung.
  • AUSFÜHRUNGSFORM(EN) DER ERFINDUNG
  • Ausführungsformen einer Halbleitervorrichtung und eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung werden ausführlich unter Bezugnahme auf die begleitenden Zeichnungen beschrieben. Bei der vorliegenden Beschreibung und begleitenden Zeichnungen werden Schichten und Bereiche mit Präfix n oder p bezeichnet, um auszudrücken, dass die Majoritätsladungsträger Elektronen beziehungsweise Löcher sind. Zusätzlich bedeutet ein an das n oder p angefügtes + oder –, dass die Störstellenkonzentration respektive höher oder niedriger ist, als in Schichten und Bereichen ohne + oder – Bei der folgenden Beschreibung der Ausführungsformen und den begleitenden Zeichnungen bezeichnen identische Bezugszeichen identische Bestandteile und werden nicht wiederholt beschrieben. Zusätzlich bedeutet ein an das p angefügtes –, dass die Störstellenkonzentration niedriger ist, als in Schichten und Bereichen, bei denen ein – angefügt ist. Ferner, bedeutet in der vorliegenden Beschreibung hinsichtlich der Erklärung von Miller-Indices ein „–”, dass ein Balken an einen unmittelbar dem „–” folgenden Index angefügt ist, und ein negativer Index wird durch ein dem Index vorangestelltes „–” ausgedrückt.
  • Obwohl die Beschreibung hier einen 1200 V-MOSFET als ein Beispiel für die Halbleitervorrichtung angibt, ist die Halbleitervorrichtung gemäß der vorliegenden Erfindung nicht auf einen 1200 V-MOSFET beschränkt. Bei der folgenden Beschreibung und den begleitenden Zeichnungen werden identische Bestandteile mit denselben Bezugszeichen markiert und nicht wiederholt beschrieben.
  • (Erste Ausführungsform)
  • • Beispiel einer Halbleitervorrichtung gemäß der ersten Ausführungsform
  • 1 ist eine Schnittansicht eines Beispiels der Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung; Wie in 1 dargestellt umfasst eine Halbleitervorrichtung 100 gemäß der ersten Ausführungsform einen aktiven Bereich 101 und eine Seitenabschlussstruktur 102. Die Seitenabschlussstruktur 102 kann derart angeordnet sein, dass sie den aktiven Bereich 101 umgibt. Die Halbleitervorrichtung 100 weist ein n+ Halbleitersubstrat 1 aus Siliziumkarbid und eine n Halbleiterschicht 2 auf.
  • Das n+ Halbleitersubstrat 1 kann zum Beispiel ein monokristallines Siliziumkarbidsubstrat sein, bei dem Siliziumkarbid mit Stickstoffatomen (N) mit einer Störstellenkonzentration von ungefähr 2 × 1018/cm3 dotiert ist. Das n+ Halbleitersubstrat 1 bildet beispielsweise einen Drain-Bereich. Eine erste Hauptfläche des n+ Halbleitersubstrats 1 kann zum Beispiel eine (000-1)-Ebene sein. Die erste Hauptfläche des n+ Halbleitersubstrats 1 kann zum Beispiel eine Ebene parallel zur (000-1)-Ebene sein oder eine um 10 Grad oder weniger geneigte Ebene. Die erste Hauptfläche des n+ Halbleitersubstrats 1 kann zum Beispiel eine (000-1)-Ebene mit einem Abweichungswinkel von ungefähr 4 Grad in einer <11-20>-Richtung sein. In der Beschreibung der vorliegenden Ausführungsform wird eine Vorderseite des n+ Halbleitersubstrats 1 als die erste Hauptfläche angenommen und eine Rückseite wird als zweite Hauptfläche angenommen.
  • Die n Halbleiterschicht 2 ist auf der ersten Hauptfläche des n+ Halbleitersubstrats 1 angeordnet. Die Störstellenkonzentration der n Halbleiterschicht 2 ist kleiner als die des n+ Halbleitersubstrats 1. Die n Halbleiterschicht 2 kann zum Beispiel eine Halbleiterschicht sein, bei der Siliziumkarbid mit Stickstoffatomen (N) mit einer Störstellenkonzentration von ungefähr 1 × 1016/cm3 dotiert ist. Die n Halbleiterschicht 2 bildet beispielsweise eine n-leitende Drift-Schicht. Die Dicke der n Halbleiterschicht 2 kann zum Beispiel ungefähr 10 μm betragen. Die n Halbleiterschicht 2 kann auf dem n+ Halbleitersubstrat 1 mittels einem Verfahren zum Epitaxialwachstum gestapelt sein.
  • Eine Struktur des aktiven Bereichs 101 wird nun beschrieben. Im aktiven Bereich 101 sind auf Seiten einer ersten Hauptfläche des n+ Halbleitersubstrats 1 MOS-Strukturen der Halbleitervorrichtung, d. h. Vorrichtungsstrukturen, gebildet. In dem in 1 dargestellten Beispiel können mehrere MOS-Strukturen parallel zueinander angeordnet sein, obwohl nur eine MOS-Struktur im aktiven Bereich 101 gezeigt ist.
  • Die Halbleitervorrichtung 100 weist zum Beispiel p+ Halbleiterbereiche 3, p Basis-Bereiche 4, n+ Source-Bereiche 6, p+ Kontaktbereiche 7, Source-Elektroden 13, einen Gate-Isolierfilm 9 und eine Gate-Elektrode 10 als MOS-Strukturen auf. Im aktiven Bereich 101, auf Seiten der zweiten Hauptfläche des n+ Halbleitersubstrats 1 sind beispielsweise eine Rückseiten-Elektrode, die eine Drain-Elektrode 12 bildet und ein Rückseiten-Elektroden-Pad, das ein Drain-Elektroden-Pad 16 bildet, angeordnet.
  • Die p+ Halbleiterbereiche 3 sind in einem Teil eines Oberflächenbereichs der n Halbleiterschicht 2 angeordnet. Die p+ Halbleiterbereiche 3 können zum Beispiel einen weiteren Bereich des Oberflächenbereichs der n Halbleiterschicht 2 einklemmend angeordnet sein. Die p+ Halbleiterbereiche 3 können zum Beispiel ein Halbleiterbereich sein, wo das Siliziumkarbid mit Aluminiumatomen mit einer Konzentration von ungefähr 3 × 1018/cm3 dotiert ist. Die Breite der p+ Halbleiterbereiche 3 kann zum Beispiel ungefähr 13 μm betragen. Die Tiefe der p+ Halbleiterbereiche 3 kann zum Beispiel ungefähr 0,5 μm betragen. Ein Bereich zwischen benachbarten p+ Halbleiterbereichen 3 ist ein Bereich der n Halbleiterschicht 2. Ein Abstand zwischen benachbarten der p+ Halbleiterbereichen 3 kann zum Beispiel ungefähr 2 μm betragen.
  • Die p Basis-Bereiche 4 sind auf einer Oberfläche der p+ Halbleiterbereiche 3 angeordnet. Die Störstellenkonzentration der p Basis-Bereiche 4 ist kleiner als die der p+ Halbleiterbereiche 3. Die p Basis-Bereiche 4 können zum Beispiel ein Halbleiterbereich sein, wo das Siliziumkarbid mit Aluminiumatomen mit einer Konzentration von ungefähr 8 × 1015/cm3 dotiert ist. Die Dicke der p Basis-Bereiche 4 kann zum Beispiel ungefähr 0,5 μm betragen. Die p Basis-Bereiche 4 können durch Strukturieren einer auf die n Halbleiterschicht 2 gestapelte p Halbleiterschicht durch ein Verfahren zum Epitaxialwachstum gebildet sein.
  • Ein n Topfbereich 8 ist auf der Oberfläche der n Halbleiterschicht 2 in einem Bereich angeordnet, der zwischen benachbarten p+ Halbleiterbereichen 3 liegt. Der n Topfbereich 8 ist die p Basis-Bereiche 4 kontaktierend angeordnet. Die Störstellenkonzentration des n Topfbereichs 8 ist kleiner als die des n+ Halbleitersubstrats 1. Die Störstellenkonzentration des n Topfbereichs 8 kann zum Beispiel ungefähr 2 × 1016/cm3 betragen. Der n Topfbereich 8 kann zum Beispiel, wie oben beschrieben, ein Bereich sein, in dem die Leitfähigkeit eines Bereichs der auf die n Halbleiterschicht 2 gestapelten p Halbleiterschicht durch ein Verfahren zum Epitaxialwachstum durch Ionenimplantation von Phosphoratomen und Wärmebehandlung umgekehrt wurde. Siliziumatome (Si) eines Bereichs des Topfbereichs 8 sind durch die ionenimplantierten Phosphoratome ersetzt. Der Topfbereich 8 bildet zum Beispiel die n Halbleiterschicht 2 und den n-leitenden Driftbereich. Die Tiefe des n Topfbereichs 8 kann zum Beispiel ungefähr 0,6 μm betragen. Die Breite des n Topfbereichs 8 kann zum Beispiel ungefähr 2 μm betragen.
  • Die n+ Source-Bereiche 6 sind auf einem Oberflächenbereich der p Basis-Bereiche 3 auf den p+ Halbleiterbereichen 3 angeordnet. Die n+ Source-Bereiche 6 sind entfernt vom n Topfbereich 8 angeordnet. Die Störstellenkonzentration der n+ Source-Bereiche 6 ist höher als die des n Topfbereichs 8.
  • Die p+ Kontaktbereiche 7 sind gegenüberliegend des n Topfbereichs 8 mit den p Basis-Bereichen 4 dazwischenliegend angeordnet, d. h. sie sind entfernt vom n Topfbereich 8 bei der Seitenabschlussstruktur 102 angeordnet. Die p+ Kontaktbereiche 7 kontaktieren die n+ Source-Bereiche 6. Die p+ Kontaktbereiche 7 dringen beispielsweise in die p Halbleiterschicht, welche die p Basis-Bereiche 4 auf der n Halbleiterschicht 2 ausbildet, ein und kontaktiert die p+ Halbleiterbereiche 3. Die Störstellenkonzentration der p+ Kontaktbereiche 7 ist höher als die der p Basis-Bereiche 4.
  • Der Gate-Isolierfilm 9 ist auf einer Oberfläche der p Basis-Bereiche 4 in einem Bereich zwischen dem n Topfbereich 8 und den n+ Source-Bereichen 6 angeordnet. Der Gate-Isolierfilm 9 kann sich zum Beispiel von der Oberfläche eines an den n Topfbereichs 8 angrenzenden ersten p Basis-Bereichs 4, über eine Oberfläche des n Topfbereichs 8, bis zur Oberfläche eines an den n Topfbereichs 8 angrenzenden und dem ersten p Basis-Bereich 4 über den n Topfbereich 8 gegenüberliegenden zweiten p Basis-Bereichs 4 erstrecken. Der Gate-Isolierfilm 9 kann sich zum Beispiel bis zur Seitenabschlussstruktur 102 erstrecken. Der Gate-Isolierfilm 9 kann beispielsweise ein Oxidfilm sein. Die Dicke des Gate-Isolierfilms 9 kann zum Beispiel ungefähr 100 nm betragen.
  • Die Gate-Elektrode 10 ist auf einer Oberfläche des Gate-Isolierfilms 9 angeordnet. Die Gate-Elektrode 10 kann sich zum Beispiel von einer Position über dem ersten p Basis-Bereich 4 erstrecken und über den n Topfbereich 8 bis zu einer Position über dem zweiten Basis-Bereich 4 verlaufen. Die Gate-Elektrode 10 kann unter Verwendung eines leitfähigen Materials gebildet werden. Die Gate-Elektrode 10 kann beispielsweise unter Verwendung von polykristallinem Silizium, das mit Phosphoratomen dotiert ist, gebildet werden. Die Gate-Elektrode 10 kann zum Beispiel mit einem Gate-Pad in einem in 1 nicht gezeigten Bereich elektrisch verbunden sein.
  • Die Gate-Elektrode 10 ist von einem Zwischenschicht-Isolierfilm 11 bedeckt. Der Zwischenschicht-Isolierfilm 11 erstreckt sich bis zur Seitenabschlussstruktur 102 und ist an der gesamten Seite, wo die Gate-Elektrode 10 angeordnet ist, angeordnet. Der Zwischenschicht-Isolierfilm 11 hat einen mehrlagigen Aufbau und kann zum Beispiel einen Siliziumoxidfilm 11a an einer unteren Schicht und einen Siliziumnitridfilm 11b an einer unteren Schicht aufweisen. Der Siliziumoxidfilm 11a kann zum Beispiel unter Verwendung eines nichtdotierten Silicatglases („Nondoped Silicate Glass”, NSG) oder unter Verwendung eines Phosphorsilicatglases (PSG) gebildet sein. Die Dicke des Siliziumoxidfilms 11a kann beispielsweise ungefähr 0,5 μm betragen. Die Dicke des Siliziumnitridfilms 11b kann beispielsweise ungefähr 3 μm oder weniger betragen. Die Dicke des Siliziumnitridfilms 11b kann beispielsweise ungefähr 0,5 μm betragen.
  • Die Source-Elektroden 13 sind beispielsweise in Kontaktlöchern, die in den Zwischenschicht-Isolierfilm 11 eindringen, im aktiven Bereich 101 und der Seitenabschlussstruktur 102 angeordnet, und der Gate-Isolierfilm 9 ist im aktiven Bereich 101 und der Seitenabschlussstruktur 102 angeordnet. Die Source-Elektroden 13 kontaktieren die n+ Source-Bereiche 6 und die p+ Kontaktbereiche 7. Die Source-Elektroden 13 sind elektrisch mit den n+ Source-Bereichen 6 und den p+ Kontaktbereiche 7 verbunden. Die Source-Elektroden 12 sind von der Gate-Elektrode 10 durch den Zwischenschicht-Isolierfilm 11 isoliert.
  • Die Halbleitervorrichtung 100 kann ein Source-Elektroden-Pad 14 aufweisen. Das Source-Elektroden-Pad 14 ist derart angeordnet, dass es die Source-Elektroden 13 und den Zwischenschicht-Isolierfilm 13 im aktiven Bereich 101 bedeckt. Das Source-Elektroden-Pad 14 kontaktiert die Source-Elektroden 13. Das Source-Elektroden-Pad 14 ist elektrisch mit den die Source-Elektroden 13 verbunden. Die Dicke des Source-Elektroden-Pad 14 kann in einem Bereich auf dem Zwischenschicht-Isolierfilm 11 zum Beispiel 5 μm betragen. Das Source-Elektroden-Pad 14 kann zum Beispiel unter Verwendung von Aluminium (Al) gebildet sein.
  • Die Drain-Elektrode 12 ist auf einer zweiten Hauptfläche des n+ Halbleitersubstrats 1 angeordnet. Die Drain-Elektrode 12 kann unter Verwendung einer leitfähigen Schicht, zum Beispiel eines Metallfilms, gebildet sein. Die Drain-Elektrode 12 kann zum Beispiel unter Verwendung von Nickel (Ni) gebildet sein. Die Drain-Elektrode 12 bildet einen ohmschen Kontakt mit dem n+ Halbleitersubstrat 1.
  • Das Drain-Elektroden-Pad 16 ist auf einer Oberfläche der Drain-Elektrode 12 angeordnet. Das Drain-Elektroden-Pad 16 kann unter Verwendung einer leitfähigen Schicht, zum Beispiel eines Metallfilms, gebildet sein. Das Drain-Elektroden-Pad 16 kann beispielsweise aus sequentiell auf der Drain-Elektrode 12 gestapeltem Titan (Ti), Nickel (Ni) und Gold (Au) gebildet sein. Das Drain-Elektroden-Pad 16 ist elektrisch mit der Drain-Elektrode 12 verbunden.
  • Ein Aufbau der Seitenabschlussstruktur 102 wird nun beschrieben. Die Halbleitervorrichtung 100 kann einen p– Halbleiterbereich 5a, einen p– Halbleiterbereich 5b und einen Schutzfilm 15 in der Seitenabschlussstruktur 102 aufweisen.
  • Der p– Halbleiterbereich 5a ist auf einem Teil des Oberflächenbereichs der n Halbleiterschicht 2 in der Seitenabschlussstruktur 102 angeordnet. Der p– Halbleiterbereich 5a kontaktiert zum Beispiel den p+ Halbleiterbereich 3. Der p– Halbleiterbereich 5a kann die p+ Halbleiterbereiche 3 umgebend angeordnet sein. Der p– Halbleiterbereich 3 kann zum Beispiel ein Halbleiterbereich sein, wo das Siliziumkarbid mit Aluminiumatomen dotiert ist. Die Störstellenkonzentration des p– Halbleiterbereichs 5a ist kleiner als die der p+ Halbleiterbereiche 3.
  • Der p– Halbleiterbereich 5b ist in einem Teil des Oberflächenbereichs der n Halbleiterschicht 2 in der Seitenabschlussstruktur 102 angeordnet. Der p– Halbleiterbereich 5b kontaktiert zum Beispiel den p– Halbleiterbereich 5a. Der p– Halbleiterbereich 5b kann den p– Halbleiterbereich 5a umgebend angeordnet sein. Der p– Halbleiterbereich 5b kann zum Beispiel ein Halbleiterbereich sein, wo das Siliziumkarbid mit Aluminiumatomen dotiert ist. Die Störstellenkonzentration des p– Halbleiterbereichs 5b ist niedriger als die des p– Halbleiterbereichs 5a.
  • Auf diese Weise kann die Halbleitervorrichtung 100 durch den ersten p–-leitenden Bereich 5a und den zweiten p–-leitenden Bereich 5b eine Übergangsabschluss-Erweiterungs-(„Junction Termination Extension”, JTE)Struktur mit zwei Zonen aufweisen, bei der zwei p-leitende Bereiche mit unterschiedlicher Störstellenkonzentration parallel zueinander liegen, so dass sie sich berühren. Ohne Beschränkung auf eine JTE-Struktur mit zwei Zonen kann die Halbleitervorrichtung 100 eine mehrzonige JTE-Struktur aufweisen, bei der 3 oder mehr p-leitende Bereiche mit unterschiedlichen Störstellenkonzentrationen parallel zueinander liegen, so dass sie sich berühren. Außerdem kann die Halbleitervorrichtung 100 zum Beispiel eine Abschlussstruktur aufweisen, bei der mehrere p-leitende Bereiche in einem festgelegten Intervall zueinander angeordnet sind, so dass sie eine feldbegrenzende Ringstruktur bilden.
  • Der Schutzfilm 15 kann derart angeordnet sein, dass er das Source-Elektroden-Pad 14 auf Seiten der Seitenabschlussstruktur 102 bedeckt. Der Schutzfilm 15 bildet einen Passivierungsfilm. Der Schutzfilm 15 hat die Funktion Entladungen zu verhindern. Der Schutzfilm 15 kann zum Beispiel aus Polyimid gebildet sein.
  • • Beispiel eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform
  • 2 ist eine Schnittansicht eines Zustands während der Herstellung in einem Beispiel des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform. 3 ist eine Schnittansicht eines Zustands nachfolgend auf den in 2 dargestellten Zustand. 4 ist eine Schnittansicht eines Zustands nachfolgend auf den in 3 dargestellten Zustand. 5 ist eine Schnittansicht eines Zustands nachfolgend auf den in 4 dargestellten Zustand. 6 ist eine Schnittansicht eines Zustands nachfolgend auf den in 5 dargestellten Zustand.
  • Wie in 2 dargestellt wird das n+ Halbleitersubstrat 1 aus einem n-leitenden Siliziumkarbid hergestellt. Auf der ersten Hauptfläche des n+ Halbleitersubstrats 1 wird eine n-leitende Störstelle, zum Beispiel Stickstoffatome, dotiert, während die n Halbleiterschicht 2 aus Siliziumkarbid epitaktisch auf eine Dicke von ungefähr 10 μm angewachsen wird. Der Zustand bis zum diesem Punkt ist in 2 dargestellt.
  • Wie in 3 dargestellt ist auf der Oberfläche der n Halbleiterschicht 2 eine Maske (nicht dargestellt) mit einer festgelegten Öffnung durch ein photolithographisches Verfahren gebildet ist. Eine p-leitende Störstelle, zum Beispiel Aluminiumatome, ist ionenimplantiert, wodurch wie in 3 durch gepunktete Linien dargestellt, in einem Teil eines Oberflächenbereichs der n Halbleiterschicht 2 zum Beispiel erste Ionenimplantationsbereiche 21 mit einer Breite von ungefähr 13 μm und einer Tiefe von ungefähr 0,5 μm angeordnet sind, so dass ein Abstand zwischen benachbarten Ionenimplantationsbereichen 21 ungefähr 2 μm beträgt. Die ersten Ionenimplantationsbereiche 21 werden beispielsweise zu den p+ Halbleiterbereichen 3 durch die im Folgenden beschriebene Wärmebehandlung. Eine Dosiermenge der Ionenimplantation zum Anordnen der ersten Ionenimplantationsbereiche 21 kann beispielsweise so eingestellt werden, dass die Störstellenkonzentration der p+ Halbleiterbereiche 3 ungefähr 3 × 1018/cm3 beträgt.
  • Die bei der Ionenimplantation benutzte Maske zum Anordnen der ersten Ionenimplantationsbereiche 21 wird entfernt. Auf der Oberfläche der n Halbleiterschicht 2 wird eine p-leitende Störstelle, zum Beispiel Aluminiumatome, dotiert, während eine zweite Halbleiterschicht 22 aus Siliziumkarbid epitaktisch auf eine Dicke von ungefähr 0,5 μm angewachsen wird. Die zweite Halbleiterschicht 22 wird zum Beispiel zu den p Basisbereichen 4 durch ein photolithographisches Verfahren und ein Ätzverfahren, wie im Folgen beschrieben wird. Eine Dosiermenge der Ionenimplantation zum Anordnen der zweiten Halbleiterschicht 22 kann beispielsweise so eingestellt werden, dass die Störstellenkonzentration der p Basis-Bereiche 4 ungefähr 8 × 1015/cm3 beträgt. Der Zustand bis zum diesem Punkt ist in 3 dargestellt.
  • Wie in 4 dargestellt ist auf der Oberfläche der zweiten Halbleiterschicht 22 eine Maske (nicht dargestellt) mit einer festgelegten Öffnung durch ein photolithographisches Verfahren gebildet ist. Ein Ätzverfahren wird durchgeführt, um die zweite Halbleiterschicht 22 zu strukturieren, wodurch die p Basisbereiche 4 gebildet werden und in Bereichen, die zur Seitenabschlussstruktur 102 werden, wird zum Beispiel die zweite Halbleiterschicht 22 bis zu einer Tiefe von ungefähr 0,7 μm entfernt, wodurch die n Halbleiterschicht 2 freigelegt wird. Die in dem Ätzverfahren zum Strukturieren der zweiten Halbleiterschicht 22 verwendete Maske wird entfernt.
  • Auf der freigelegten Oberfläche der n Halbleiterschicht 2 und auf der Oberfläche der p Basis-Bereiche 4 wird eine Maske (nicht dargestellt) mit einer festgelegten Öffnung durch ein photolithographisches Verfahren gebildet. Eine p-leitende Störstelle, zum Beispiel Aluminiumatome, wird ionenimplantiert, wodurch wie durch gepunktete Linien in 4 dargestellt, in einem Teil des Oberflächenbereichs der n Halbleiterschicht 2 ein zweiter Ionenimplantationsbereich 23 in einem Bereich angeordnet wird, der beispielsweise zur Seitenabschlussstruktur 102 wird, um neben den ersten Ionenimplantationsbereichen 21 zu liegen. Beispielweise wird der zweite Ionenimplantationsbereich 23 zum p– Halbleiterbereich 5a in der beschriebenen JTE-Struktur mit zwei Zonen durch die im Folgenden beschriebene Wärmebehandlung. Eine Dosiermenge der Ionenimplantation zum Anordnen des zweiten Ionenimplantationsbereichs 23 kann beispielsweise auf ungefähr 2 × 1013/cm2 eingestellt werden. Die bei der Ionenimplantation benutzte Maske zum Anordnen des zweiten Ionenimplantationsbereichs 23 wird entfernt.
  • Auf der freigelegten Oberfläche der n Halbleiterschicht 2 und der Oberfläche der p Basis-Bereiche 4 wird eine Maske (nicht dargestellt) mit einer festgelegten Öffnung durch ein photolithographisches Verfahren gebildet. Eine p-leitende Störstelle, zum Beispiel Aluminiumatome, wird ionenimplantiert, wodurch wie durch gepunktete Linien in 4 dargestellt, in einem Oberflächenbereich der n Halbleiterschicht 2 ein dritter Ionenimplantationsbereich 24 in dem Bereich angeordnet wird, der beispielsweise zur Seitenabschlussstruktur 102 wird, um den zweiten Ionenimplantationsbereich 23 zu berühren. Beispielweise wird der dritte Ionenimplantationsbereich 24 zum p– Halbleiterbereich 5b in der beschriebenen JTE-Struktur mit zwei Zonen durch die im Folgenden beschriebene Wärmebehandlung. Eine Dosiermenge der Ionenimplantation zum Anordnen des dritten Ionenimplantationsbereichs 24 kann beispielsweise auf ungefähr 1 × 1013/cm2 eingestellt werden. Die bei der Ionenimplantation benutzte Maske zum Anordnen des dritten Ionenimplantationsbereichs 24 wird entfernt. Der Zustand bis zum diesem Punkt ist in 4 dargestellt.
  • Wie in 5 dargestellt wird auf der freigelegten Oberfläche der n Halbleiterschicht 2 und auf der Oberfläche der p Basis-Bereiche 4 eine Maske (nicht dargestellt) mit einer festgelegten Öffnung durch ein photolithographisches Verfahren gebildet. Eine n-leitende Störstelle, zum Beispiel Phosphoratome, wird ionenimplantiert, wodurch wie durch gepunktete Linien in 5 dargestellt, in der zweiten Halbleiterschicht 2 ein vierter Ionenimplantationsbereich 25 mit einer Breite von beispielsweise ungefähr 2 μm und einer Tiefe von ungefähr 0.6 μm in einem Bereich der n Halbleiterschicht 2 zwischen benachbarten ersten Ionenimplantationsbereichen 21 angeordnet wird. Der vierte Ionenimplantationsbereich 25 wird beispielsweise zum n Topfbereich 8 durch die im Folgenden beschriebene Wärmebehandlung. Eine Dosiermenge der Ionenimplantation zum Anordnen des vierten Ionenimplantationsbereichs 25 kann beispielsweise so eingestellt werden, dass die Störstellenkonzentration des n Topfbereichs 8 ungefähr 2 × 1016/cm3 beträgt. Die bei der Ionenimplantation benutzte Maske zum Anordnen des vierten Ionenimplantationsbereichs 25 wird entfernt.
  • Auf der freigelegten Oberfläche der n Halbleiterschicht 2 und auf der Oberfläche der p Basis-Bereiche 4 wird eine Maske (nicht dargestellt) mit einer festgelegten Öffnung durch ein photolithographisches Verfahren gebildet. Eine n-leitende Störstelle wird ionenimplantiert, wodurch wie durch gepunktete Linien in 5 dargestellt, in einem Oberflächenbereich der zweiten Halbleiterschicht 22 fünfte Ionenimplantationsbereiche 26 in einem vom vierten Ionenimplantationsbereich 25 entfernten Bereich angeordnet werden. Die fünften Ionenimplantationsbereiche 26 werden beispielsweise zu den n+Source-Bereichen 6 durch die im Folgenden beschriebene Wärmebehandlung. Eine Dosiermenge der Ionenimplantation zum Anordnen der fünften Ionenimplantationsbereiche 26 kann beispielsweise so eingestellt werden, dass die Störstellenkonzentration höher als die des vierten Ionenimplantationsbereichs 25 wird. Die bei der Ionenimplantation benutzte Maske zum Anordnen der fünften Ionenimplantationsbereiche 26 wird entfernt.
  • Auf der freigelegten Oberfläche der n Halbleiterschicht 2 und auf der Oberfläche der p Basis-Bereiche 4 wird eine Maske (nicht dargestellt) mit einer festgelegten Öffnung durch ein photolithographisches Verfahren gebildet. Eine p-leitende Störstelle wird ionenimplantiert, wodurch wie durch gepunktete Linien in 5 dargestellt, in der zweiten Halbleiterschicht 22 ein sechster Ionenimplantationsbereich 27 in jedem Bereich über einem ersten Ionenimplantationsbereich 21 und in Berührung mit einem p Basis-Bereich 4 und einem fünften Ionenimplantationsbereich 26 angeordnet wird. Die sechsten Ionenimplantationsbereiche 27 werden beispielsweise zu den p+ Halbleiterbereichen 7 durch die im Folgenden beschriebene Wärmebehandlung. Eine Dosiermenge der Ionenimplantation zum Anordnen der sechsten Ionenimplantationsbereiche 27 kann beispielsweise so eingestellt werden, dass die Störstellenkonzentration höher wird als die der p Basis-Bereiche 4. Die bei der Ionenimplantation benutzte Maske zum Anordnen der sechsten Ionenimplantationsbereiche 27 wird entfernt.
  • Die Reihenfolge der Ionenimplantationen zum Anordnen der zweiten Ionenimplantationsbereiche 23, des dritten Ionenimplantationsbereichs 24, des vierten Ionenimplantationsbereichs 25, der fünften Ionenimplantationsbereiche 26 und der sechsten Ionenimplantationsbereiche 27 ist nicht auf die beschriebene beschränkt und kann verändert werden. Der Zustand bis zum diesem Punkt ist in 5 dargestellt.
  • Wie in 6 dargestellt wird Wärmebehandlung („Annealing”, Glühen) durchgeführt, um beispielsweise die ersten Ionenimplantationsbereiche 21, die zweiten Ionenimplantationsbereiche 23, den dritten Ionenimplantationsbereich 24, den vierten Ionenimplantationsbereich 25, die fünften Ionenimplantationsbereiche 26 und die sechsten Ionenimplantationsbereiche 27 zu aktivieren. Als Ergebnis werden die ersten Ionenimplantationsbereiche 21 zu den p+ Halbleiterbereichen 3. Ionenimplantierte Phosphoratome ersetzen Siliziumatome, um den Leitfähigkeitstyp umzukehren, wodurch der vierte Ionenimplantationsbereich 25 zum n Topfbereich 8 wird. Die fünften Ionenimplantationsbereiche 26 werden zu den n+ Source-Bereichen 6. Die sechsten Ionenimplantationsbereiche 27 werden zu den p+ Kontaktbereichen 7. Der zweite Ionenimplantationsbereich 23 wird zum p– Halbleiterbereich 5a. Der dritte Ionenimplantationsbereich 24 wird zum p– Halbleiterbereich 5b. Die Temperatur der Wärmebehandlung kann zum Beispiel ungefähr 1620 Grad Celsius betragen. Die Dauer der Wärmebehandlung kann beispielsweise ungefähr 2 Minuten betragen. Wie beschrieben können die Ionenimplantationsbereiche gemeinsam durch Durchführen von einer Wärmebehandlung aktiviert werden, oder Wärmebehandlung kann mit jeder Ionenimplantation durchgeführt werden.
  • Die Oberfläche auf der Seite, auf der die p Basis-Bereiche 4, die n+ Source-Bereiche 6, die p+ Kontaktbereiche 7, der n Topfbereich 8, der p– Halbleiterbereich 5a und der p– Halbleiterbereich 5b angeordnet sind, wird beispielsweise thermisch oxidiert, um auf der gesamten Oberfläche beispielsweise den Gate-Isolierfilm 9 mit einer Dicke von ungefähr 100 nm anzuordnen. Dieser thermische Oxidationsvorgang kann beispielsweise durch Wärmebehandlung, die in einer Sauerstoffatmosphäre bei beispielsweise ungefähr 100 Grad Celsius durchgeführt wird, vollzogen werden.
  • Auf dem Gate-Isolierfilm 9 wird beispielsweise eine mit Phosphoratomen dotierte Polysiliziumschicht angeordnet. Die Polysiliziumschicht wird strukturiert, so dass ein Teil auf dem Gate-Isolierfilm 9 verbleibt, wo der Gate-Isolierfilm 9 über einem Teil des p Basis-Bereichs 4 liegt, zwischen einem n+ Source-Bereich 6 und dem n Topfbereich 8, wodurch die Gate-Elektrode 10 angeordnet wird.
  • Zum Beispiel wird nichtdotiertes Silicatglas (NSG) oder Phosphorsilicatglas (PSG) deponiert, so dass der Gate-Isolierfilm 9 und die Gate-Elektrode 10 bedeckt werden mit einer Dicke von beispielsweise 0,5 μm, wodurch der Siliziumoxidfilm 11a, der die untere Schicht des Zwischenschicht-Isolierfilms 11 bildet, angeordnet wird. Siliziumnitrid wird deponiert, so dass der Siliziumoxidfilm 11a bedeckt wird mit einer Dicke von beispielsweise 0,5 μm, wodurch der Siliziumnitridfilm 11b, der die obere Schicht des Zwischenschicht-Isolierfilms 11 bildet, angeordnet wird. Der Zwischenschicht-Isolierfilm 11 wird durch den Siliziumoxidfilm 11a und den Siliziumnitridfilm 11b gebildet. Zum Beispiel kann der Siliziumnitridfilm 11b durch ein Verfahren der Plasma-chemischen Gasphasenabscheidung („Plasma Chemical Vapor Deposition”, CVD) deponiert werden. Der Zustand bis zum diesem Punkt ist in 6 dargestellt.
  • Wie in 1 dargestellt werden der Siliziumnitridfilm 11b, der Siliziumoxidfilm 11a und der Gate-Isolierfilm 9 strukturiert und selektiv entfernt, wodurch ein Kontaktloch gebildet wird, das die n+ Source-Bereiche 6 und die p+ Kontaktbereiche 7 freilegt. Anschließend wird Wärmebehandlung (Rückfluss) durchgeführt und der Zwischenschicht-Isolierfilm 11 wird planiert.
  • Im Kontaktloch und an dem Zwischenschicht-Isolierfilm 11 wird ein leitfähiger Film angeordnet, der zu den Source-Elektroden 13 wird. Der leitfähige Film wird selektiv entfernt, so dass zum Beispiel nur die Source-Elektroden 13 im Kontaktloch verbleiben.
  • Auf der zweiten Hauptfläche des n+ Halbleitersubstrats 1 wird zum Beispiel die Drain-Elektrode 12 aus einem Nickelfilm angeordnet. Anschließend wird beispielsweise Wärmebehandlung bei ungefähr 970 Grad Celsius durchgeführt, um das n+ Halbleitersubstrat 1 und die Drain-Elektrode 12 ohmsch zu verbinden.
  • Nachfolgend wird beispielsweise ein Aluminiumfilm (Al) durch ein Zerstäubungsverfahren („Sputtering”) angeordnet, so dass er die Source-Elektroden 13 und der Zwischenschicht-Isolierfilm 11 bedeckt werden und an einem Teil über dem Zwischenschicht-Isolierfilm 11 eine Dicke von beispielsweise ungefähr 5 μm aufweist. Danach wird der Al-Film selektiv entfernt, so dass ein Teil, der den Zwischenschicht-Isolierfilm 11 an den Source-Elektroden 13 und den aktiven Bereichen 101 bedeckt, verbleibt, um das Source-Elektroden-Pad 14 zu bilden.
  • Im Bereich, der zur Seitenabschlussstruktur 102 wird, wird der Schutzfilm 15 aus beispielsweise Polyimid angeordnet, so dass er ein Ende des Source-Elektroden-Pads 14 auf Seiten der Seitenabschlussstruktur 102 bedeckt.
  • An der Oberfläche der Drain-Elektrode 12 werden beispielsweise Titan, Nickel und Gold sequentiell gestapelt, wodurch das Drain-Elektroden-Pad 16 angeordnet wird. Hierdurch wird die in 1 dargestellt Halbleitervorrichtung 100 fertiggestellt.
  • • Erstes Beispiel
  • Die Halbleitervorrichtung 100, bei der der Zwischenschicht-Isolierfilm 11 durch den Siliziumoxidfilm 11a der unteren Schicht und den Siliziumnitridfilm 11b der oben Schicht gebildet wird, wird als erstes Beispiel angenommen. Eine Halbleitervorrichtung, bei der der Zwischenschicht-Isolierfilm 11 der Halbleitervorrichtung 100 nur durch einen Siliziumoxidfilm gebildet ist, wird als Vergleichsbeispiel angenommen.
  • Schwellenspannungs-(Vth)Änderung (ΔVth) wurde für das erste Beispiel und das Vergleichsbeispiel ausgewertet. Bei der Auswertung wurde ΔVth als Differenz des anfänglichen Werts der Schwellenspannung und dem Wert der Schwellenspannung nach Anlegen von –20 V zwischen Gate und Source für 10 Minuten bei 200 Grad Celsius definiert. Ergebnisse der Auswertung von ΔVth werden erörtert. 7 ist ein Eigenschaftsdiagramm eines Beispiels von Kenndaten von Veränderungen der Schwellwertspannung für das Vergleichsbeispiel und das erste Beispiel und ein zweites Beispiel der Halbleitervorrichtung gemäß der ersten Ausführungsform und einer zweiten Ausführungsform der vorliegenden Erfindung. In 7 bezeichnet die senkrechte Achse Änderungen ΔVth in der Schwellenspannung Vth (V) und die horizontale Achse bezeichnet die Dicke des Siliziumnitridfilms (μm). Beim Vergleichsbeispiel ist die Dicke des Siliziumnitridfilms gleich Null. Wie in 7 dargestellt, obwohl die Auswertungsergebnisse andeuten, dass ΔVth beim Vergleichsbeispiel mindestens –11 V beträgt, wurde bestätigt, dass beim ersten Beispiel ΔVth in einem größeren Ausmaß verbessert wurde als beim Vergleichsbeispiel. Ferner wurde bestätigt, dass wenn die Dicke des Siliziumnitridfilms 11b 0,5 μm oder mehr beträgt, ΔVth auf –0,1 V oder weniger verbessert wurde.
  • Gemäß der ersten Ausführungsform verhindert das Anordnen des Siliziumnitridfilms 11b im Zwischenschicht-Isolierfilm 11 ein Diffundieren von Elementen in die Schnittstelle des Siliziumoxidfilms und des Halbleiters, womit ein Grund der Schwellenspannung verringert wird und folglich ein Abfallen der Schwellenspannung unterdrückt wird. Als Ergebnis kann eine Verschlechterung der Eigenschaften der Halbleitervorrichtung 100 unterdrückt werden. Ferner können gemäß der ersten Ausführungsform zum Beispiel Abfälle in der Zuverlässigkeit gemäß den Zuverlässigkeitstests, wie zum Beispiel Hochtemperatur-Schwellenspannungs-(HTGB)Tests, verhindert werden. Gemäß der ersten Ausführungsform, da der Siliziumoxidfilm 11a, der eine bessere Bedeckung als der Siliziumnitridfilm 11b bietet, die Schicht unter dem Siliziumnitridfilm 11b bildet, wird die Bedeckung des Zwischenschicht-Isolierfilms 11 verbessert, wodurch Probleme wie zum Beispiel Rissbildung verhindert werden können. Daher kann eine Funktion einer MOS-Struktur als ein Zwischenschicht-Isolierfilm erreicht werden und eine Schwankung der Schwellenspannung kann verbessert werden. Ferner muss gemäß der ersten Ausführungsform, da kein Barriere-Metall aus einer Titanlegierung notwendig ist, außer dem Ätzen für das Source-Elektroden-Pad 14 kein zusätzliches Ätzen für eine Titanlegierung durchgeführt werden, womit ein Ansteigen in der Anzahl der Verfahrensschritte zum Zeitpunkt der Herstellung unterdrückt werden kann.
  • • Beispiel einer Halbleitervorrichtung gemäß der zweiten Ausführungsform
  • 8 ist eine Schnittansicht eines Beispiels einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der Erfindung. Wie in 8 dargestellt, weist eine Halbleitervorrichtung 200 gemäß der zweiten Ausführungsform den Zwischenschicht-Isolierfilm 11, den Siliziumoxidfilm 11a als untere Schicht, den Siliziumnitridfilm 11b als eine Zwischenschicht und einen Siliziumoxidfilm 11c eine oberste Schicht auf. Obwohl der Zwischenschicht-Isolierfilm 11 einen Aufbau aus 4 oder mehr Schichten aufweisen kann, wird gemäß der zweiten Ausführungsform ein Aufbau aus drei Schichten beschrieben.
  • Der zweite Siliziumoxidfilm 11c kann beispielsweise aus nichtdotiertem Silicatglas (NSG) oder Phosphorsilicatglas (PSG) gebildet sein. Der zweite Siliziumoxidfilm 11c kann beispielsweise aus Bor und Phosphor in einem Siliziumoxid (Borphosphorsilicatglas (BPSG)) gebildet sein. Wenn der zweite Siliziumoxidfilm 11c aus BPSG gebildet ist kann eine Wirkung darin erzielt werden, dass optimale Planarisierung durch Rückfluss erreicht wird.
  • Bei der Halbleitervorrichtung 200 gemäß der zweiten Ausführungsform werden Komponenten, die mit denen der in der ersten Ausführungsform beschriebenen Halbleitervorrichtung 100 identisch sind, mit denselben Bezugszeichen wie in der ersten Ausführungsform bezeichnet und nicht erneut beschrieben.
  • • Beispiel eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der zweiten Ausführungsform
  • Ähnlich wie beim Verfahren zum Herstellen der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform, wird die Gate-Elektrode 10 angeordnet und nachdem der Siliziumoxidfilm 11a, der die untere Schicht bildet, und der Siliziumnitridfilm 11b, der im Zwischenschicht-Isolierfilm 11 die Zwischenschicht bildet, angeordnet werden, wird der zweite Siliziumoxidfilm 11c, der die oberste Schicht bildet, angeordnet. Somit wird der Zwischenschicht-Isolierfilm 11, der durch den Siliziumoxidfilm 11a, den Siliziumnitridfilm 11b und den zweiten Siliziumoxidfilm 11c gebildet wird, gebildet.
  • Der zweite Siliziumoxidfilm 11c, der Siliziumnitridfilm 11b, der Siliziumoxidfilm 11a und der Gate-Isolierfilm 9 werden strukturiert und selektiv entfernt, wodurch ein Kontaktloch gebildet wird, das die n+ Source-Bereiche 6 und die p+ Kontaktbereiche 7 freilegt. Anschließend wird Wärmebehandlung (Rückfluss) durchgeführt und der Zwischenschicht-Isolierfilm 11 wird planiert. Das Verfahren ist im Folgenden identisch mit dem Verfahren zum Herstellen der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform und daher wird hierbei eine redundante Beschreibung übersprungen.
  • • Zweites Beispiel
  • Die Halbleitervorrichtung 200, bei der der Zwischenschicht-Isolierfilm 11 durch den Siliziumoxidfilm 11a der unteren Schicht, den Siliziumnitridfilm 11b der mittleren Schicht und den zweiten Siliziumoxidfilm 11c der obersten Schicht gebildet wird, wird als zweites Beispiel angenommen. Eine Halbleitervorrichtung, bei der der Zwischenschicht-Isolierfilm 11 der Halbleitervorrichtung 200 nur durch einen Siliziumoxidfilm gebildet ist, wird als Vergleichsbeispiel angenommen. Das Vergleichsbeispiel der zweiten Ausführungsform ist identisch mit dem Vergleichsbeispiel der ersten Ausführungsform.
  • Schwellenspannungs-(Vth)Änderung (ΔVth) wurde für das zweite Beispiel und das Vergleichsbeispiel ausgewertet. Bei der Auswertung wurde ΔVth als Differenz der anfänglichen Schwellenspannung und dem Wert der Schwellenspannung nach Anlegen von –20 V zwischen Gate und Source für 10 Minuten bei 200 Grad Celsius definiert. Wie in 7 dargestellt, bestätigen die Auswertungsergebnisse, dass im zweiten Beispiel ΔVth in einem größeren Ausmaß verbessert wurde als beim Vergleichsbeispiel. Ferner wurde bestätigt, dass wenn die Dicke des Siliziumnitridfilms 11b 0,2 μm oder mehr beträgt, ΔVth auf –0,1 V oder weniger verbessert wurde.
  • Gemäß der zweiten Ausführungsform wird ähnlich wie in der ersten Ausführungsform durch das Anordnen des Siliziumnitridfilms 11b im Zwischenschicht-Isolierfilm 11 ein Anstieg der unterdrückten Schwellenspannung erreicht, wodurch eine Verschlechterung der Eigenschaften der Halbleitervorrichtung 200 unterdrückt werden kann. Ferner können gemäß der zweiten Ausführungsform ähnlich wie bei der ersten Ausführungsform Einbrüche in der Zuverlässigkeit gemäß den Zuverlässigkeitstests verhindert werden. Gemäß der zweiten Ausführungsform erlaubt das Anordnen des Siliziumoxidfilms 11a im Zwischenschicht-Isolierfilm 11 ähnlich wie bei der ersten Ausführungsform, dass eine Funktion als ein Zwischenschicht-Isolierfilm einer MOS-Struktur erreicht werden kann und Schwankungen der Schwellenspannung verbessert werden können. Ferner kann gemäß der zweiten Ausführungsform, ähnlich wie bei der ersten Ausführungsform, da kein Barriere-Metall aus einer Titanlegierung notwendig ist, ein Anstieg in der Anzahl der Verfahrensschritte bei der Herstellung unterdrückt werden.
  • Die vorliegende Erfindung ist nicht auf die obigen Ausführungsformen beschränkt und verschiedene Anwandlungen sind möglich. Zum Beispiel kann die Orientierung der Fläche der ersten Hauptfläche des n+ Halbleitersubstrats 1 und dergleichen verändert werden. Zum Beispiel kann die erste Hauptfläche des n+ Halbleitersubstrats 1 eine Ebene sein, die parallel zu einer (0001)-Ebene ist, oder eine Ebene, die innerhalb von 10 Grad bezüglich einer (0001)-Ebene ist, zum Beispiel eine (0001)-Ebene, die einen Abweichungswinkel von 4 Grad in einer <11-20> Richtung aufweist. In den Ausführungsformen beschriebene Dimensionen, Konzentrationen und dergleichen sin Beispiele und die vorliegende Erfindung ist nicht auf die angegebenen Werte beschränkt. Außerdem, obwohl in den Ausführungsformen ein erster Leitfähigkeitstyp als n-leitend und ein zweiter Leitfähigkeitstyp als p-leitend angenommen wird, ist die vorliegende Erfindung auch anwendbar, wenn der erste Leitfähigkeitstyp p-leitend und der zweite Leitfähigkeitstyp n-leitend ist.
  • INDUSTRIELLE ANWENDBARKEIT
  • Wie beschrieben ist eine Halbleitervorrichtung gemäß der vorliegenden Erfindung beispielsweise nützlich bei Hochspannungs-Halbleitervorrichtungen und insbesondere bei Hochspannungs-Halbleitervorrichtungen, die in Energiequellen-Vorrichtungen, wie zum Beispiel Stromrichtern und anderen industriellen Maschinen verwendet werden.
  • Bezugszeichenliste
    • 1
    n+ Halbleitersubstrat
    2
    n Halbleiterschicht
    3
    p+ Halbleiterbereich
    4
    p Basis-Bereich
    5a
    p– Halbleiterbereich
    5b
    p– Halbleiterbereich
    6
    n+ Source-Bereich
    7
    p+ Kontaktbereich
    8
    n Topfbereich
    9
    Gate-Isolierfilm
    10
    Gate-Elektrode
    11
    Zwischenschicht-Isolierfilm
    11a
    Siliziumoxidfilm
    11b
    Siliziumnitridfilm
    11c
    zweiter Siliziumoxidfilm
    12
    Drain-Elektrode
    13
    Source-Elektrode
    14
    Source-Elektroden-Pad
    15
    Schutzfilm
    16
    Drain-Elektroden-Pad
    21
    erster Ionenimplantationsbereich
    22
    zweite Halbleiterschicht
    23
    zweiter Ionenimplantationsbereich
    24
    dritter Ionenimplantationsbereich
    25
    vierter Ionenimplantationsbereich
    26
    fünfter Ionenimplantationsbereich
    27
    sechste Ionenimplantationsbereiche
    100, 200
    Halbleitervorrichtung

Claims (11)

  1. Halbleitervorrichtung, umfassend: ein aus Siliziumkarbid eines ersten Leitfähigkeitstyps gebildetes Halbleitersubstrat; eine Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einer ersten Hauptfläche des Halbleitersubstrats angeordnet ist, und die eine Störstellenkonzentration aufweist, die niedriger als jene des Halbleitersubstrats ist; einen Basis-Bereich eines zweiten Leitfähigkeitstyps, der auf einer Oberfläche der Halbleiterschicht angeordnet ist; einen Source-Bereich des ersten Leitfähigkeitstyps, der auf einem Oberflächenbereich des Basis-Bereichs angeordnet ist; einen Kontaktbereich des zweiten Leitfähigkeitstyps, der in einem Oberflächenbereich des Basis-Bereichs angeordnet ist, und der eine Störstellenkonzentration aufweist, die höher als jene des Basis-Bereichs ist; eine Source-Elektrode, die den Source-Bereich und den Kontaktbereich kontaktiert; einen Gate-Isolierfilm, der auf einer Oberfläche des Basis-Bereichs zwischen der Halbleiterschicht und dem Source-Bereich angeordnet ist; eine Gate-Elektrode, die auf einer Oberfläche des Gate-Isolierfilms angeordnet ist; einen Zwischenschicht-Isolierfilm, der auf einer Oberfläche der Gate-Elektrode angeordnet ist; und eine Drain-Elektrode, die auf einer zweiten Hauptfläche des Halbleitersubstrats angeordnet ist, wobei der Zwischenschicht-Isolierfilm eine Vielzahl von Schichten umfasst, und unter der Vielzahl von Schichten mindestens eine Schicht ist, die eine erste Schicht aus einem Siliziumnitridfilm ist.
  2. Halbleitervorrichtung, umfassend: ein aus Siliziumkarbid eines ersten Leitfähigkeitstyps gebildetes Halbleitersubstrat; eine Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einer ersten Hauptfläche des Halbleitersubstrats angeordnet ist, und die eine Störstellenkonzentration aufweist, die niedriger als jene des Halbleitersubstrats ist; einen Halbleiterbereich eines zweiten Leitfähigkeitstyps, der in einem Teil eines Oberflächenbereichs der Halbleiterschicht angeordnet ist; einen Basis-Bereich, der auf einer Oberfläche des Halbleiterbereichs angeordnet ist, und der eine Störstellenkonzentration aufweist, die niedriger als jene des Halbleiterbereichs ist; einen Topfbereich aus einem Siliziumkarbid des ersten Leitfähigkeitstyps, der auf der Oberfläche der Halbleiterschicht angeordnet ist und den Basis-Bereich kontaktiert, und der eine Störstellenkonzentration aufweist, die niedriger als jene des Halbleitersubstrats ist; einen Source-Bereich des ersten Leitfähigkeitstyps, der in einem Oberflächenbereich des Basis-Bereichs und entfernt vom Topfbereich angeordnet ist, und der eine Störstellenkonzentration aufweist, die höher als jene des Topfbereichs ist; einen Kontaktbereich des zweiten Leitfähigkeitstyps, der in einer Oberfläche des Basis-Bereichs angeordnet ist und den Source-Bereich kontaktiert, und der eine Störstellenkonzentration aufweist, die höher als jene des Basis-Bereichs ist; eine Source-Elektrode, die den Source-Bereich mit dem Kontaktbereich kontaktiert; einen Gate-Isolierfilm, der auf einer Oberfläche des Basis-Bereichs zwischen dem Topfbereich und dem Source-Bereich angeordnet ist; eine Gate-Elektrode, die auf einer Oberfläche des Gate-Isolierfilms angeordnet ist; einen Zwischenschicht-Isolierfilm, der auf einer Oberfläche der Gate-Elektrode angeordnet ist; und eine Drain-Elektrode, die auf einer zweiten Hauptfläche des Halbleitersubstrats angeordnet ist, wobei der Zwischenschicht-Isolierfilm eine Vielzahl von Schichten umfasst, und unter der Vielzahl von Schichten mindestens eine Schicht ist, die eine erste Schicht aus einem Siliziumnitridfilm ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die erste Schicht durch eine zweite Schicht aus einem Siliziumoxidfilm eingeklemmt ist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die erste Schicht eine Dicke von mindestens 0.2 μm aufweist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei die zweite Schicht, die sich auf der ersten Schicht befindet aus einem Glas gebildet ist, bei dem Bor und Phosphor zu Siliziumoxid beigemengt sind.
  6. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die erste Schicht eine oberste Schicht des Zwischenschicht-Isolierfilms ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die erste Schicht eine Dicke von mindestens 0,5 μm aufweist.
  8. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei ein Kristallebenenindex der ersten Hauptfläche des Halbleitersubstrats eine Ebene ist, die parallel zu oder um bis zu 10 Grad geneigt gegenüber einer (000-1) Ebene ist.
  9. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei ein Kristallebenenindex der ersten Hauptfläche des Halbleitersubstrats eine Ebene ist, die parallel zu oder um bis zu 10 Grad geneigt gegenüber einer (0001) Ebene ist.
  10. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bilden eines Zwischenschicht-Isolierfilms, der eine Vielzahl von Schichten umfasst, wobei unter der Vielzahl von Schichten mindestens eine Schicht aus einem Siliziumnitridfilm gebildet ist, wobei die Halbleitervorrichtung umfasst: ein aus Siliziumkarbid eines ersten Leitfähigkeitstyps gebildetes Halbleitersubstrat; eine Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einer ersten Hauptfläche des Halbleitersubstrats gebildet ist, und die eine Störstellenkonzentration aufweist, die niedriger als jene des Halbleitersubstrats ist; einen Basis-Bereich eines zweiten Leitfähigkeitstyps, der auf einer Oberfläche der Halbleiterschicht gebildet ist; einen Source-Bereich des ersten Leitfähigkeitstyps, der auf einem Oberflächenbereich des Basis-Bereichs gebildet ist; einen Kontaktbereich des zweiten Leitfähigkeitstyps, der in einem Oberflächenbereich des Basis-Bereichs gebildet ist, und der eine Störstellenkonzentration aufweist, die höher als jene des Basis-Bereichs ist; eine Source-Elektrode, die den Source-Bereich mit dem Kontaktbereich kontaktiert; einen Gate-Isolierfilm, der auf einer Oberfläche des Basis-Bereichs zwischen der Halbleiterschicht und dem Source-Bereich gebildet ist; eine Gate-Elektrode, die auf einer Oberfläche des Gate-Isolierfilms gebildet ist; der Zwischenschicht-Isolierfilm, der auf einer Oberfläche der Gate-Elektrode gebildet ist; und eine Drain-Elektrode, die auf einer zweiten Hauptfläche des Halbleitersubstrats gebildet ist.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bilden eines Zwischenschicht-Isolierfilms, der eine Vielzahl von Schichten umfasst, wobei unter der Vielzahl von Schichten mindestens eine Schicht aus einem Siliziumnitridfilm gebildet ist, wobei die Halbleitervorrichtung umfasst: ein aus Siliziumkarbid eines ersten Leitfähigkeitstyps gebildetes Halbleitersubstrat; eine Halbleiterschicht des ersten Leitfähigkeitstyps, die auf einer ersten Hauptfläche des Halbleitersubstrats gebildet ist, und die eine Störstellenkonzentration aufweist, die niedriger als jene des Halbleitersubstrats ist; einen Halbleiterbereich eines zweiten Leitfähigkeitstyps, der in einem Teil eines Oberflächenbereichs der Halbleiterschicht gebildet ist; einen Basis-Bereich, der auf einer Oberfläche des Halbleiterbereichs gebildet ist, und der eine Störstellenkonzentration aufweist, die niedriger als jene des Halbleiterbereichs ist; einen Topfbereich aus einem Siliziumkarbid des ersten Leitfähigkeitstyps, der auf der Oberfläche der Halbleiterschicht gebildet ist und den Basis-Bereich kontaktiert, und der eine Störstellenkonzentration aufweist, die niedriger als jene des Halbleitersubstrats ist; einen Source-Bereich des ersten Leitfähigkeitstyps, der in einem Oberflächenbereich des Basis-Bereichs und entfernt vom Topfbereich angeordnet ist, und der eine Störstellenkonzentration aufweist, die höher als jene des Topfbereichs ist; einen Kontaktbereich des zweiten Leitfähigkeitstyps, der in einer Oberfläche des Basis-Bereichs gebildet ist und den Source-Bereich kontaktiert, und der eine Störstellenkonzentration aufweist, die höher als jene des Basis-Bereichs ist; eine Source-Elektrode, die den Source-Bereich mit dem Kontaktbereich kontaktiert; einen Gate-Isolierfilm, der auf einer Oberfläche des Basis-Bereichs zwischen dem Topfbereich und dem Source-Bereich gebildet ist; eine Gate-Elektrode, die auf einer Oberfläche des Gate-Isolierfilms gebildet ist; einen Zwischenschicht-Isolierfilm, der auf einer Oberfläche der Gate-Elektrode gebildet ist; und eine Drain-Elektrode, die auf einer zweiten Hauptfläche des Halbleitersubstrats gebildet ist.
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