DE102011003654B4

DE102011003654B4 - Halbleitervorrichtung mit isolierter Gate-Elektrode

Info

Publication number: DE102011003654B4
Application number: DE102011003654.7A
Authority: DE
Inventors: Kenji Kouno; Yukio Tsuzuki
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2010-02-05
Filing date: 2011-02-04
Publication date: 2019-10-31
Anticipated expiration: 2031-02-05
Also published as: DE102011003654A8; CN102148239A; DE102011003654A1; US8405122B2; US20110193132A1; CN102148239B; JP4957840B2; JP2011181886A

Abstract

Halbleitervorrichtung mit isolierter Gate-Elektrode mit einem IGBT-Element, aufweisend:
- ein Halbleitersubstrat (10) ersten Leitfähigkeitstyps mit einer ersten Oberfläche (10a);
- mehrere Kanalbereiche (13) zweiten Leitfähigkeitstyps auf der Seite der ersten Oberfläche des Substrats (10);
- mehrere potentialfreie Bereiche (18) zweiten Leitfähigkeitstyps auf der Seite der ersten Oberfläche des Substrats (10), wobei jeder potentialfreie Bereich eine vorbestimmte Tiefe von der ersten Oberfläche (10a) des Halbleitersubstrats (10) aufweist;
- ein Emitter-Bereich (14) ersten Leitfähigkeitstyps in einem Oberflächenabschnitt jedes Kanalbereichs (13);
- einen Körperbereich (15) zweiten Leitfähigkeitstyps im Oberflächenabschnitt jedes Kanalbereichs (13), wobei der Körperbereich (15) tiefer als der Emitter-Bereich (14) ausgebildet ist;
- eine Löcherstoppschicht (19) ersten Leitfähigkeitstyps in jedem potentialfreien Bereich (18), um den potentialfreien Bereich (18) in einer Richtung der Tiefe des potentialfreien Bereichs (18) in einen ersten Bereich (18a) und einen zweiten Bereich (18b) zu unterteilen, wobei der erste Bereich (18a) auf der Seite der ersten Oberfläche des Substrats (10) und der zweite Bereich (18b) auf einer Unterseite des potentialfreien Bereichs (18) angeordnet ist; und
- eine Emitter-Elektrode (21), die auf der ersten Oberfläche (10a) des Substrats (10) angeordnet und elektrisch mit sowohl dem Emitter-Bereich (14) als auch dem ersten Bereich (18a) verbunden ist, wobei
- die mehreren Kanalbereiche (13) und die mehreren potentialfreien Bereiche (18) in einer Richtung parallel zur ersten Oberfläche (10a) des Substrats derart wiederholt in einem vorbestimmten Muster angeordnet sind, dass wenigstens ein potentialfreier Bereich (18) zwischen benachbarten Kanalbereichen (13) angeordnet ist, und
- sich die Löcherstoppschicht (19) ersten Leitfähigkeitstyps in einer Tiefe befindet, die von der ersten Oberfläche (10a) des Halbleitersubstrats (10) aus geringer als eine Unterseite des Körperbereichs (15) zweiten Leitfähigkeitstyps ist.

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit isolierter Gate-Elektrode.
Eine Halbleitervorrichtung mit isolierter Gate-Elektrode (d. h. ein IGBT) als Schaltvorrichtung für einen Inverter ist beispielsweise aus der JP 2007 - 13 224 A , der US 2004 / 0 094 798 A1 , welche der JP 2004- 95 954 A entspricht, der US 5 489 787 A , welche der JP H07- 58 332 A entspricht, der JP 2007- 266 134 A und der JP 4 366 938 B2 bekannt. Aus der US 2009 / 0 001 411 A1 ist eine weitere Halbleitervorrichtung bekannt, die einen IGBT und eine antiparallele Diode aufweist, die in demselben Halbleitersubstrat gebildet sind.
Insbesondere sind in der JP 2007 - 13 224 A Gräben zu Intervallen in einer n-leitenden Basisschicht hohen Widerstands gebildet, um eine Hauptzelle und eine Dummy-Zelle voneinander zu trennen. Der Graben weist eine Trench-Gate-Struktur auf. In der Hauptzelle ist eine p-leitende Basisschicht auf der n-leitenden Basisschicht gebildet und eine n-leitende Emitter-Schicht auf der p-leitenden Basisschicht gebildet. Ferner ist in der Dummy-Zelle eine p-leitende Pufferschicht auf der n-leitenden Basisschicht gebildet. Die p-leitende Basisschicht und die n-leitende Emitter-Schicht in der Hauptzelle sind über eine Emitter-Elektrode miteinander verbunden. Auf der p-leitenden Pufferschicht in der Dummy-Zelle ist eine Pufferelektrode gebildet.
Die Pufferelektrode ist über einen Pufferwiderstand elektrisch mit der Emitter-Elektrode verbunden. Folglich ist die p-leitende Pufferschicht in der Dummy-Zelle über den Pufferwiderstand derart emittergeerdet, dass ein geringer Schaltungsverlust erzielt werden kann.
In der US 2004 / 0 094 798 A1 ist ein n^--leitender epitaktischer Bereich auf einem n⁺-leitenden Substrat gebildet und ein p-leitender Basisbereich auf dem n^--leitenden epitaktischen Bereich gebildet. Es ist ein Graben gebildet, der sich von einer Oberfläche des p-leitenden Basisbereichs zum n^--leitenden epitaktischen Bereich erstreckt. Im Graben ist ein vergrabenes Gate mit einer Gate-Oxid-Schicht und einer Gate-Elektrode gebildet. Eine dielektrische Zwischenschicht ist auf dem eingegrabenen Gate gebildet, und ein n-leitender Source-Bereich ist um den Graben herum gebildet.
Zwischen dem n^--leitenden epitaktischen Bereich und dem p-leitenden Basisbereich sind ein dünner p-leitender Bereich und ein dünner n-leitender Bereich auf der Unterseite des Grabens über einem Zellbereich eingefügt. Folglich wird eine Verarmung im Wesentlichen durch den p-n-Übergang zwischen dem p-leitenden Bereich und dem n-leitenden Bereich bewirkt. Dementsprechend wird eine parasitäre Kapazität derart verringert, dass eine geringe Durchlassspannung erzielt werden kann.
In der US 5 489 787 A ist eine p-leitende Basisschicht auf einer n^--leitenden Schicht gebildet und ein Graben gebildet, der sich von der p-leitenden Basisschicht zur n^--leitenden Schicht erstreckt. In dem Graben ist eine Trench-Gate-Struktur gebildet. Ferner ist ein n⁺-leitender epitaktischer Bereich um die Trench-Gate-Struktur herum auf der Oberflächenseite der p-leitenden Basisschicht gebildet.
Eine n-leitende Schicht zur Speicherung von Ladungsträgern zwischen der n^--leitenden Schicht und der p-leitenden Basisschicht ist oberhalb eines Zellbereichs gebildet. Da die n-leitende Schicht bewirkt, dass die Ladungsträgerverteilung in der n^--leitende Schicht näher an der Ladungsträgerverteilung in einer Diode ist, kann eine niedrige Durchlassspannung erzielt werden.
In der JP 2007 - 266 134 A sind zwei Typen von Bereichen auf einer Oberfläche eines Halbleitersubstrats gebildet. Insbesondere sind in einem Bereich ersten Typs ein p-leitender erster Körperbereich, ein n⁺-leitender Emitter-Bereich und ein p⁺-leitender erster Körperbereich gebildet. In einem Bereich zweiten Typs sind ein p-leitender zweiter Körperbereich, ein p⁺-leitender zweiter Körperbereich und ein n⁺-leitender Ansammlungsbereich gebildet. In dem Bereich zweiten Typs ist kein n⁺-leitender Emitter-Bereich gebildet, und ein p⁺-leitender zweiter Körperkontaktbereich ist an einem Oberflächenabschnitt des Bereichs zweiten Typs gebildet.
Der Ansammlungsbereich teilt den Bereich zweiten Typs in dessen Dickenrichtung in zwei Teile. Ferner erstreckt sich der Ansammlungsbereich zu einer Position, die tiefer als eine Unterseite des ersten Körperkontaktbereichs des Bereichs ersten Typs liegt. Folglich tritt mit geringerer Wahrscheinlichkeit ein Latch-Up-Effekt auf, da im Bereich zweiten Typs, in welchem der Ansammlungsbereich gebildet ist, kein parasitärer Transistor gebildet wird.
Eine in der JP 4 366 938 B2 offenbarte Struktur gleicht der in der JP 2007 - 266 134 A offenbarten Struktur. In der JP 4 366 938 B2 sind Gräben in einer n^--leitenden Driftschicht gebildet, um Halbleiterbereiche zwischen den Gräben zu bilden. Im Graben sind eine Gate-Isolierschicht und eine Gate-Elektrode vergraben. Die Halbleiterbereiche weisen einen ersten Halbleiterbereich und einen zweiten Halbleiterbereich auf. Im ersten Halbleiterbereich ist ein n⁺-leitender Emitter-Bereich gebildet. Im zweiten Halbleiterbereich ist kein n⁺-leitender Emitter-Bereich gebildet. Der erste Bereich und der zweite Bereich sind abwechselnd angeordnet. Im ersten Halbleiterbereich ist ein p⁺-leitender Emitter-Bereich tiefer als der n⁺-leitende Emitter-Bereich ausgebildet.
Ein p⁺-leitender Emitter-Bereich ist oberhalb eines Oberflächenabschnitts des zweiten Halbleiterbereichs gebildet, und ein n⁺-leitender Löchersperrbereich ist unterhalb des p⁺-leitenden Emitter-Bereichs gebildet. Der n⁺-leitende Löchersperrbereich ist tiefer als der p⁺-leitende Emitter-Bereich des ersten Halbleiterbereichs ausgebildet und nicht in Kontakt mit der Gate-Isolierschicht. Folglich wird ein Pfad für Löcher, die zwischen der Gate-Isolierschicht und dem n⁺-leitenden Löchersperrbereich wandern, derart verengt, dass eine Abnahme von Löchern im Driftbereich verringert werden kann. Auf diese Weise kann die Durchlassspannung eines IGBT verringert werden.
Die obigen herkömmlichen Vorrichtungen weisen die folgenden Nachteile auf.
Obgleich die JP 2007 - 13 224 A einen Schaltplan offenbart, in welchem der Pufferwiderstand mit der Pufferelektrode verbunden ist, ist es bei einer praktischen Umsetzung schwierig, den Pufferwiderstand gleichmäßig oberhalb einer Halbleitervorrichtung mit einer Trench-Gate-Struktur zu bilden, so wie es im Schaltplan gezeigt ist. Dies liegt daran, dass ein tatsächlicher Pufferwiderstand in Abhängigkeit eines Ortes bedingt durch einen Verdrahtungswiderstand variieren kann.
In der US 2004 / 0 094 798 A1 ist der n-leitende Bereich auf der Unterseite des Grabens angeordnet. In diesem Fall muss dann, wenn der n-leitende Bereich durch Wärmediffusion gebildet wird, der p-leitende Basisbereich als Kanal den n-leitenden Bereich aufheben. Folglich kann eine Schwellenwertspannung (Vth) des Gates Schwankungen aufweisen und ist es schwierig, eine hohe Beständigkeit gegenüber einem Spannungsdurchbruch zu erzielen. Ferner ist dann, wenn der n-leitende Bereich durch Ionenimplantation gebildet wird, eine bestimmte Vorrichtung zum Erzielen einer hohen Beschleunigungsspannung erforderlich, um den n-leitenden Bereich tief auszubilden.
In der US 5 489 787 A ist die n-leitende Schicht auf der p-leitenden Basisschicht und nahe dem n⁺-leitenden Emitter-Bereich gebildet. Folglich kann eine Schwellenwertspannung (Vth) des Gates Schwankungen aufweisen und eine Beständigkeit gegenüber einem Spannungsdurchbruch nachlassen, bedingt durch eine Thyristor-Aktivität.
In der JP 2007 - 266 134 A ist der Ansammlungsbereich, der im Bereich zweiten Typs gebildet ist, in welchem der n⁺-leitende Emitter-Bereich nicht gebildet ist, tiefer als der p⁺-leitende erste Körperkontaktbereich ausgebildet.
In der JP 4 366 938 B2 ist der Löchersperrbereich, der im zweiten Halbleiterbereich gebildet ist, in welchem der n⁺-leitende Emitter-Bereich nicht gebildet ist, tiefer als der p⁺-leitende Emitter-Bereich ausgebildet.
Es ist eine bestimmte Einrichtung erforderlich, um den Löcheransammlungsbereich oder den Löchersperrbereich tiefer als den ersten Körperkontaktbereich oder den p⁺-leitenden Emitter-Bereich auszubilden. Ferner ist es schwierig, den Löcheransammlungsbereich oder den Löchersperrbereich mittels Ionenimplantation in solch einem tiefliegenden Abschnitt genau zu bilden. 5A, die nachstehend noch beschrieben wird, zeigt ein Verhältnis zwischen einem Projektionsbereich und einer Beschleunigungsenergie einer Ionenimplantation. 5B, die nachstehend noch beschrieben wird, zeigt ein Verhältnis zwischen einer Projektionsbereichsänderung (Verteilung) und der Beschleunigungsenergie einer Ionenimplantation. Der Projektionsbereich kann, wie aus den 5A und 5B ersichtlich wird, vergrößert werden, indem die Beschleunigungsenergie erhöht wird. Die Erhöhung der Beschleunigungsenergie führt jedoch zu einer Zunahme der Projektionsbereichsänderung. Obgleich beispielsweise Phosphor (P) mit einer Beschleunigungsenergie von 1000 keV bis zu einer Tiefe von 1,2 µm ionenimplantiert werden kann, nimmt die Projektionsbereichsänderung (eine Seite) einen Wert von ungefähr 0,2 µm an, d. h. eine Streuung in der Tiefenrichtung nimmt einen Wert von ungefähr 0,4 µm an.
Bei einem rückwärts leitenden IGBT (RC-IGBT) nimmt dann, wenn ein p⁺-leitender Körperbereich gebildet wird, ein Erholungsverlust zu, bedingt durch eine Zunahme der Menge an Löchern, die während der Diodenaktivität injiziert wird. Insbesondere ist der p⁺-leitende Körperbereich, um in Anbetracht einer Beständigkeit gegenüber einer Überspannung eine ungewünschte Aktivität eines parasitären Transistors zu verhindern, derart hoch dotiert und tief diffundiert, dass er unterhalb eines n-leitenden Emitters angeordnet werden kann. Da die Effizienz einer Löcherinjektion bei solch einer tiefen p⁺-leitenden Diffusionsschicht mit einer hohen Störstellenkonzentration sehr hoch ist, wird der Erholungsverlust erhöht.
Die herkömmlichen Vorrichtungen weisen dahingehend Schwierigkeiten auf, sowohl eine niedrige Durchlassspannung als auch einen niedrigen Schaltungsverlust zu erzielen.
Es ist folglich Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit isolierter Gate-Elektrode mit einer niedrigen Durchlassspannung und einem niedrigen Schaltungsverlust bereitzustellen.
Die Aufgabe wird gelöst durch eine Halbleitervorrichtung mit isolierter Gate-Elektrode nach dem Anspruch 1. Vorteilhafte Weiterbildungen sind Gegenstand der Unteransprüche.
Gemäß einer Ausgestaltung der vorliegenden Erfindung weist eine Halbleitervorrichtung mit isolierter Gate-Elektrode mit einem IGBT-Element ein Halbleitersubstrat ersten Leitfähigkeitstyps, Kanalbereiche zweiten Leitfähigkeitstyps, potentialfreie Bereiche zweiten Leitfähigkeitstyps, einen Emitterbereich ersten Leitfähigkeitstyps, einen Körperbereich zweiten Leitfähigkeitstyps, eine Löcherstoppschicht ersten Leitfähigkeitstyps und eine Emitterelektrode auf.
Das Halbleitersubstrat weist eine Oberfläche auf. Die Kanalbereiche sind auf der Oberflächenseite des Halbleitersubstrats angeordnet. Die potentialfreien Bereiche sind auf der Oberflächenseite des Halbleitersubstrats angeordnet. Der Emitter-Bereich ist in einem Oberflächenabschnitt jedes Kanalbereichs angeordnet. Der Körperbereich ist im Oberflächenabschnitt jedes Kanalbereichs angeordnet. Der Körperbereich ist tiefer als der Emitter-Bereich ausgebildet. Die Löcherstoppschicht ist in jedem potentialfreien Bereich angeordnet, um den potentialfreien Bereich in einer Richtung der Tiefe des potentialfreien Bereichs in einen ersten Bereich und einen zweiten Bereich zu unterteilen. Der erste Bereich ist auf der Oberflächenseite des Halbleitersubstrats angeordnet. Der zweite Bereich ist auf einer Unterseite des potentialfreien Bereichs angeordnet. Die Emitter-Elektrode ist auf der Oberfläche des Halbleitersubstrats angeordnet und elektrisch mit sowohl dem Emitter-Bereich als auch dem ersten Bereich des potentialfreien Bereichs verbunden. Die Kanalbereiche und die potentialfreien Bereiche sind in einer Richtung parallel zur ersten Oberfläche des Halbleitersubstrats derart wiederholt in einem vorbestimmten Muster angeordnet sind, dass wenigstens ein potentialfreier Bereich zwischen benachbarten Kanalbereichen angeordnet ist. Die Löcherstoppschicht befindet sich von der Oberflächenseite aus in einer geringeren Tiefe als eine Unterseite des Körperbereichs.
Die obigen und weitere Aufgaben, Eigenschaften und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung, die unter Bezugnahme auf die beigefügte Zeichnung gemacht wurde, näher ersichtlich sein. In der Zeichnung zeigt/zeigen:

1 eine Abbildung zur Veranschaulichung einer Draufsicht eines Halbleiterchips gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
2 eine Abbildung zur Veranschaulichung einer Teilschnittansicht entlang der Linie III-III in der 1;
3 eine Abbildung zur Veranschaulichung einer Schnittansicht entlang der Linie III-III in der 1;
4 eine Abbildung zur Veranschaulichung einer Schnittansicht entlang der Linie IV-IV in der 1;
5A ein Diagramm zur Veranschaulichung eines Verhältnisses zwischen einem Projektionsbereich und einer Beschleunigungsenergie einer Ionenimplantation, und 5B ein Diagramm zur Veranschaulichung eines Verhältnisses zwischen einer Projektionsbereichsänderung und der Beschleunigungsenergie;
6 ein Diagramm zur Veranschaulichung einer Verlustcharakteristik eines IGBT-Elements;
7 ein Diagramm zur Veranschaulichung eines Verunreinigungsprofils einer potentialfreien Schicht;
8 ein Diagramm zur Veranschaulichung eines Verhältnisses zwischen einer Durchlassspannung Von und einer HS-Spitzenkonzentration Nhs;
9 ein Diagramm zur Veranschaulichung eines Verhältnisses zwischen einer Kollektor-Durchbruchspannung und der HS-Spitzenkonzentration Nhs;
10 ein Diagramm zur Veranschaulichung eines Verhältnisses zwischen einem Miller-Ladungsverhältnis und der HS-Spitzenkonzentration Nhs;
11 ein Diagramm zur Veranschaulichung von Abhängigkeiten der Durchlassspannung Von, der Kollektor-Durchbruchspannung und des Miller-Ladungsverhältnisses auf die HS-Spitzentiefe;
12A eine Abbildung zur Veranschaulichung einer Schnittansicht einer Einheitsstruktur eines IBGT-Elements eines RC-IGBT-Elements gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, und 12B eine Abbildung zur Veranschaulichung einer Schnittansicht einer Einheitsstruktur eines Diodenelements des RC-IGBT-Elements gemäß der zweiten Ausführungsform;
13 eine Abbildung zur Veranschaulichung einer Teilschnittansicht eines RC-IGBT-Elements gemäß der zweiten Ausführungsform der vorliegenden Erfindung;
14 eine Abbildung zur Veranschaulichung einer Teilschnittansicht eines RC-IGBT-Elements gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
15 eine Abbildung zur Veranschaulichung einer Teilschnittansicht eines RC-IGBT-Elements gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
16 eine Abbildung zur Veranschaulichung einer Teilschnittansicht eines RC-IGBT-Elements gemäß einer fünften Ausführungsform der vorliegenden Erfindung;
17 eine Abbildung zur Veranschaulichung einer Teilschnittansicht eines RC-IGBT-Elements gemäß einer sechsten Ausführungsform der vorliegenden Erfindung;
18A eine Abbildung zur Veranschaulichung einer Draufsicht eines Halbleiterchips gemäß einer siebten Ausführungsform der vorliegenden Erfindung, und 18B eine Abbildung zur Veranschaulichung einer Schnittansicht entlang der Linie XVIIIB-XVIIIB in der 18A;
19 eine Abbildung zur Veranschaulichung einer Teilschnittansicht eines RC-IGBT-Elements gemäß einer achten Ausführungsform der vorliegenden Erfindung;
20 eine Abbildung zur Veranschaulichung einer Teilschnittansicht eines RC-IGBT-Elements gemäß einer neunten Ausführungsform der vorliegenden Erfindung;
21 eine Abbildung zur Veranschaulichung einer Teilschnittansicht eines RC-IGBT-Elements gemäß einer zehnten Ausführungsform der vorliegenden Erfindung;
22 eine Abbildung zur Veranschaulichung einer Teilschnittansicht eines RC-IGBT-Elements gemäß einer elften Ausführungsform der vorliegenden Erfindung;
23A eine Abbildung zur Veranschaulichung einer Schnittansicht einer Einheitsstruktur eines IGBT-Elements eines RC-IGBT-Elements gemäß einer zwölften Ausführungsform der vorliegenden Erfindung, und 23B eine Abbildung zur Veranschaulichung einer Schnittansicht einer Einheitsstruktur eines Diodenelements des RC-IGBT-Elements der zwölften Ausführungsform;
24 eine Abbildung zur Veranschaulichung einer perspektivischen Schnittansicht eines IGBT-Elements gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung;
25 eine Abbildung zur Veranschaulichung einer Draufsicht eines IGBT-Elements gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung;
26 eine Abbildung zur Veranschaulichung einer Schnittansicht entlang der Linie XXVI-XXVI in der 25;
27 eine Abbildung zur Veranschaulichung einer Draufsicht eines IGBT-Elements gemäß einer fünfzehnten Ausführungsform der vorliegenden Erfindung;
28 eine Abbildung zur Veranschaulichung einer perspektivischen Schnittansicht eines IGBT-Elements gemäß einer sechzehnten Ausführungsform der vorliegenden Erfindung;
29 eine Abbildung zur Veranschaulichung einer Draufsicht eines IGBT-Elements gemäß einer siebzehnten Ausführungsform der vorliegenden Erfindung;
30 eine Abbildung zur Veranschaulichung einer perspektivischen Schnittansicht eines IGBT-Elements gemäß einer achtzehnten Ausführungsform der vorliegenden Erfindung;
31 eine Abbildung zur Veranschaulichung einer perspektivischen Schnittansicht eines IGBT-Elements gemäß einer neunzehnten Ausführungsform der vorliegenden Erfindung;
32 eine Abbildung zur Veranschaulichung einer Draufsicht eines IGBT-Elements gemäß einer zwanzigsten Ausführungsform der vorliegenden Erfindung;
33A eine Abbildung zur Veranschaulichung einer Schnittansicht entlang der Linie XXXIIIA-XXXIIIA in der 32, 33B eine Abbildung zur Veranschaulichung einer Schnittansicht entlang der Linie XXXIIIB-XXXIIIB in der 32, und 33C eine Abbildung zur Veranschaulichung einer Schnittansicht entlang der Linie XXXIIIC-XXXIIIC in der 32;
34A eine Abbildung zur Veranschaulichung einer Teildraufsicht eines IGBT-Elements gemäß einer einundzwanzigsten Ausführungsform der vorliegenden Erfindung, und 34B eine Abbildung zur Veranschaulichung einer Schnittansicht entlang der Linie XXXIVB-XXXIVB in der 34A;
35A und 35B Diagramme zur Veranschaulichung einer Modifikation der Ausführungsformen; und
36A eine Abbildung zur Veranschaulichung einer Schnittansicht einer Einheitsstruktur eines IGBT-Elements gemäß einer weiteren Modifikation der Ausführungsformen, und 36B eine Abbildung zur Veranschaulichung einer Schnittansicht einer Einheitsstruktur eines Diodenelements eines RC-IGBT-Elements gemäß einer weiteren Modifikation der Ausführungsformen.

Nachstehend werden die Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Figuren näher beschrieben. In den Ausführungsformen sind gleiche oder entsprechende Teile in den Figuren mit den gleichen Bezugszeichen versehen. N-leitend, n⁺-leitend und n^--leitend entsprechen einem ersten Leitfähigkeitstyp, und p-leitend und p⁺-leitend entsprechen einem zweiten Leitfähigkeitstyp.
(Erste Ausführungsform)
Nachstehend wird eine Halbleitervorrichtung mit isolierter Gate-Elektrode gemäß einer ersten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 1 bis 4 beschrieben. Die Halbleitervorrichtung mit isolierter Gate-Elektrode kann als Leistungsschaltelement in einer Stromversorgungsschaltung, wie beispielsweise einem Inverter oder einem Gleichspannungswandler, verwendet werden.
1 zeigt eine Abbildung zur Veranschaulichung einer Draufsicht eines Halbleiterchips 1 als die Halbleitervorrichtung mit isolierter Gate-Elektrode. 2 zeigt eine Abbildung zur Veranschaulichung einer Teilschnittansicht entlang der Linie III-III in der 1.
Der Halbleiterchip 1 weist, wie in 1 gezeigt, einen Zellbereich 2, einen Schutzringbereich 3, der um den Zellbereich 2 herum angeordnet ist, und Kontaktstellen 4 auf.
Der Zellbereich 2 ist ein Bereich, in dem ein Bipolartransistorelement mit isolierter Gate-Elektrode (IGBT) gebildet ist. Das IGBT-Element ist, wie in 2 gezeigt, in einem n^--leitenden Halbleitersubstrat 10 gebildet, das als Driftschicht dient. Das Halbleitersubstrat 10 weist eine vordere Oberfläche 10a und eine der vorderen Oberfläche 10a gegenüberliegende hintere Oberfläche 10b auf. Auf der Seite der vorderen Oberfläche 10a des Halbleitersubstrats 10 ist eine p-leitende Basisschicht 11 vorbestimmter Dicke gebildet. Gräben 12 sind auf der Seite der vorderen Oberfläche 10a des Halbleitersubstrats 10 gebildet und reichen bis zum n^--leitenden Bereich des Halbleitersubstrats 10, indem sie durch die Basisschicht 11 dringen. Folglich wird die Basisschicht 11 durch die Gräben 12 in mehrere Teile unterteilt.
Eine Längsrichtung jedes Grabens 12 verläuft parallel zur vorderen Oberfläche 10a des Halbleitersubstrats 10, wobei sich die Gräben 12 in der Längsrichtung parallel zueinander erstrecken. Die Gräben 12 können beispielsweise in regelmäßigen Intervallen angeordnet sein, und Endabschnitte von benachbarten Gräben 12 können miteinander verbunden sein, um einen ringförmigen Graben 12 zu bilden.
Die zwischen benachbarten ringförmigen Gräben 12 angeordnete Basisschicht 11 (d. h. die Basisschicht 11, die nicht in jedem ringförmigen Graben 12 umschlossen ist) bildet eine p-leitende Kanalschicht 13, die als Kanalbereich dient. Ein n⁺-leitender Emitter-Bereich 14 ist in einem Oberflächenabschnitt der Kanalschicht 13 gebildet. Ein p⁺-leitender Körperbereich 15 ist im Oberflächenabschnitt der Kanalschicht 13 zwischen benachbarten Emitter-Bereichen 14 gebildet. Eine Tiefe des Körperbereichs 15 von der vorderen Oberfläche 10a des Halbleitersubstrats 10 ist größer als eine Tiefe des Emitter-Bereichs 14 von der vorderen Oberfläche 10a des Halbleitersubstrats 10.
Eine Störstellenkonzentration des n⁺-leitenden Emitter-Bereichs 14 liegt über einer Störstellenkonzentration des n^--leitenden Halbleitersubstrats 10. Der Emitter-Bereich 14 ist innerhalb der Basisschicht 11 abgeschlossen und kontaktiert eine Seitenwand des Grabens 12. Eine Störstellenkonzentration des p⁺-leitenden Körperbereichs 15 liegt über einer Störstellenkonzentration der p-leitenden Kanalschicht 13. Gleich dem Emitter-Bereich 14 ist der Körperbereich 15 innerhalb der Basisschicht 11 abgeschlossen.
Insbesondere ist der Emitter-Bereich 14 stabförmig ausgebildet und erstreckt sich der Emitter-Bereich 14 in Längsrichtung des Grabens 12 zwischen benachbarten Gräben 12. Der Emitter-Bereich 14 kontaktiert die Seitenwand des Grabens 12 und ist vor dem Endabschnitt des Grabens 12 abgeschlossen. Der Körperbereich 15 ist stabförmig ausgebildet und erstreckt sich in Längsrichtung des Grabens 12 (d. h. in Längsrichtung des Emitter-Bereichs 14) zwischen benachbarten Emitter-Bereichen 14.
Eine Innenoberfläche jedes Grabens 12 ist mit einer Gate-Isolierschicht 16 bedeckt. Eine Gate-Elektrode 17 ist auf der Gate-Isolierschicht 16 gebildet. Die Gate-Elektrode 17 kann beispielsweise aus polykristallinem Silizium aufgebaut sein. Die Gate-Elektrode 17 erstreckt sich in Längsrichtung des Grabens 12 und ist mit einer entsprechenden Kontaktstelle 4 in der 1 verbunden. Folglich ist der Graben 12 derart mit der Gate-Isolierschicht 16 und der Gate-Elektrode 17 gefüllt, dass eine Trench-Gate-Struktur gebildet werden kann.
Die in jedem ringförmigen Graben 12 umschlossene Basisschicht 11 (d. h. die Basisschicht 11 mit Ausnahme der Kanalschicht 13) bildet eine potentialfreie Schicht 18.
Zusammengefasst, die Basisschicht 11 wird durch die Gräben 12 in die Kanalschicht 13, in welcher der Emitter-Bereich 14 gebildet ist, und die potentialfreie Schicht 18, in welcher der Emitter-Bereich 14 nicht gebildet ist, unterteilt. Der Emitter-Bereich 14 ist alternativ derart in der unterteilten Basisschicht 11 gebildet, dass die Kanalschicht 13 und die potentialfreie Schicht 18 wiederholt in einem vorbestimmten Muster angeordnet werden können. Folglich sind das IGBT-Element (IGBT-Zelle) und ein Dummy-Element (Dummy-Zelle) im Zellbereich 2 derart abwechselnd angeordnet, dass benachbarte IGBT-Elemente beabstandet voneinander angeordnet werden können. Benachbarte IGBT-Elemente können beispielsweise durch ein Dummy-Element beabstandet voneinander angeordnet werden. Folglich wird die Halbleitervorrichtung mit isolierter Gate-Elektrode gemäß der ersten Ausführungsform nachstehend auch als „IGBT-Element beabstandeter Bauart“ bezeichnet.
Die potentialfreie Schicht 18 der Basisschicht 11 wird durch eine n-leitende Löcherstoppschicht 19 in einer Tiefenrichtung des Grabens 12 in eine erste Schicht 18a und eine zweite Schicht 18b unterteilt. Die erste Schicht 18a ist näher als die zweite Schicht 18b zu einer Öffnung des Grabens 12 angeordnet. D. h., die zweite Schicht 18b ist näher als die erste Schicht 18b zu einer Unterseite des Grabens 12 angeordnet. Die erste Schicht 18a und die zweite Schicht 18b sind durch die Löcherstoppschicht 19 vollständig elektrisch voneinander isoliert.
Die Löcherstoppschicht 19 ist einzig in der potentialfreien Schicht 18 der Basisschicht 11 gebildet. Genauer gesagt, die Löcherstoppschicht 19 ist nicht in der Kanalschicht 13 der Basisschicht 11 gebildet. D. h., die Löcherstoppschicht 19 ist nicht in der IGBT-Zelle vorhanden, existiert jedoch in der Dummy-Zelle, in welcher der Kanalbereich nicht gebildet ist.
Die Löcherstoppschicht 19 ist in der Dickenrichtung des Grabens 12 in einem Oberflächenabschnitt der potentialfreien Schicht 18 angeordnet (d. h. auf der Seite der vorderen Oberfläche 10a des Halbleitersubstrats 10 angeordnet). Insbesondere ist die Löcherstoppschicht 19 in einer geringeren Tiefe als eine Unterseite des Körperbereichs 15 der Kanalschicht 13 angeordnet. Vorzugsweise ist die Tiefe der Löcherstoppschicht 19 von der Oberfläche der potentialfreien Schicht 18 geringer als die halbe Tiefe des Grabens 12. Die Tiefe der Löcherstoppschicht 19 von der Oberfläche der potentialfreien Schicht 18 kann beispielsweise ungefähr ein Fünftel der Tiefe des Grabens 12 betragen. Wenn beispielsweise angenommen wird, dass die Tiefe des Grabens 12 ungefähr 5 Mikrometer (µm) beträgt, kann die Löcherstoppschicht 19 mit einer Dicke von ungefähr 0,2 µm in einer Tiefe von ungefähr 0,5 µm von der Oberfläche der potentialfreien Schicht 18 angeordnet werden. Die Löcherstoppschicht 19 kann beispielsweise eine Störstellenkonzentration von 1 × 10¹⁶/cm³ bis ungefähr 1 × 10¹⁷/cm³ aufweisen.
Eine dielektrische Zwischenschicht 20, wie beispielsweise eine Borphosphorsilicatglasschicht (BPSG-Schicht), ist auf der Basisschicht 11 gebildet. Ein Kontaktloch 20 ist in der dielektrischen Zwischenschicht 20 gebildet. Ein Teil des Emitter-Bereichs 14, der Körperbereich 15 und ein Teil der ersten Schicht 18a der potentialfreien Schicht 18 sind über das Kontaktloch 20a außerhalb der dielektrischen Zwischenschicht 20 freigelegt. Eine Emitter-Elektrode 21 ist auf der dielektrischen Zwischenschicht 20 gebildet und über das Kontaktloch 20a elektrisch mit dem Emitter-Bereich 14, dem Körperbereich 15 und der ersten Schicht 18a verbunden. Folglich ist die Emitter-Elektrode 21 mit sowohl dem Emitter-Bereich 14 als auch der ersten Schicht 18a elektrisch verbunden.
Eine n-leitende Feldstoppschicht 22 ist auf der Seite der hinteren Oberfläche 10b des Halbleitersubstrats 10 gebildet. Eine p-leitende Kollektor-Schicht 23 ist auf der Feldstoppschicht 22 gebildet. Eine Kollektor-Elektrode 24 ist auf der Kollektor-Schicht 23 gebildet.
2 zeigt eine minimale Einheitsstruktur (unit structure) der IGBT-Zelle und der Dummy-Zelle im Zellbereich 2. Die in der 2 gezeigte Einheitsstruktur ist derart wiederholt in einer gespiegelten Weise angeordnet, dass eine in der 3 gezeigte Struktur gebildet werden kann. 3 zeigt eine Abbildung zur Veranschaulichung der Schnittansicht entlang der Linie III-III in der 1. Die Basisschicht 11 zwischen benachbarten Gräben 12 bildet, wie in 3 gezeigt, abwechselnd die Kanalschicht 13 und die potentialfreie Schicht 18. Jede potentialfreie Schicht 18 weist die Löcherstoppschicht 18 auf. Es sollte beachtet werden, dass die in der 3 gezeigte Struktur über den Zellbereich 2 wiederholt in gespiegelter Weise angeordnet ist.
4 zeigt eine Abbildung zur Veranschaulichung einer Schnittansicht entlang der Linie IV-IV in der 1. Der Einfachheit halber sind die Gate-Isolierschicht 16 und die Gate-Elektrode 17 im Graben 12 in der 4 nicht gezeigt. Der um den Zellbereich 2 herum angeordnete Schutzringbereich 3 kann beispielsweise, wie in 4 gezeigt, einen ringförmigen p-Wannen-Bereich 10c und ringförmige p-leitende Schutzringe 10d aufweisen. Der Wannen-Bereich 10c und der Schutzring 10d sind derart im Oberflächenabschnitt des Halbleitersubstrats 10 gebildet, dass sie den Zellbereich 2 umgeben.
Eine Oxidschicht 20b ist auf dem Schutzring 10d gebildet. Ein Loch ist an einer Position entsprechend dem Schutzring 10d in der Oxidschicht 20b gebildet. Eine Umfangselektrode 21a ist auf der Oxidschicht 20b gebildet und über das Loch der Oxidschicht 20b elektrisch mit dem Schutzring 10d verbunden. Die Umfangselektrode 21a ist mit einer Passivierungsschicht 21b bedeckt.
Die in der 1 gezeigten Kontaktstellen 4 werden verwendet, um das IGBT-Element elektrisch mit einer externen Schaltung zu verbinden. Die Kontaktstellen 4 weisen eine Kontaktstelle auf, die über ein Verdrahtungselement, das im Halbleiterchip 1 angeordnet ist, mit der Gate-Elektrode 17 verbunden ist. Ferner können die Kontaktstellen 4 eine Kontaktstelle aufweisen, die zur Erfassung einer Temperatur des Halbleiterchips 1 verwendet wird.
Nachstehend wird ein Verfahren zur Fertigung der vorstehend beschriebenen Halbleitervorrichtung mit isolierter Gate-Elektrode beschrieben. Zunächst wird ein n^--leitenden Wafer 1 vorbereitet und eine p-leitende Basisschicht 11 durch Wärmediffusion auf einer Oberfläche des Wafers gebildet. Anschließend werden Gräben 12 derart gebildet, dass sie den Wafer erreichen können, indem sie die Basisschicht 11 durchdringen. Anschließend werden eine Gate-Isolierschicht 16 und eine Gate-Elektrode 17 in jedem Graben 12 gebildet.
Anschließend wird eine erste Maske mit einer Öffnung entsprechend einem n⁺-leitenden Emitter-Bereich 14 auf dem Wafer angeordnet. Anschließend wird eine Ionenimplantation mit n-leitenden Störstellen unter Verwendung der ersten Maske ausgeführt. Anschließend wird eine zweite Maske mit einer Öffnung entsprechend einem p⁺-leitenden Körperbereich 15 auf dem Wafer angeordnet, nachdem die erste Maske entfernt wurde. Anschließend wird eine Ionenimplantation mit p-leitenden Störstellen unter Verwendung der zweiten Maske ausgeführt. Anschließend wird eine Wärmebehandlung (d. h. Glühen) ausgeführt, um die implantierten Störstellen zu aktivieren, nachdem die zweite Maske entfernt wurde. Auf diese Weise werden der n⁺-leitende Emitter-Bereich 14 und der p⁺-leitende Körperbereich 15 gebildet.
Anschließend werden eine Ionenimplantation unter Verwendung einer Maske und eine Wärmebehandlung auf die Ionenimplantation folgend ausgeführt, um eine Löcherstoppschicht 19 in einer potentialfreien Schicht 18 der Basisschicht 11 zu bilden. Es kann beispielsweise eine Ionenimplantation mit Dotiermaterial, wie beispielsweise Phosphor (P), mit einer Konzentration von ungefähr 1 × 10¹²/cm² bis ungefähr 1 × 10¹⁴/cm² ausgeführt und anschließend eine Wärmebehandlung zur Aktivierung des implantierten Dotiermaterials bei einer Temperatur von wenigstens 900 °C ausgeführt werden. Alternativ können auf eine Ionenimplantation mit Phosphor und eine Wärmebehandlung zur Aktivierung des implantierten Phosphors folgend eine Ionenimplantation mit Bor (B) und eine Wärmebehandlung zur Aktivierung des implantierten Bors ausgeführt werden. Auf diese Weise wird die Löcherstoppschicht 19 in der potentialfreien Schicht 18 gebildet.
5A zeigt ein Diagramm zur Veranschaulichung eines Verhältnisses zwischen einem Projektionsbereich (d. h. einer Spitzentiefe) und einer Beschleunigungsenergie einer Ionenimplantation, und 5B zeigt ein Diagramm zur Veranschaulichung eines Verhältnisses zwischen einer Projektionsbereichsänderung und der Beschleunigungsenergie. Wie aus den 5A und 5B ersichtlich wird, nimmt der Projektionsbereich dann, wenn Bor (B) oder Phosphor (P) als Verunreinigung verwendet werden, proportional zur Beschleunigungsenergie zu. Wenn beispielsweise Phosphor (P) mit einer Energie von 600 keV in das Halbleitersubstrat 10 ionenimplantiert wird, kann die Löcherstoppschicht 19 in einer Tiefe von ungefähr 0,8 µm von der vorderen Oberfläche 10a des Halbleitersubstrats 10 gebildet werden. Die in den 5A und 5B gezeigten Verhältnisse basieren auf den Seiten 430 und 431 von „Physics of Semiconductor Devices“, erste Ausgabe, von S. M. Sze.
Anschließend wird eine dielektrische Zwischenschicht 20 auf der Basisschicht 11 gebildet. Anschließend wird ein Kontaktloch 20a derart in der dielektrischen Zwischenschicht 20 gebildet, dass ein Teil des Emitter-Bereichs 14, der Körperbereich 15 und ein Teil der ersten Schicht 18a der potentialfreien Schicht 18 über das Kontaktloch 20a außerhalb der dielektrischen Zwischenschicht 20 freigelegt werden. Eine Emitter-Elektrode 21 wird auf der dielektrischen Zwischenschicht 20 gebildet und über das Kontaktloch 20a elektrisch mit dem Emitter-Bereich 14, dem Körperbereich 15 und der ersten Schicht 18a verbunden. Folglich wird die Emitter-Elektrode 21 elektrisch sowohl mit dem Emitter-Bereich 14 als auch der ersten Schicht 18a der potentialfreien Schicht 18 verbunden. Es sollte beachtet werden, dass die Kontaktstellen 4 im gleichen Prozess wie die Emitter-Elektrode 21 gebildet werden können.
Anschließend wird eine n-leitende Feldstoppschicht 22 auf einer hinteren bzw. Rückseite des Wafers gebildet und eine p-leitende Kollektor-Schicht 23 auf der Feldstoppschicht 22 gebildet. Anschließend wird eine Kollektor-Elektrode 24 auf der Kollektor-Schicht 23 gebildet. Anschließend erfolgt eine Vereinzelung, um den Wafer in einzelne Halbleiterchips 1 zu schneiden. Auf diese Weise kann der Halbleiterchip 1 gefertigt werden. Es sollte beachtet werden, dass der Schutzringabschnitt 3 im gleichen Prozess gemäß obiger Beschreibung oder in einem anderen Prozess gebildet werden kann.
Die Erfinder der vorliegenden Erfindung haben eine Simulation durchgeführt, um die Eigenschaften einer Struktur auszuwerten, in welcher die Löcherstoppschicht 19 in einem Bereich geringer Tiefe der potentialfreien Schicht 18 gebildet ist. Die 6 bis 11 zeigen ein Ergebnis der Simulation.
6 zeigt ein Diagramm zur Veranschaulichung einer Verlustcharakteristik eines IGBT-Elements. Die horizontale Achse des Diagramms beschreibt einen DC-Verlust des IGBT-Elements, und die vertikale Achse des Diagramms beschreibt einen AC-Verlust des IGBT-Elements. Die ideale Charakteristik des IGBT-Elements ist dann gegeben, wenn sowohl der DC-Verlust als auch der AC-Verlust gering sind.
In der 6 beschreibt „herkömmliche Struktur“ eine Struktur, bei der keine Löcherstoppschicht 19 gebildet ist. „1/5-beabstandet“ bedeutet, dass benachbarte IGBT-Elemente durch fünf Dummy-Zellen voneinander beabstandet sind. „1/3-beabstandet“ bedeutet, dass benachbarte IGBT-Elemente durch drei Dummy-Zellen voneinander beabstandet sind. „1/1-beabstandet“ bedeutet, dass benachbarte IGBT-Elemente durch eine Dummy-Zelle voneinander beabstandet sind. „PT“ beschreibt eine Punch-Through-Struktur. „NPT“ beschreibt eine Non-Punch-Trough-Struktur. „130 µm dick“ und „160 µm dick“ beschreibt jeweils eine Dicke des IGBT-Elements.
Bei der herkömmlichen Struktur ist der AC-Verlust, wie aus der 6 ersichtlich, hoch. Ferner ist der DC-Verlust dann, wenn die Dicke des IGBT-Elements 160 µm beträgt, hoch. Sowohl der DC-Verlust als auch der AC-Verlust einer HS-Struktur gemäß der ersten Ausführungsform, bei welcher die Löcherstoppschicht 19 in der potentialfreien Schicht 18 gebildet ist, liegen unterhalb von denjenigen der herkömmlichen Struktur. Verglichen mit der herkömmlichen Struktur weist die HS-Struktur der ersten Ausführungsform nahezu die gleiche Durchlassspannung (ON-Voltage) und einen um 25 % verbesserten Schaltungsverlust (AC-Verlust) auf.
7 zeigt ein Diagramm zur Veranschaulichung eines Verunreinigungsprofils der potentialfreien Schicht 18. Die horizontale Achse des Diagramms beschreibt eine Tiefe von der vorderen Oberfläche 10a des Halbleitersubstrats 10, und die vertikale Achse des Diagramms beschreibt eine Störstellenkonzentration. Es sollte beachtet werden, dass die vertikale Achse des Diagramms logarithmischer Art ist.
In der 7 weist die Störstellenkonzentration des Halbleitersubstrats 10 einen Wert von 7 × 10¹³/cm³ auf. „CHP“ und „CHP-Diffusionsschicht“ beschreiben die potentialfreie Schicht 18. „CHPXj“ beschreibt die Tiefe der potentialfreien Schicht 18 und weist einen Wert von 4,5 µm auf.
In der 7 beschreibt „HS-Schicht“ die Löcherstoppschicht 19. „HS-Spitzentiefe“ beschreibt eine Tiefe, bei welcher die Löcherstoppschicht 19 einen Konzentrationsspitzenwert aufweist. „Nhs“ beschreibt eine Konzentration der Löcherstoppschicht 19 bei der HS-Spitzentiefe. „HSdXj“ beschreibt die Spanne der Diffusion der Löcherstoppschicht 19 in der Dickenrichtung des Halbleitersubstrats 10. Eine Hälfte (d. h. eine Seite) der Spanne beträgt ungefähr 0,1 µm. Auf der Grundlage des obigen Störstellenprofils sind eine Durchlassspannung Von, eine Kollektordurchbruchspannung und ein „Miller“-Ladungsverhältnis des IGBT-Elements ausgewertet worden.
8 zeigt ein Diagramm zur Veranschaulichung eines Verhältnisses zwischen der Durchlassspannung Von und der HS-Spitzenkonzentration Nhs. In der 8 beschreibt die horizontale Achse des Diagramms eine relative HS-Spitzenkonzentration Nhs und die vertikale Achse des Diagramms die Durchlassspannung Von. Es sollte beachtet werden, dass die relative HS-Spitzenkonzentration Nhs die Konzentration von Phosphor (P) ist und durch die folgende Gleichung beschrieben wird: $Relative Nhs = ((Nhs - Np) /Np) \times 100 (%)$
In der obigen Gleichung beschreibt „Np“ die Konzentration von Bor (B).
Die relative Spitzenkonzentration Nhs ist eine relative Spitzenkonzentration, wenn die Spitzenkonzentration Np der potentialfreien Schicht 18 einen Wert von 2,5 × 10¹⁷/cm³ aufweist. In der 8 weist die Konzentration der Löcherstoppschicht 19 dann, wenn die relative Spitzenkonzentration Nhs der Löcherstoppschicht 19 beispielsweise 0 % beträgt, einen Wert von 2,5 × 10¹⁷/cm³ auf. Gemäß einem anderen Beispiel weist die Konzentration der Löcherstoppschicht 19 dann, wenn die relative Spitzenkonzentration Nhs der Löcherstoppschicht 19 beispielsweise 100 % beträgt, einen Wert von 5 × 10¹⁷/cm³ auf. Gemäß einem anderen Beispiel weist die Konzentration der Löcherstoppschicht 19 dann, wenn die relative Spitzenkonzentration Nhs der Löcherstoppschicht 19 minus 100 % beträgt, einen Wert von 0 auf. D. h., die relative Spitzenkonzentration Nhs von minus 100 % entspricht einer Struktur ohne Löcherstoppschicht 19.
Bei der Simulation wurde das Verhältnis zwischen der Durchlassspannung Von und der HS-Spitzenkonzentration Nhs ausgewertet, indem die HS-Spitzentiefe zwischen vier Werten geändert wurde. Es sollte beachtet werden, dass die HS-Spitzentiefe in der 8 als relative HS-Spitzentiefe bezüglich von CHPXj definiert ist, was der Tiefe der potentialfreien Schicht 18 und einem Wert von 4,5 µm entspricht. Die Durchlassspannung Von und die HS-Spitzenkonzentration Nhs sind ausgewertet worden, indem die relative HS-Spitzentiefe RHsd auf 9 %, 16 %, 44 % und 89 % geändert wurde. Wenn die relative HS-Spitzentiefe beispielsweise 9 % beträgt, weist die HS-Spitzentiefe der Löcherstoppschicht 19 einen Wert von 0,405 µm auf. Folglich wird die Löcherstoppschicht 19 in diesem Fall in einer geringeren Tiefe und näher zur vorderen Oberfläche 10a des Halbleitersubstrats 10 als zur Unterseite des Grabens 12 angeordnet. Gemäß einem anderen Beispiel weist die HS-Spitzentiefe der Löcherstoppschicht 19 dann, wenn die relative HS-Spitzentiefe 89 % beträgt, einen Wert von 4,005 µm auf. Folglich wird die Löcherstoppschicht 19 in diesem Fall in einer größeren Tiefe und näher zur Unterseite des Grabens 12 als zur vorderen Oberfläche 10a des Halbleitersubstrats 10 angeordnet. Es sollte beachtet werden, dass eine Tiefe T des Grabens 12 von der vorderen Oberfläche 10a des Halbleitersubstrats 10 einen Wert von 4,9 µm aufweist.
Die Durchlassspannung Von ist, wie aus der 8 ersichtlich wird, über einen breiten Bereich der HS-Spitzenkonzentration Nhs niedriger, wenn die HS-Spitzentiefe einen niedrigeren Wert aufweist.
9 zeigt ein Diagramm zur Veranschaulichung eines Verhältnisses zwischen der Kollektordurchbruchspannung und der HS-Spitzenkonzentration Nhs. In der 9 beschreibt die horizontale Achse des Diagramms die HS-Spitzenkonzentration Nhs und die vertikale Achse des Diagramms die Kollektor-Durchbruchspannung. Es sollte beachtet werden, dass die HS-Spitzenkonzentration Nhs in der 9 als die relative Spitzenkonzentration Nhs definiert ist. Die Kollektor-Durchbruchspannung ist, wie aus der 9 ersichtlich wird, über einen breiten Bereich der HS-Spitzenkonzentration Nhs niedriger, wenn die HS-Spitzentiefe einen niedrigeren Wert aufweist.
10 zeigt ein Diagramm zur Veranschaulichung eines Verhältnisses zwischen dem Miller-Ladungsverhältnis und der HS-Spitzenkonzentration Nhs. In der 10 beschreibt die horizontale Achse des Diagramms die HS-Spitzenkonzentration Nhs und die vertikale Achse des Diagramms das Miller-Ladungsverhältnis. Es sollte beachtet werden, dass die in der 10 gezeigte HS-Spitzenkonzentration Nhs als die relative Spitzenkonzentration Nhs definiert ist. Das Miller-Ladungsverhältnis beschreibt ein Verhältnis zwischen der Gate-Kollektor-Ladung und der Gate-Emitter-Ladung während eines Gate-Ladevorgangs. Wenn eine kapazitive Kopplung zwischen Gate und Kollektor niedriger ist, nimmt das Miller-Ladungsverhältnis derart ab, dass ein Schalten hoher Geschwindigkeit erzielt werden kann.
Das Miller-Ladungsverhältnis nimmt, wie aus der 10 ersichtlich wird, mit zunehmender HS-Spitzenkonzentration Nhs zu, wenn die HS-Spitzentiefe einen hohen Wert, wie beispielsweise 44 % oder 89 %, aufweist. Demgegenüber wird das Miller-Ladungsverhältnis dann, wenn die HS-Spitzentiefe einen niedrigen Wert, wie beispielsweise 9 % oder 16 %, aufweist, über einen breiten Bereich der HS-Spitzenkonzentration Nhs derart konstant gehalten, dass ein Schalten hoher Geschwindigkeit erzielt werden kann.
11 zeigt ein Diagramm zur Veranschaulichung von Abhängigkeiten der Durchlassspannung Von, der Kollektor-Durchbruchspannung und des Miller-Ladungsverhältnisses von der HS-Spitzentiefe. In der 11 beschreibt die horizontale Achse des Diagramms die HS-Spitzentiefe und beträgt die HS-Spitzentiefe 9 %, 16 %, 44 % und 89 % und beschreibt die vertikale Achse des Diagramms die Prozentzahl einer Verringerung der Durchlassspannung Von, die Prozentzahl einer Verringerung der Kollektor-Durchbruchspannung und die Prozentzahl einer Zunahme des Miller-Ladungsverhältnisses. Es sollte beachtet werden, dass das in der 11 gezeigte Diagramm an Punkten entsprechend der Löcherstoppkonzentration, bei welcher die Prozentzahl einer Verringerung der Durchlassspannung Von 20 % beträgt, geplottet ist (d. h. an Punkten, die in der 8 durch Pfeile gekennzeichnet sind).
Die Durchlassspannung Von ist, wie aus der 11 ersichtlich wird, von der HS-Spitzentiefe unabhängig und konstant. Die Kollektor-Durchbruchspannung nimmt deutlich ab, wenn die HS-Spitzentiefe ungefähr 50 % überschreitet. Das Miller-Ladungsverhältnis hängt von der HS-Spitzentiefe ab und nimmt deutlich zu, wenn die HS-Spitzentiefe ungefähr 20 % überschreitet. Folglich weist die HS-Spitzentiefe von der vorderen Oberfläche 10a des Halbleitersubstrats 10 vorzugsweise einen Wert von kleiner oder gleich 50 % der Tiefe der potentialfreien Schicht 18 auf, um die Verringerung in der Kollektor-Durchbruchspannung zu verhindern. Ferner weist die HS-Spitzentiefe von der vorderen Oberfläche 10a des Halbleitersubstrats 10 vorzuziehender einen Wert von kleiner oder gleich 20 % der Tiefe der potentialfreien Schicht 18 auf, um die Erhöhung im Miller-Ladungsverhältnis zu verhindern. Die Zunahme im Miller-Ladungsverhältnis führt zu einer Zunahme des Schaltungsverlusts. Dementsprechend ist es zur Verringerung des AC-Verlusts von Bedeutung, die Löcherstoppschicht 19 in einer geringeren Tiefe in der potentialfreien Schicht 18 zu bilden.
Zusammengefasst, das Simulationsergebnis zeigt, dass die Eigenschaften des IGBT-Elements verbessert werden können, indem die Löcherstoppschicht 19 in einer geringeren bzw. oberflächennaheren Tiefe in der potentialfreien Schicht 18 gebildet wird.
Wenn die Löcherstoppschicht 19 jedoch zur vorderen Oberfläche 10a des Halbleitersubstrats 10 freiliegt und in Kontakt mit der Emitter-Elektrode 21 als Oberflächenelektrode kommt, wird ein parasitärer npn-Transistor derart gebildet, dass sich eine Überspannungsbeständigkeit verschlechtern wird. Folglich verbleibt die p-leitende erste Schicht 18a vorzugsweise auf der Seite der vorderen Oberfläche 10a. In diesem Fall wird die Löcherstoppschicht 19 vorzugsweise in einer Tiefe von wenigstens 0,1 µm von der vorderen Oberfläche 10a gebildet. Es ist, wie aus den 5a und 5B ersichtlich wird, erforderlich, die Löcherstoppschicht 19 durch Ionenimplantation mit einer Energie von wenigstens 100 keV zu bilden, um die Löcherstoppschicht 19 in der Tiefe von wenigstens 0,1 µm zu bilden. Alternativ kann, wie in den 20 und 22 gezeigt, die nachstehend noch beschrieben werden, ein dünner p-leitender Kontaktbereich 18c oberhalb der Löcherstoppschicht 19 gebildet werden.
Gemäß der ersten Ausführungsform wird die n-leitende Löcherstoppschicht 19, wie vorstehend beschrieben, in der p-leitenden potentialfreien Schicht 18 des Dummy-Elements gebildet. Ferner wird die potentialfreie Schicht 18 in die erste Schicht 18a und die zweite Schicht 18b unterteilt und wird die erste Schicht 18a mit der Emitter-Elektrode 21 verbunden, d. h. auf Masse gelegt.
Da die erste Schicht 18a elektrisch mit der Emitter-Elektrode 21 verbunden ist, wird die potentialfreie Schicht 18 auf ein Potential (d. h. GND) der Emitter-Elektrode 21 geklemmt. Bei solch einem Ansatz ist nahezu keine Ladung vorhanden, die in einem Rückkopplungskondensator gespeichert ist, der auf einem Pfad von der Kollektor-Elektrode 24 durch die potentialfreie Schicht 18 zur Gate-Elektrode 17 gebildet wird. Folglich ist nahezu keine Ladung vorhanden, die zum Zeitpunkt des Schaltens entladen wird. Dementsprechend wird die Schaltzeit derart verringert, dass ein Schaltungsverlust verringert werden kann. Demgegenüber tritt bei den herkömmlichen Strukturen ein Schaltungsverlust auf, da viel Zeit erforderlich ist, um einen hohen Betrag an Ladung, der in einer potentialfreien Schicht gespeichert ist, zum Zeitpunkt des Schaltens zu entladen.
Es sollte beachtet werden, dass gegebenenfalls Löcher aus dem Halbleitersubstrat 10 durch die potentialfreie Schicht 18 in die Emitter-Elektrode 21 gezogen werden, bedingt durch die Tatsache, dass die erste Schicht 18a zur Emitter-Elektrode 21 auf Masse gelegt ist. Die n-leitende Löcherstoppschicht 19 in der p-leitenden potentialfreien Schicht 18 kann jedoch als Potentialsperre dienen. Folglich kann die Löcherstoppschicht 19 verhindern, dass Löcher aus dem Halbleitersubstrat 10 gezogen werden, oder die Menge von Löchern, die aus dem Halbleitersubstrat 10 gezogen wird, verringern. D. h., die Löcherstoppschicht 19 kann den Strom von Löchern in geeigneter Weise beschränken. Aufgrund der Löcherstoppschicht 19 ist es weniger wahrscheinlich, dass Löcher, die in das Halbleitersubstrat 10 wandern, zur Emitter-Elektrode 21 gezogen werden. Folglich steigen die Konzentrationen von Löchern und Elektronen im Halbleitersubstrat 10 derart, dass eine Leitfähigkeitsmodulation beschleunigt werden kann. Dies führt dazu, dass ein Widerstand des Halbleitersubstrats 10 derart abnimmt, dass die Durchlassspannung des IGBT-Elements verringert werden kann.
Folglich werden sowohl eine geringe Durchlassspannung als auch ein geringer Schaltungsverlust erzielt, indem die Löcherstoppschicht 19 in der potentialfreien Schicht 18 des Dummy-Elements mit der Emitter-Elektrode 21 verbunden wird.
Ferner werden, da die potentialfreie Schicht 18 mit der Emitter-Elektrode 21 verbunden wird, die dynamische Durchbruchspannung und die statische Durchbruchspannung des gesamten IGBT-Elements derart verbessert, dass ein Spannungsdurchbruchswiderstandsdesign erleichtert werden kann. Ferner kann, da die Löcherstoppschicht 19 in einem Bereich geringer Tiefe (shallow region) der potentialfreien Schicht 18 angeordnet ist, das Spannungsdurchbruchswiderstandsdesign erleichtert werden.
Die HS-Spitzentiefe der Löcherstoppschicht 19 von der vorderen Oberfläche 10a des Halbleiterchips 1 kann beispielsweise größer oder gleich 50 %, vorzugsweise 20 % der Tiefe der potentialfreien Schicht 18 von der vorderen Oberfläche 10a des Halbleiterchips 1 sein. Wenn die Löcherstoppschicht 19 in solch einer geringeren Tiefe in der potentialfreien Schicht 18 angeordnet ist, kann der Verlust des IGBT-Elements wirksam verringert werden.
Die Kanalschicht 13 entspricht einem Kanalbereich in den Ansprüchen. Die potentialfreie Schicht 18 entspricht einem potentialfreien Bereich in den Ansprüchen. Die erste Schicht 18a entspricht einem ersten Bereich in den Ansprüchen. Die zweite Schicht 10b entspricht einem zweiten Bereich in den Ansprüchen.
(Zweite Ausführungsform)
Nachstehend wird eine zweite Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 12A, 12B und 13 beschrieben. Die zweite Ausführungsform unterscheidet sich in den folgenden Punkten von der ersten Ausführungsform. Gemäß der ersten Ausführungsform ist einzig das IGBT-Element im Zellbereich 2 gebildet. Demgegenüber ist gemäß der zweiten Ausführungsform zusätzlich zum IGBT-Element ein Diodenelement derart im Zellbereich 2 gebildet, dass ein rückwärts leitender IGBT (RC-IGBT) gebildet werden kann.
In dem Zellbereich 2 sind abwechselnd ein IGBT-Bereich, in dem ein IGBT-Element gebildet ist, und ein Diodenbereich, in welchem das Diodenelement gebildet ist, gebildet.
12A entspricht einer Einheitsstruktur des in einem IGBT-Bereich 25 des Zellbereichs 2 gebildeten IGBT-Elements, und 12B entspricht einer Einheitsstruktur des in einem Diodenbereich 26 des Zellbereichs 2 gebildeten Diodenelements.
In dem IGBT-Bereich 25 ist, wie in 12A gezeigt, die Feldstoppschicht 22 auf der Seite der vorderen Oberfläche 10a des Halbleitersubstrats 10 gebildet und die p-leitende Kollektor-Schicht 23 auf der Feldstoppschicht 22 gebildet. Folglich werden im IGBT-Bereich 25 Löcher aus der Kollektor-Schicht 23 zugeführt.
Demgegenüber ist im Diodenbereich 26, wie in 12B gezeigt, eine n-leitende Kathodenschicht 27 auf der Feldstoppschicht 22 gebildet. Folglich ist im Diodenbereich 26 eine Diode zwischen Emitter und Kollektor gebildet.
Zusammengefasst, die Struktur der zweiten Ausführungsform kann erzielt werden, indem die Struktur der ersten Ausführungsform dahingehend modifiziert wird, dass die Kollektor-Schicht 23 teilweise durch die Kathodenschicht 27 ersetzt wird. Der IGBT-Bereich 25 mit der Kollektor-Schicht 23 dient als IGBT-Element, und der Diodenbereich 26 mit der Kathodenschicht 27 dient als Diodenelement. Im Diodenbereich 26 dient die Kollektor-Elektrode 24 als Kathodenelektrode.
Die Einheitsstruktur des in der 12 A gezeigten IGBT-Elements und die Einheitsstruktur des in der 12B gezeigten Diodenelements sind in einem vorbestimmten Muster derart wiederholt angeordnet, dass eine in der 13 gezeigte Struktur gebildet werden kann. Es sollte beachtet werden, dass die in der 13 gezeigte Struktur in einer gespiegelten Weise wiederholt über den Zellbereich 2 angeordnet ist.
Insbesondere sind, wie in 13 gezeigt, auf der Seite der vorderen Oberfläche 10a des Halbleitersubstrats 10 die Kanalschicht 13 mit dem Emitter-Bereich 14 und die potentialfreie Schicht 18 mit der Löcherstoppschicht 19 wiederholt über den IGBT-Bereich 25 und den Diodenbereich 26 angeordnet. Demgegenüber ist auf der Seite der hinteren Oberfläche 10b des Halbleitersubstrats 10 die Kollektor-Schicht 23 auf der Feldstoppschicht 22 im IGBT-Bereich 25 gebildet und die Kathodenschicht 27 auf der Feldstoppschicht 22 im Diodenbereich 26 gebildet. Auf diese Weise werden der IGBT-Bereich 25 und der Diodenbereich 26 darauf basierend, ob die Kollektor-Schicht 23 oder die Kathodenschicht 27 auf der Feldstoppschicht 22 gebildet ist, voneinander unterschieden.
Gemäß der zweiten Ausführungsform ist der Zellbereich 2, wie vorstehend beschrieben, als RC-IGBT ausgebildet. In diesem Fall nimmt, da oberhalb des Zellbereichs 2 ein Kanal gebildet wird, der elektrische Stromfluss derart zu, dass eine Durchlassspannung des IGBT verringert werden kann.
Gleich der ersten Ausführungsform ist der p⁺-leitende Körperbereich 15 nicht in der potentialfreien Schicht 18 gebildet und ist die Löcherstoppschicht 19 in einer geringeren Tiefe als die Unterseite des in der Kanalschicht 13 gebildeten Körperbereichs 15 angeordnet. Folglich kann, da eine Zunahme in der Menge von Löchern, die vom Körperbereich 15 in das Halbleitersubstrat 10 injiziert werden, verhindert wird, eine Zunahme des Erholungsverlusts des Diodenelements verhindert werden.
(Dritte Ausführungsform)
Nachstehend wird eine dritte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 14 beschrieben. Die dritte Ausführungsform unterscheidet sich in den folgenden Punkten von der zweiten Ausführungsform. Gleich der zweiten Ausführungsform sind die Kanalschicht 13 mit dem Emitter-Bereich 14 und die potentialfreie Schicht 18 mit der Löcherstoppschicht 19, wie in 14 gezeigt, wiederholt im IGBT-Bereich 25 angeordnet.
Ungleich der zweiten Ausführungsform sind der Emitter-Bereich 14 und die Löcherstoppschicht 19 jedoch nicht in der Basisschicht 11 im Diodenbereich 26 gebildet. D. h., der Diodenbereich 26 weist keine Kanalschicht 13 auf. Genauer gesagt, der Diodenbereich 26 weist keinen IGBT-Elementeabschnitt auf. Folglich wird eine Durchlassspannung des Diodenelements mit geringerer Wahrscheinlichkeit durch das IGBT-Element beeinflusst.
Dementsprechend wird das Diodenelement gemäß der dritten Ausführungsform an der Grenze zwischen dem IGBT-Bereich 25 und dem Diodenbereich 26 angeordnet.
(Vierte Ausführungsform)
Nachstehend wird eine vierte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 15 beschrieben. Die vierte Ausführungsform unterscheidet sich in den folgenden Punkten von der dritten Ausführungsform. Gemäß der vierten Ausführungsform ist der Emitter-Bereich 14, wie in 15 gezeigt, in der Basisschicht 11 gebildet, die an der Grenze zwischen der Kollektor-Schicht 23 und der Kathodenschicht 27 in der Tiefenrichtung des Grabens 12 gebildet ist. Die Basisschicht 11 dient als Kanalschicht 13. D. h., der IGBT-Bereich 25 überlappt eine Außenkante des Diodenbereichs 26 derart, dass das IGBT-Element an der Grenze zwischen dem IGBT-Bereich 25 und dem Diodenbereich 26 angeordnet werden kann.
Selbst wenn das IGBT-Element an der Grenze zwischen dem IGBT-Bereich 25 und dem Diodenbereich 26 angeordnet wird, weist der Diodenbereich 26 nahezu keinen IGBT-Elementeabschnitt auf. Folglich wird eine Durchlassspannung des Diodenelements gleich der dritten Ausführungsform mit geringerer Wahrscheinlichkeit durch das IGBT-Element beeinflusst.
(Fünfte Ausführungsform)
Nachstehend wird eine fünfte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 16 beschrieben. Die fünfte Ausführungsform unterscheidet sich in den folgenden Punkten von der zweiten Ausführungsform. Gemäß der fünften Ausführungsform ist die Löcherstoppschicht 19, wie in 16 gezeigt, in jeder Basisschicht 11 (d. h. potentialfreien Schicht 18) im Diodenbereich 26 gebildet. Es sollte beachtet werden, dass das Diodenelement an der Grenze zwischen dem IGBT-Bereich 25 und dem Diodenbereich 26 angeordnet ist.
Da die Löcherstoppschicht 19 in jeder potentialfreien Schicht 18 im Diodenbereich 26 gebildet ist, kann die Menge an Löchern, die vom Halbleitersubstrat 10 in die potentialfreie Schicht 18 im Diodenbereich 26 injiziert wird, verringert werden.
(Sechste Ausführungsform)
Nachstehend wird eine sechste Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 17 beschrieben. Die sechste Ausführungsform unterscheidet sich in den folgenden Punkten von der fünften Ausführungsform. Gemäß der sechsten Ausführungsform ist der Emitter-Bereich 14, wie in 17 gezeigt, in der Basisschicht 11 gebildet, die an der Grenz zwischen der Kollektor-Schicht 23 und der Kathodenschicht 27 in der Tiefenrichtung des Grabens 12 angeordnet ist. Die Basisschicht 11 dient als Kanalschicht 13. D. h., der IGBT-Bereich 25 überlappt eine Außenkante des Diodenbereichs 26 derart, dass das IGBT-Element an der Grenze zwischen dem IGBT-Bereich 25 und dem Diodenbereich 26 angeordnet werden kann.
(Siebte Ausführungsform)
Nachstehend wird eine siebte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 18A und 18B beschrieben. Die siebte Ausführungsform unterscheidet sich in den folgenden Punkten von der zweiten bis sechsten Ausführungsform. 18A zeigt eine Abbildung zur Veranschaulichung einer Draufsicht eines Halbleiterchips 1 gemäß der siebten Ausführungsform. 18B zeigt eine Abbildung zur Veranschaulichung eines Teils einer Schnittansicht entlang der Linie XVIII in der 18A.
Gemäß der siebten Ausführungsform sind der IGBT-Bereich 25 und der Diodenbereich 26, wie in 18A gezeigt, abwechselnd in einem Streifenmuster angeordnet. Auf der Seite der hinteren Oberfläche 10b des Halbleitersubstrats 10 ist, wie in 18B gezeigt, die p⁺-leitende Kollektor-Schicht 23 auf der Feldstoppschicht 22 im IGBT-Bereich 25 gebildet und die n⁺-leitende Kathodenschicht 27 auf der Feldstoppschicht 22 im Diodenbereich 26 gebildet. Folglich sind die Kollektor-Schicht 23 und die Kathodenschicht 27 abwechselnd in einem Streifenmuster angeordnet.
Ferner sind der Emitter-Bereich 14 und der Körperbereich 15 gemäß der siebten Ausführungsform teilweise im Diodenbereich 26 nahe dem IGBT-Bereich 25 gebildet. Bei solch einem Ansatz wird der Kanalbereich des IGBT-Elements derart vergrößert, dass die Durchlassspannung Von verringert werden kann.
(Achte Ausführungsform)
Nachstehend wird eine achte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 19 beschrieben. 19 zeigt eine Abbildung zur Veranschaulichung einer Teilschnittansicht eines IGBT-Elements gemäß der achten Ausführungsform. Die achte Ausführungsform unterscheidet sich in den folgenden Punkten von den vorhergehenden Ausführungsformen. Wenn die Löcherstoppschicht 19, wie vorstehend beschrieben, durch Ionenimplantation gebildet wird, kann eine Fehlausrichtung der Löcherstoppschicht 19, d. h. ein Verlust der Löcherstoppschicht 19, auftreten. Um dies zu verhindern, kann der Emitter-Bereich 14, wie in 19 gezeigt, bis zur potentialfreien Schicht 18 verlängert werden. Bei solch einem Ansatz kann ein Emitter-Bereich, in dem eine Ionenimplantation angewandt wird, um den Emitter-Bereich 14 zu bilden, einen Bereich der HS-Schicht überlappen, in dem eine Ionenimplantation angewandt wird, um die Löcherstoppschicht 19 zu bilden. Es sollte beachtet werden, dass eine Verlängerung der Löcherstoppschicht 19 bis zur Kanalschicht 13 die Schwellenwertspannung Vth beeinflussen kann. Folglich wird der Emitter-Bereich 14 vorzugsweise bis zur potentialfreien Schicht 18 verlängert.
Obgleich 19 ein IGBT-Element zeigt, kann die achte Ausführungsform auf einen RC-IGBT angewandt werden.
(Neunte Ausführungsform)
Nachstehend wird eine neunte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 20 beschrieben. 20 zeigt eine Abbildung zur Veranschaulichung einer Teilschnittansicht eines IGBT-Elements gemäß der neunten Ausführungsform. Die neunte Ausführungsform unterscheidet sich in den folgenden Punkten von den vorhergehenden Ausführungsformen.
Bei den vorhergehenden Ausführungsformen kann ein Kontaktwiderstand auftreten, wenn eine Oberflächenkonzentration der ersten Schicht 18a auf der Löcherstoppschicht 19 gering ist. Um dieses Problem zu vermeiden, wird gemäß der neunten Ausführungsform ein dünner p⁺-leitender Kontaktbereich 18c in einem Oberflächenabschnitt der ersten Schicht 18a der potentialfreien Schicht 18 gebildet. Da der Kontaktbereich 18c zur Kontaktierung verwendet wird, wird der Kontaktbereich 18c in einer sehr geringen Tiefe in der ersten Schicht 18a gebildet. Es sollte beachtet werden, dass der Körperbereich 15 benachbart zum Emitter-Bereich 14 derart tiefer als der Emitter-Bereich 14 gebildet ist, dass eine hohe Beständigkeit gegenüber einer Überspannung erzielt werden kann.
Der Kontaktbereich 18c kann gebildet werden, nachdem das Kontaktloch 20a in der dielektrischen Zwischenschicht 20 gebildet worden ist. Bei dem in der 20 gezeigten Beispiel ist der Zellbereich 2 als IGBT-Element ausgebildet. Alternativ kann der Zellbereich 2 als RC-IGBT ausgebildet sein.
(Zehnte Ausführungsform)
Nachstehend wird eine zehnte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 21 beschrieben. Die zehnte Ausführungsform unterscheidet sich in den folgenden Punkten von der achten Ausführungsform. 21 zeigt die Grenze zwischen dem IGBT-Bereich 25 und dem Diodenbereich 26.
Gemäß der achten Ausführungsform ist der Zellbereich 2 als IGBT-Element ausgebildet. Demgegenüber ist der Zellbereich 2 gemäß der zehnten Ausführungsform als RC-IGBT ausgebildet. Ferner ist die Störstellenkonzentration der potentialfreien Schicht 18 (d. h. der Anodenschicht) gemäß der zehnten Ausführungsform geringer als die Störstellenkonzentration der Kanalschicht 13.
(Elfte Ausführungsform)
Nachstehend wird eine elfte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 22 beschrieben. 22 zeigt eine Abbildung zur Veranschaulichung einer Teilschnittansicht eines RC-IGBT gemäß der elften Ausführungsform. Die Verlängerungsstruktur des Emitter-Bereichs 14 gemäß der achten Ausführungsform, der Kontaktbereich 18c der potentialfreien Schicht 18 gemäß der neunten Ausführungsform und die potentialfreie Schicht 18 geringer Konzentration gemäß der zehnten Ausführungsform können, wie in 22 gezeigt, je nach Bedarf kombiniert werden. Bei dem in der 22 gezeigten Beispiel ist, da der p⁺-leitende Kontaktbereich 18c in einem Bereich sehr geringer Tiefe von der vorderen Oberfläche 10a gebildet ist, der Löcherinjektionswirkungsgrad des p⁺-leitenden Kontaktbereichs 18c geringer als derjenige des p⁺-leitenden Körperbereichs 15, der in einem tiefen Bereich von der vorderen Oberfläche 10a gebildet ist. Folglich kann der AC-Verlust des RC-IGBT verringert werden.
(Zwölfte Ausführungsform)
Nachstehend wird eine zwölfte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 23A und 23B beschrieben. Die zwölfte Ausführungsform unterscheidet sich in den folgenden Punkten von den vorhergehenden Ausführungsformen. Bei den vorhergehenden Ausführungsformen sind die Gräben 12 derart zu regelmäßigen Intervallen angeordnet, dass die Kanalschicht 13 und die potentialfreie Schicht 18 die gleiche Breite aufweisen können. Demgegenüber sind die Gräben 12 gemäß der zwölften Ausführungsform derart zu unregelmäßigen Intervallen angeordnet, dass die Kanalschicht 13 und die potentialfreie Schicht 18 unterschiedliche Breiten aufweisen können.
Bei dem in den 23A und 23B gezeigten Beispiel sind die Gräben 12 derart zu unregelmäßigen Intervallen angeordnet, dass die Breite der potentialfreien Schicht 18 größer als die Breite der Kanalschicht 13 sein kann.
Insbesondere sind die Gräben 12, zwischen denen die Kanalschicht 13 gebildet ist, zu einem ersten Intervall von 2X angeordnet, und die Gräben 12, zwischen denen die potentialfreie Schicht 18 gebildet ist, zu einem zweiten Intervall von 2Y angeordnet. X und Y sind positive Werte, wobei Y größer als X ist. Es sollte beachtet werden, dass die 23A und 23B Einheitsstrukturen des IGBT-Elements und des Diodenelements zeigen. Folglich entspricht die Breite der Kanalschicht 13 einem Wert von 2X und die Breite der potentialfreien Schicht 18 einem Wert von 2Y.
Die in den 23A und 23B gezeigten Strukturen können beispielsweise erzielt werden, indem die Breite der potentialfreien Schicht 18 der in den 12A und 12B gezeigten Strukturen vergrößert wird.
Gemäß der zwölften Ausführungsform ist die Breite der potentialfreien Schicht 18, wie vorstehend beschrieben, größer als die Breite der Kanalschicht 13. Bei solch einem Ansatz wird ein Abschnitt des mit dem Emitter-Bereich 14 verbundenen IGBT-Bereichs 25 vergrößert, während ein Abschnitt des als Gate dienenden IGBT-Bereichs 25 verkleinert wird. Folglich ist nahezu keine Ladung vorhanden, die in der Rückkopplungskapazität gespeichert ist, so dass ein Schalten hoher Geschwindigkeit des IGBT-Elements erzielt werden kann.
Zusammengefasst, gemäß den vorhergehenden Ausführungsformen ist X = Y, so dass die Breite der potentialfreien Schicht 18 gleich der Breite der Kanalschicht 13 sein kann. Demgegenüber ist gemäß der zwölften Ausführungsform X < Y, so dass die Breite der potentialfreien Schicht 18 größer als die Breite der Kanalschicht 13 sein kann. D. h., die Gräben 12 können derart gebildet werden, dass X ≤ Y ist.
(Dreizehnte Ausführungsform)
Nachstehend wird eine dreizehnte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 24 beschrieben. Die dreizehnte Ausführungsform unterscheidet sich in den folgenden Punkten von den vorhergehenden Ausführungsformen. Die vorhergehenden Ausführungsformen basieren auf einem vertikalen IGBT mit Trench-Gate, bei welchem die Gate-Elektrode 17 über die Gate-Isolierschicht 16 in dem im Halbleitersubstrat 10 gebildeten Graben 12 vergraben ist. Demgegenüber basiert die dreizehnte Ausführungsform auf einem vertikalen IGBT mit planarem Gate.
24 zeigt eine perspektivische Schnittansicht des IGBT-Elements gemäß der dreizehnten Ausführungsform und beispielsweise der 3 entsprechend.
P-leitende Bereiche sind, wie in 24 gezeigt, auf der Seite der vorderen Oberfläche 10a des n^--leitenden Halbleitersubstrats 10 gebildet. Die p-leitenden Bereiche sind in einer Richtung parallel zur vorderen Oberfläche 10a des Halbleitersubstrats 10 in einem Streifenmuster angeordnet. Die p-leitenden Bereiche entsprechen der Kanalschicht 13 und der potentialfreien Schicht 18 in den vorhergehenden Ausführungsformen. Der p-leitende Bereich entsprechend der Kanalschicht 13 wird nachstehend als Kanalbereich 13 bezeichnet, und der p-leitende Bereich entsprechend der potentialfreien Schicht 18 wird nachstehend als potentialfreier Bereich 18 bezeichnet.
Die n⁺-leitenden Emitter-Bereiche 14 sind in einem Oberflächenabschnitt des Kanalbereichs 13 gebildet. Die n⁺-leitenden Emitter-Bereiche 14 erstrecken sich entlang des Kanalbereichs 13 und sind voneinander beabstandet. Der p⁺-leitende Körperbereich 15 ist zwischen den Emitter-Bereichen 14 gebildet und erstreckt sich entlang der Emitter-Bereiche 14. Die n-leitende Löcherstoppschicht 19 ist im potentialfreien Bereich 18 gebildet und unterteilt den potentialfreien Bereich 18 in die erste Schicht 18a und die zweite Schicht 18b. Die erste Schicht 18a ist auf der Seite der vorderen Oberfläche 10a des Halbleitersubstrats 10 bezüglich der Löcherstoppschicht 19 angeordnet. Die zweite Schicht 18b ist auf der Seite der hinteren Oberfläche 10b des Halbleitersubstrats 10 bezüglich der Löcherstoppschicht 19 angeordnet. Die erste Schicht 18a wird nachstehend als erster Bereich 18a bezeichnet, und die zweite Schicht 18b wird nachstehend als zweiter Bereich 18b bezeichnet.
Beide Enden der Löcherstoppschicht 19 erreichen die vordere Oberfläche 10a des Halbleitersubstrats 10 derart, dass der erste Bereich 18a und der zweite Bereich 18b durch die Löcherstoppschicht 19 vollständig voneinander getrennt werden können. Es sollte beachtet werden, dass die Löcherstoppschicht 19 in der 24 durch eine fettgedruckte Linie gekennzeichnet ist.
Gleich den vorhergehenden Ausführungsformen ist die Löcherstoppschicht 19 in einer geringen Tiefe im Kanalbereich 13 gebildet. Die Spitzenwerttiefe der Löcherstoppschicht 19 liegt vorzugsweise bei kleiner oder gleich fünfzig Prozent der Tiefe des Kanalbereichs 13 von der vorderen Oberfläche 10a des Halbleitersubstrats 10. Ferner liegt die Spitzentiefe der Löcherstoppschicht 19 vorzuziehender bei kleiner oder gleich zwanzig Prozent der Tiefe des Kanalbereichs 13 von der vorderen Oberfläche 10a des Halbleitersubstrats 10. Bei solch einem Ansatz kann auch im Falle eines IGBT-Elements mit planarem Gate der Schaltungsverlust wirksam verringert werden.
Die Gate-Isolierschicht 16 ist auf der vorderen Oberfläche 10a des Halbleitersubstrats 10 gebildet. Ein Kontaktloch 16a ist derart in der Gate-Isolierschicht 16 gebildet, dass ein Teil des Emitter-Bereichs 14, des Körperbereichs 15 und des ersten Bereichs 18a über das Kontaktloch 16a außerhalb der Gate-Isolierschicht 16 freigelegt werden kann. Die Gate-Elektrode 17 ist auf der Gate-Isolierschicht 16 gebildet und mit der Gate-Isolierschicht 16 bedeckt. Die Emitter-Elektrode 21 (nicht gezeigt) ist auf der Gate-Isolierschicht 16 gebildet und über das Kontaktloch 16a elektrisch mit dem Emitter-Bereich 14, dem Körperbereich 15 und dem ersten Bereich 18a verbunden.
Die n-leitende Feldstoppschicht 22, die p⁺-leitende Kollektor-Schicht 23 und die Kollektor-Elektrode 24 sind in der erwähnten Reihenfolge auf der Seite der hinteren Oberfläche 10b des Halbleitersubstrats 10 gebildet.
Ein Bereich von der Mitte des Kanalbereichs 13 zur Mitte des potentialfreien Bereichs 18 benachbart zum Kanalbereich 13 in einer Richtung, in welcher der Kanalbereich 13 und der potentialfreie Bereich 18 abwechselnd angeordnet sind, definieren, wie in 24 gezeigt, eine Einheitszelle (unit cell). Die Einheitszellen sind wiederholt angeordnet.
Bei einem IGBT-Element mit planarem Gate kann die Löcherstoppschicht 19, wie vorstehend beschrieben, im potentialfreien Bereich 18 gebildet werden.
(Vierzehnte Ausführungsform)
Nachstehend wird eine vierzehnte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 25 und 26 beschrieben. 25 zeigt eine Draufsicht eines IGBT-Elements der vierzehnten Ausführungsform. 26 zeigt eine Schnittansicht entlang der Linie XXVI-XXVI. Der Kanalbereich 13 und der potentialfreie Bereich 18 sind, wie in 25 gezeigt, in einer Richtung parallel zur vorderen Oberfläche 10a des Halbleitersubstrats 10 in einem Zickzack-Muster angeordnet. Insbesondere sind der Kanalbereich 13 und der potentialfreie Bereich 18 sowohl in Reihenrichtung als auch in Spaltenrichtung abwechselnd angeordnet und sowohl in Reihenrichtung als auch in Spaltenrichtung ausgerichtet. Folglich sind, wie in 26 gezeigt, rechteckige Kontaktlöcher 16a in der Gate-Isolierschicht 16 gebildet und in einem Zickzack-Muster angeordnet.
Bei einem IGBT-Element mit planarem Gate können der Kanalbereich 13 und der potentialfreie Bereich 18, wie vorstehend beschrieben, in einem Zickzack-Muster angeordnet werden.
(Fünfzehnte Ausführungsform)
Nachstehend wird eine fünfzehnte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 27 beschrieben. 27 zeigt eine Draufsicht eines IGBT-Elements der fünfzehnten Ausführungsform. Gleich der vierzehnten Ausführungsform sind der Kanalbereich 13 und der potentialfreie Bereich 18 in einem Zickzack-Muster angeordnet. Die fünfzehnte Ausführungsform unterscheidet sich, wie aus einem Vergleich der 25 und 27 ersichtlich wird, dahingehend von der vierzehnten Ausführungsform, dass der Kanalbereich 13 und der potentialfreie Bereich 18 in einer Reihenrichtung (oder Spaltenrichtung) nicht ausgerichtet sind.
(Sechzehnte Ausführungsform)
Nachstehend wird eine sechzehnte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 28 beschrieben. 28 zeigt eine perspektivische Schnittansicht eines IGBT-Elements der sechzehnten Ausführungsform. Gemäß der sechzehnten Ausführungsform ist, wie in 28 gezeigt, ein Kanalbereich 13 paarweise mit zwei potentialfreien Bereichen 18 angeordnet, um eine Einheitszelle zu bilden. Der Kanalbereich 13 und der potentialfreie Bereich 18 erstrecken sich in einer Richtung parallel zur vorderen Oberfläche 10a des Halbleitersubstrats 10 und sind in einem Streifenmuster angeordnet. Auf diese Weise kann die Anzahl von potentialfreien Bereichen 18 zwischen benachbarten Kanalbereichen 13 derart erhöht werden, dass das Intervall zwischen benachbarten Kanalbereichen 13 erhöht werden kann.
(Siebzehnte Ausführungsform)
Nachstehend wird eine siebzehnte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 29 beschrieben. 29 zeigt eine perspektivische Schnittansicht eines IGBT-Elements der siebzehnten Ausführungsform. Die siebzehnte Ausführungsform entspricht, wie aus der 29 ersichtlich wird, einer Kombination der vierzehnten Ausführungsform und der sechzehnten Ausführungsform. Auf diese Weise können der Kanalbereich 13 und der potentialfreie Bereich 18 in einem Zickzack-Muster angeordnet werden, während die Anzahl von potentialfreien Bereichen 18 zwischen benachbarten Kanalbereichen 13 erhöht werden kann.
(Achtzehnte Ausführungsform)
Nachstehend wird eine achtzehnte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 30 beschrieben. Die dreizehnte bis siebzehnte Ausführungsform basieren auf einem IGBT mit planarem Gate. Demgegenüber basiert die achtzehnte Ausführungsform auf einem RC-IGBT mit planarem Gate. Auf der Seite der hinteren Oberfläche 10b des Halbleitersubstrats 10 ist, wie in 30 gezeigt, die p⁺-leitende Kollektor-Schicht 23 im IGBT-Bereich 25 und die n⁺-leitende Kathodenschicht 27 im Diodenbereich 26 gebildet.
Der IGBT-Bereich 25 und der Diodenbereich 26 sind, wie in 18 gezeigt, abwechseln in einem Streifenmuster angeordnet.
(Neunzehnte Ausführungsform)
Nachstehend wird eine neunzehnte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 31 beschrieben. Die neunzehnte Ausführungsform unterscheidet sich in den folgenden Punkten von der achtzehnten Ausführungsform. Bei der achtzehnten Ausführungsform sind der Kanalbereich 13 und der potentialfreie Bereich 18 abwechselnd in einem Streifenmuster angeordnet. Bei der neunzehnten Ausführungsform sind der Kanalbereich 13 und der potentialfreie Bereich 18, wie bei der vierzehnten Ausführungsform, in einem Zickzack-Muster angeordnet.
(Zwanzigste Ausführungsform)
Nachstehend wird eine zwanzigste Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 32 und die 33A bis 33C beschrieben. 32 zeigt eine Draufsicht eines lateralen IGBT der zwanzigsten Ausführungsform. 33A zeigt eine Schnittansicht entlang der Linie XXXIIIA-XXXIIIA in der 32, 33B zeigt eine Schnittansicht entlang der Linie XXXIIIB-XXXIIIB in der 32, und 33C zeigt eine Schnittansicht entlang der Linie XXXIIIC-XXXIIIC in der 32.
Eine Isolierschicht (BOX: vergrabene Oxidschicht) 10f ist, wie in den 33A bis 33C gezeigt, auf einem Trägersubstrat 10e gebildet, und eine n^--leitende Halbleiterschicht ist derart auf der Isolierschicht 10f gebildet, dass ein SOI-Substrat 10g gebildet werden kann. Die n^--leitende Halbleiterschicht auf der Isolierschicht 10f entspricht dem Halbleitersubstrat 10 in den vorhergehenden Ausführungsformen. Folglich wird die n^--leitende Halbleiterschicht auf der Isolierschicht 10f nachstehend auch als „Halbleiterschicht 10“ bezeichnet.
Ein rechteckiger ringförmiger Graben 10h ist, wie in 32 gezeigt, in der Halbleiterschicht 10 gebildet. Der Graben 10h reicht bis zur Isolierschicht 10f. Der Graben 10h ist, obgleich dies nicht in den Figuren gezeigt ist, mit einem Isoliermaterial gefüllt. Ein lateraler IGBT ist in einem Bereich gebildet, der von dem Graben 10h umgeben ist.
Insbesondere ist die p-leitende Kollektor-Schicht 23, wie in den 33A bis 33C gezeigt, in einem Oberflächenabschnitt eines n-leitenden Pufferbereichs 28 gebildet, der in einem Oberflächenabschnitt der Halbleiterschicht 10 gebildet ist. Die Kollektor-Schicht 23 erstreckt sich, wie in 32 gezeigt, in einer ersten Richtung parallel zur vorderen Oberfläche 10a der Halbleiterschicht 10. Eine LOCOS-Oxidschicht 29 ist in einem Oberflächenabschnitt der Halbleiterschicht 10 gebildet. Die LOCOS-Oxidschicht 29 ist auf beiden Seiten der Kollektor-Schicht 23 angeordnet und erstreckt sich entlang der Kollektor-Schicht 23.
Ferner ist, wie in 32 gezeigt, ein p-leitender Bereich zwischen benachbarten LOCOS-Oxidschichten 29 gebildet und erstreckt sich der p-leitende Bereich in der ersten Richtung. Der p-leitenden Bereich zwischen benachbarten LOCOS-Oxidschichten 29 ist in den Kanalbereich 13 und den potentialfreien Bereich 18 unterteilt, durch die Gräben 12, die sich in einer zweiten Richtung senkrecht zur ersten Richtung erstrecken. Der Kanalbereich 13 und der potentialfreie Bereich 18 sind in der ersten Richtung abwechselnd angeordnet. Die n⁺-leitenden Emitter-Bereiche 14 sind im Kanalbereich 13 gebildet und in der zweiten Richtung voneinander beabstandet. Der p⁺-leitende Körperbereich 15 ist zwischen den Emitter-Bereichen 14 gebildet.
Die Gate-Isolierschicht 16 und die Gate-Elektrode 17 sind derart in jedem Graben 12 vergraben, dass eine Trench-Gate-Struktur gebildet werden kann. Der Einfachheit halber sind die Gate-Isolierschicht 16 und die Gate-Elektrode 17 im Graben 12 in der 32 und den 33A bis 33C nicht gezeigt.
Die n-leitende Löcherstoppschicht 19 ist, wie in 33C gezeigt, im potentialfreien Bereich 18 gebildet, um den potentialfreien Bereich 18 in den ersten Bereich 18a und den zweiten Bereich 18b zu unterteilen. Der erste Bereich 18a ist auf der Seite der ersten Oberfläche 10a der Halbleiterschicht 10 bezüglich der n-leitenden Löcherstoppschicht 19 angeordnet, und der zweite Bereich 18b ist auf der Seite des Trägersubstrats 10e bezüglich der n-leitenden Löcherstoppschicht 19 angeordnet. Beide Enden der Löcherstoppschicht 19 erreichen die vordere Oberfläche 10a des Halbleitersubstrats 10 derart, dass der erste Bereich 18a und der zweite Bereich 18b durch die Löcherstoppschicht 19 vollständig voneinander getrennt werden können. Es sollte beachtet werden, dass die Löcherstoppschicht 19 in der 33C durch eine fettgedruckte Linie gekennzeichnet ist.
Ferner ist die Gate-Elektrode 17 aus polykristallinem Silizium, wie in 32 gezeigt, auf der vorderen Oberfläche 10a der Halbleiterschicht 10 gebildet. Die Gate-Elektrode 17 erstreckt sich entlang der LOCOS-Oxidschicht 29. Die Gate-Elektrode 17 ist zwischen der LOCOS-Oxidschicht 29 und dem p-leitenden Bereich, in welchem der Kanalbereich 13 und der potentialfreie Bereich 18 gebildet sind, angeordnet. Ein erstes Ende der Gate-Elektrode 17 ist auf der LOCOS-Oxidschicht 29 angeordnet, und ein zweites Ende der Gate-Elektrode 17 ist im Graben 12 angeordnet.
In den 33A bis 33C ist ein Teil der Gate-Elektrode 17 direkt auf der vorderen Oberfläche 10a der Halbleiterschicht 10 gebildet. Bei einer praktischen Anwendung ist der Teil der Gate-Elektrode 17 jedoch auf der Gate-Isolierschicht 16 (nicht gezeigt) gebildet, die auf der vorderen Oberfläche 10a der Halbleiterschicht 10 angeordnet ist.
Ein Bereich vom Körperbereich 15 bis zur Kollektor-Schicht 23 definiert, wie in 33A gezeigt, eine Einheitszelle. Die Einheitszellen sind, wie in 32 gezeigt, wiederholt angeordnet. Die LOCOS-Oxidschicht 29 ist derart mit einer Isolierschicht 30 bedeckt, dass ein Teil des Emitter-Bereichs 14, der Körperbereich 15 und ein Teil der Kollektor-Schicht 23 außerhalb der Isolierschicht 30 freigelegt werden können. Die Emitter-Elektrode 21 ist auf dem freigelegten Emitter-Bereich 14 und dem freigelegten Körperbereich 15 gebildet. Die Kollektor-Elektrode 23 ist auf der freigelegten Kollektor-Schicht 23 gebildet.
Der Einfachheit halber sind die Isolierschicht 30, die Emitter-Elektrode 21 und die Kollektor-Elektrode 24 in den 33B und 33C nicht gezeigt. Die erste Schicht 18a ist mit der auf Masse gelegten Emitter-Elektrode 21 verbunden.
Bei einem lateralen IGBT-Element mit Trench-Gate kann die Löcherstoppschicht 19, wie vorstehend beschrieben, im potentialfreien Bereich 18 gebildet werden.
(Einundzwanzigste Ausführungsform)
Nachstehend wird eine einundzwanzigste Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 34A und 34B beschrieben. 34A zeigt eine Draufsicht eines IGBT der einundzwanzigsten Ausführungsform. 34B zeigt eine Schnittansicht entlang der Linie XXXIVB-XXXIVB in der 34A.
Gemäß der einundzwanzigsten Ausführungsform ist die p-leitende Kollektor-Schicht 23, wie in 34A gezeigt, teilweise derart durch die n-leitende Kathodenschicht 27 ersetzt, dass ein lateraler RC-IGBT gebildet werden kann. Ein Bereich vom Kanalbereich 13 bis zur Kollektor-Schicht 23 die Halbleiterschicht 10 und den Pufferbereich 28 passierend dient als IGBT. Demgegenüber dient ein Bereich vom Kanalbereich 13 bis zur Kathodenschicht 27 die Halbleiterschicht 10 und den Pufferbereich 28 passierend als Diode.
Die n-leitende Kathodenschicht 27 ist, wie in 34B gezeigt, in einem Oberflächenabschnitt des Pufferbereichs 28 gebildet. Es sollte beachtet werden, dass die Querschnitte im Graben 12 und im potentialfreien Bereich 18 denjenigen entsprechen, die in den 33B und 33C gezeigt sind.
In der 34 beschreibt LP eine Länge der Kollektor-Schicht 23 in der ersten Richtung parallel zur vorderen Oberfläche 10a der Halbleiterschicht 10 und LN eine Länge der Kathodenschicht 27 in der ersten Richtung. Vorzugsweise ist die Länge LP der Kollektor-Schicht 23 größer als die Länge LN der Kathodenschicht 27. Bei solch einem Ansatz kann die Durchlassspannung (on-voltage) des IGBT verglichen mit dem Fall, dass die Länge LP der Kollektor-Schicht 23 gleich der Länge LN der Kathodenschicht 27 ist, verringert werden.
(Modifikationen)
Die vorstehend beschriebenen Ausführungsformen können beispielsweise wie folgt auf verschiedene Weise modifiziert werden.
Bei den Ausführungsformen ist der Graben 12 ringförmig ausgebildet, bildet die zwischen benachbarten Gräben 12 angeordnete Basisschicht 11 die Kanalschicht 13 und bildet die vom Graben 12 umschlossene Basisschicht 11 die potentialfreie Schicht 18. Dies entspricht einem Beispiel für ein Layout des Grabens 12. Der Graben 12 kann ein anderes Layout aufweisen.
Die Struktur des RC-IGBT mit Trench-Gate an der Grenz zwischen dem IGBT-Bereich 25 und dem Diodenbereich 26 der zweiten bis sechsten Ausführungsform kann auf den RC-IGBT mit planarem Gate der achtzehnten und neunzehnten Ausführungsform angewandt werden.
Bei den Ausführungsformen wird die Löcherstoppschicht 19 durch Ionenimplantation gebildet. Alternativ kann die Löcherstoppschicht 19 durch Wärmediffusion gebildet werden. In diesem Fall wird die potentialfreie Schicht 18 (p-Kanal) durch Phosphor invertiert (HS-N) und wird anschließend das Phosphor (HS-N) durch Bor invertiert (HS-P). Folglich kann eine endgültige Konzentrationsänderung, wie in 35B gezeigt, einen hohen Wert annehmen. Um dies zu verhindern, kann dann, wenn die Löcherstoppschicht 19 durch Ionenimplantation gebildet wird, eine geeignete Phosphorschicht (HS-N) als die Löcherstoppschicht 19 gebildet werden, indem eine bestimmte Bor-Schicht HS-P) anstelle des Körperbereichs 15 hinzugefügt wird. Es sollte beachtet werden, dass die vertikale Achse in den 35A und 35B logarithmischer Art ist.
Bei den Ausführungsformen sind der n⁺-leitende Emitter-Bereich 14 und der p⁺-leitende Körperbereich 15 in der Kanalschicht 13 oder dem Kanalbereich 13 gebildet. Alternativ können der n⁺-leitende Emitter-Bereich 14 und der p⁺-leitende Körperbereich 15, wie in 36A gezeigt, direkt auf der Seite der vorderen Oberfläche 10a des Halbleitersubstrats 10 gebildet werden, um eine Struktur geringeren Kanals zu bilden. Im Falle eines RC-IGBT kann die n-leitende Kathodenschicht 27, wie in 36B gezeigt, auf der Seite der hinteren Oberfläche 10b des Halbleitersubstrats 10 gebildet werden. Die Struktur geringeren Kanals verringert einen Kanalwiderstand derart, dass eine Durchlassspannung wirksam verringert werden kann. Auch bei der Struktur kleineren Kanals können die Intervalle X, Y der Gräben 12 je nach Bedarf abgestimmt werden.
Solche Änderungen und Modifikationen sollen als mit im Schutzumfang der vorliegenden Erfindung, so wie er in den beigefügten Ansprüchen dargelegt wird, beinhaltet verstanden werden.

Claims

Halbleitervorrichtung mit isolierter Gate-Elektrode mit einem IGBT-Element, aufweisend: - ein Halbleitersubstrat (10) ersten Leitfähigkeitstyps mit einer ersten Oberfläche (10a); - mehrere Kanalbereiche (13) zweiten Leitfähigkeitstyps auf der Seite der ersten Oberfläche des Substrats (10); - mehrere potentialfreie Bereiche (18) zweiten Leitfähigkeitstyps auf der Seite der ersten Oberfläche des Substrats (10), wobei jeder potentialfreie Bereich eine vorbestimmte Tiefe von der ersten Oberfläche (10a) des Halbleitersubstrats (10) aufweist; - ein Emitter-Bereich (14) ersten Leitfähigkeitstyps in einem Oberflächenabschnitt jedes Kanalbereichs (13); - einen Körperbereich (15) zweiten Leitfähigkeitstyps im Oberflächenabschnitt jedes Kanalbereichs (13), wobei der Körperbereich (15) tiefer als der Emitter-Bereich (14) ausgebildet ist; - eine Löcherstoppschicht (19) ersten Leitfähigkeitstyps in jedem potentialfreien Bereich (18), um den potentialfreien Bereich (18) in einer Richtung der Tiefe des potentialfreien Bereichs (18) in einen ersten Bereich (18a) und einen zweiten Bereich (18b) zu unterteilen, wobei der erste Bereich (18a) auf der Seite der ersten Oberfläche des Substrats (10) und der zweite Bereich (18b) auf einer Unterseite des potentialfreien Bereichs (18) angeordnet ist; und - eine Emitter-Elektrode (21), die auf der ersten Oberfläche (10a) des Substrats (10) angeordnet und elektrisch mit sowohl dem Emitter-Bereich (14) als auch dem ersten Bereich (18a) verbunden ist, wobei - die mehreren Kanalbereiche (13) und die mehreren potentialfreien Bereiche (18) in einer Richtung parallel zur ersten Oberfläche (10a) des Substrats derart wiederholt in einem vorbestimmten Muster angeordnet sind, dass wenigstens ein potentialfreier Bereich (18) zwischen benachbarten Kanalbereichen (13) angeordnet ist, und - sich die Löcherstoppschicht (19) ersten Leitfähigkeitstyps in einer Tiefe befindet, die von der ersten Oberfläche (10a) des Halbleitersubstrats (10) aus geringer als eine Unterseite des Körperbereichs (15) zweiten Leitfähigkeitstyps ist.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, dass eine maximale Tiefe der Löcherstoppschicht (19) von der ersten Oberfläche (19a) des Substrats (10) kleiner oder gleich fünfzig Prozent der Tiefe des potentialfreien Bereichs (18) beträgt.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, dass eine maximale Tiefe der Löcherstoppschicht (19) von der ersten Oberfläche (10a) des Substrats (10) kleiner oder gleich zwanzig Prozent der Tiefe des potentialfreien Bereichs (18) beträgt.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach Anspruch 1, dadurch gekennzeichnet, dass sie ferner aufweist: - eine Basisschicht (11) zweiten Leitfähigkeitstyps auf der Seite der ersten Oberfläche (10a) des Substrats (10); - mehrere Gräben (12) auf der Seite der ersten Oberfläche (10a) des Substrats (10), welche die Basisschicht (11) in die mehreren Kanalbereiche (13) und die mehreren potentialfreien Bereiche (18) unterteilen; - eine Gate-Isolierschicht (16) auf einer Innenoberfläche jedes Grabens (12); - eine Gate-Elektrode (17) auf der Gate-Isolierschicht (16); - eine Kollektor-Schicht (23) zweiten Leitfähigkeitstyps auf der Seite der zweiten Oberfläche (10b) des Substrats (10), wobei die zweite Oberfläche (10b) der ersten Oberfläche (10a) gegenüberliegt; und - eine Kollektor-Elektrode (24) auf der Kollektor-Schicht (23), wobei - das IGBT-Element als vertikaler IGBT mit Trench-Gate ausgebildet ist.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach Anspruch 4, dadurch gekennzeichnet, dass ein erstes Intervall von benachbarten Gräben (12), zwischen denen jeweils ein Kanalbereich (13) angeordnet ist, kleiner als ein zweites Intervall von benachbarten Gräben (12) ist, zwischen denen jeweils ein potentialfreier Bereich (18) angeordnet ist.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach Anspruch 4, dadurch gekennzeichnet, dass ein erstes Intervall von benachbarten Gräben (12), zwischen denen jeweils ein Kanalbereich (13) angeordnet ist, kleiner oder gleich einem zweiten Intervall von benachbarten Gräben (12) ist, zwischen denen jeweils ein potentialfreier Bereich (18) angeordnet ist.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass sie ferner aufweist: - eine Gate-Isolierschicht (16) auf der ersten Oberfläche (10a) des Substrats an einer Position entsprechend jedem Kanalbereich (13); - eine Gate-Elektrode (17) auf der Gate-Isolierschicht (16); - eine Kollektor-Schicht (23) zweiten Leitfähigkeitstyps auf der Seite der zweiten Oberfläche (10b) des Halbleitersubstrats (10), wobei die zweite Oberfläche (10b) der ersten Oberfläche (10a) gegenüberliegt; und - eine Kollektor-Elektrode (24) auf der Kollektor-Schicht (23), wobei - das IGBT-Element als vertikaler IGBT mit planarem Gate ausgebildet ist.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass sie ferner eine Kathodenschicht (27) ersten Leitfähigkeitstyps auf der Seite der zweiten Oberfläche (10b) des Halbleitersubstrats (10) aufweist, wobei - ein Bereich entsprechend der Kollektor-Schicht (23) einen IGBT-Bereich (25) definiert, der als das IGBT-Element dient, und - ein Bereich entsprechend der Kathodenschicht (27) einen Diodenbereich (26) definiert, der als Diodenelement dient.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach Anspruch 8, dadurch gekennzeichnet, dass die mehreren Kanalbereiche (13) und die mehreren potentialfreien Bereiche (18) in sowohl dem IGBT-Bereich (25) als auch dem Diodenbereich (26) wiederholt angeordnet sind.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach Anspruch 8, dadurch gekennzeichnet, dass - die mehreren Kanalbereiche (13) und die mehreren potentialfreien Bereiche (18) im IGBT-Bereich (25) wiederholt angeordnet sind; und - die Basisschicht (11) im Diodenbereich (26) keinen Emitter-Bereich (14) und keine Löcherstoppschicht (19) aufweist.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach Anspruch 10, dadurch gekennzeichnet, dass die Basisschicht (11) an der Grenze zwischen dem IGBT-Bereich (25) und dem Diodenbereich (26) in einer Tiefenrichtung jedes Grabens (12) den Emitter-Bereich (14) aufweist, um als Kanalbereich (13) zu dienen.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach Anspruch 8, dadurch gekennzeichnet, dass - die mehreren Kanalbereiche (13) und die mehreren potentialfreien Bereiche (18) im IGBT-Bereich (25) wiederholt angeordnet sind; und - die Basisschicht (11) im Diodenbereich (26) einzig die Löcherstoppschicht (19) aufweist, um als der potentialfreie Bereich (18) zu dienen.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach Anspruch 12, dadurch gekennzeichnet, dass die Basisschicht (11) an der Grenze zwischen dem IGBT-Bereich (25) und dem Diodenbereich (26) in einer Tiefenrichtung jedes Grabens (12) den Emitter-Bereich (14) aufweist, um als der Kanalbereich (13) zu dienen.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass sie ferner aufweist: - eine Basisschicht (11) zweiten Leitfähigkeitstyps auf der Seite (10a) der ersten Oberfläche des Substrats (10), die sich in einer ersten Richtung parallel zur ersten Oberfläche (10a) des Halbleitersubstrats (10) erstreckt; - mehrere Gräben (12) auf der Seite der ersten Oberfläche (10a) des Substrats (10), die sich in einer zweiten Richtung senkrecht zur ersten Richtung erstrecken, wobei die mehreren Gräben (12) den Basisbereich (11) in die mehreren Kanalbereiche (13) und die mehreren potentialfreien Bereiche (18) unterteilen; - eine Gate-Isolierschicht (16) auf einer Innenoberfläche jedes Grabens (12); - eine Gate-Elektrode (17) auf der Gate-Isolierschicht (16); - einen Pufferbereich (28) ersten Leitfähigkeitstyps auf der Seite der ersten Oberfläche (10a) des Halbleitersubstrats (10), wobei der Pufferbereich (28) von der Basisschicht (11) beabstandet ist und sich entlang der Basisschicht (11) erstreckt; - eine Kollektor-Schicht (23) zweiten Leitfähigkeitstyps in einem Oberflächenabschnitt des Pufferbereichs (28); und - eine Kollektor-Elektrode (24) auf der Kollektor-Schicht (23), wobei - das IGBT-Element als lateraler IGBT mit Trench-Gate ausgebildet ist.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach Anspruch 14, dadurch gekennzeichnet, dass sie ferner eine Kathodenschicht (27) ersten Leitfähigkeitstyps aufweist, welche die Kollektor-Schicht (23) teilweise ersetzt.
Halbleitervorrichtung mit isolierter Gate-Elektrode nach Anspruch 15, dadurch gekennzeichnet, dass die Kollektor-Schicht (23) in der ersten Richtung länger als die Kathodenschicht (27) ist.