CN105185830A - 功率晶体管及其结终端结构 - Google Patents

功率晶体管及其结终端结构 Download PDF

Info

Publication number
CN105185830A
CN105185830A CN201510546207.3A CN201510546207A CN105185830A CN 105185830 A CN105185830 A CN 105185830A CN 201510546207 A CN201510546207 A CN 201510546207A CN 105185830 A CN105185830 A CN 105185830A
Authority
CN
China
Prior art keywords
field
dielectric layer
power transistor
junction termination
field plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510546207.3A
Other languages
English (en)
Other versions
CN105185830B (zh
Inventor
李学会
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SHENZHEN SI SEMICONDUCTORS CO Ltd
Original Assignee
SHENZHEN SI SEMICONDUCTORS CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SHENZHEN SI SEMICONDUCTORS CO Ltd filed Critical SHENZHEN SI SEMICONDUCTORS CO Ltd
Priority to CN201510546207.3A priority Critical patent/CN105185830B/zh
Publication of CN105185830A publication Critical patent/CN105185830A/zh
Application granted granted Critical
Publication of CN105185830B publication Critical patent/CN105185830B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种功率晶体管的结终端结构，形成于功率晶体管的有源区外围，结终端结构包括：衬底；形成于衬底上且由内向外依次设置的过渡场限环、场限环和截止环；以及分压保护结构；分压保护结构中的栅氧化层形成于各掺杂区表面；场氧化层和介质层形成于各掺杂区一侧的衬底上方且呈台阶依次向上分布；场氧化层的厚度大于栅氧化层的厚度；多晶硅场板部分覆盖栅氧化层且部分覆盖场氧化层；复合介质层设置有第一接触孔，第一接触孔贯穿介质层且与多晶硅场板相连；金属场板部分覆盖介质层并通过第一接触孔与多晶硅场板连接。上述功率晶体管的结终端结构可以提高功率晶体管器件的击穿电压。本发明还涉及一种功率晶体管。

Description

功率晶体管及其结终端结构
技术领域
本发明涉及半导体制备技术领域，特别是涉及一种功率晶体管及其结终端结构。
背景技术
高压功率晶体管例如VDMOS(VerticalDouble-DiffusionMOSFET<Metal-Oxide-SemiconductorFeld-EffectTransistor>)，垂直双扩散金属-氧化物-半导体场效应晶体管)和IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管)的有源区边缘由于离子注入以及扩散时形成的圆柱结和球面结的电场集中效应，使得击穿电压降低较多。传统的功率晶体管多采用场限环与多晶场板结合、场限环与金属场板结合的技术。虽然这些技术可以使高压功率晶体管的常规性能参数达到要求，但是，采用常规的场限环与多晶硅场板(或者金属场板)的组合技术时，器件的高温漏电常常较大。高温反偏后，高压功率晶体管的高温漏电使器件长时间发热受到损伤，进而导致高压功率器件的常温击穿电压会降低几十伏或者几百伏。
发明内容
基于此，有必要提供一种可以提高功率晶体管的击穿电压的结终端结构。
一种功率晶体管的结终端结构，形成于所述功率晶体管的有源区外围，所述结终端结构包括：第一导电类型的衬底；形成于所述衬底上且由内向外依次设置的过渡场限环、场限环和截止环；所述过渡场限环和所述场限环均为第二导电类型的掺杂区；所述截止环为第一导电类型的掺杂区；以及分压保护结构；所述分压保护结构包括栅氧化层、场氧化层、介质层、多晶硅场板和金属场板；所述栅氧化层形成于各掺杂区表面；所述场氧化层和所述介质层形成于各掺杂区一侧的衬底上方且呈台阶依次向上分布；所述场氧化层的厚度大于所述栅氧化层的厚度；所述多晶硅场板部分覆盖所述栅氧化层且部分覆盖所述场氧化层；所述介质层设置有第一接触孔，所述第一接触孔贯穿所述介质层且与所述多晶硅场板相连；所述金属场板部分覆盖所述介质层并通过所述第一接触孔与所述多晶硅场板连接。
在其中一个实施例中，所述栅氧化层的厚度为500埃～1200埃；所述场氧化层的厚度为10000埃～20000埃。
在其中一个实施例中，所述介质层的厚度为12000埃～22000埃。
在其中一个实施例中，所述介质层包括第一介质层和第二介质层；所述第一介质层的材质为无掺杂玻璃，所述第二介质层的材质为磷硅玻璃或者硼磷硅玻璃。
在其中一个实施例中，所述第一介质层的厚度为2000埃～3000埃，所述第二介质层的厚度为10000埃～19000埃。
在其中一个实施例中，所述第一接触孔设置于所述多晶硅场板上远离位于所述多晶硅场板下方的掺杂区的一端。
在其中一个实施例中，所述介质层形成于所述栅氧化层、所述场氧化层和所述多晶硅场板表面；所述介质层还设置有第二接触孔，所述第二接触孔贯穿所述栅氧化层、所述介质层且与各掺杂区相连；所述第二接触孔用于实现各掺杂区与位于各掺杂区上方的金属场板之间的连接。
在其中一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
还提供一种功率晶体管。
一种功率晶体管，包括有源区和结终端结构，所述结终端结构设置于所述有源区的外围并包围所述有源区，所述结终端结构包括：第一导电类型的衬底；形成于所述衬底上且由内向外依次设置的过渡场限环、场限环和截止环；所述过渡场限环和所述场限环均为第二导电类型的掺杂区；所述截止环为第一导电类型的掺杂区；以及分压保护结构；所述分压保护结构包括栅氧化层、场氧化层、介质层、多晶硅场板和金属场板；所述栅氧化层形成于各掺杂区表面；所述场氧化层和所述介质层形成于各掺杂区一侧的衬底上方且呈台阶依次向上分布；所述场氧化层的厚度大于所述栅氧化层的厚度；所述多晶硅场板部分覆盖所述栅氧化层且部分覆盖所述场氧化层；所述介质层设置有第一接触孔，所述第一接触孔贯穿所述介质层且与所述多晶硅场板相连；所述金属场板部分覆盖所述介质层并通过所述第一接触孔与所述多晶硅场板连接。
在其中一个实施例中，所述栅氧化层的厚度为500埃～1200埃；所述场氧化层的厚度为10000埃～20000埃。
上述功率晶体管及其结终端结构，场氧化层以及介质层呈台阶分布，从而使得多晶硅场板和金属场板通过第一接触孔连接形成二台阶复合场板结构。结终端结构中形成的二台阶复合场板可以将电场由半导体内部转移到场氧化层以及介质层上，使得半导体体内电场减小，从而提高了功率晶体管器件的击穿电压，减小了漏电，提高了器件工作时的可靠性。
附图说明
图1为一实施例中的功率晶体管的有源区和结终端结构的俯视示意图；
图2为一实施例中的功率晶体管的结终端结构的剖面示意图；
图3为图2中的功率晶体管的结终端结构的分压保护结构的剖面示意图；
图4为图2中的功率晶体管的结终端结构耐压的等效示意图；
图5为图2中的功率晶体管的结终端结构的表面一维电势分布图；
图6为图2中的功率晶体管的结终端结构的表面一维电场分布图；
图7为图2中的功率晶体管的结终端结构的表面一维漏电流曲线图；
图8为图2中的功率晶体管的结终端结构的表面一维碰撞电离分布图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本文所引用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
一种功率晶体管，包括有源区以及结终端结构。图1为一实施例中的功率晶体管100的有源区20以及结终端结构30的俯视结构示意图。有源区20用于形成器件结构，形成的器件结构可以为IGBT或者VDMOS。结终端结构30形成于有源区20的外围并包围整个有源区20。其中，结终端结构30的内侧为与有源区30连接的一侧，外侧则为远离有源区20的一侧。
结终端结构30的剖面示意图如图2所示。结终端结构30包括衬底10、形成于衬底10上且由内向外依次设置的过渡场限环302、场限环304和截止环306。衬底10的材可以为硅、碳化硅、砷化镓、磷化铟或磷化镓等。衬底10的掺杂浓度为低掺杂。衬底10的导电类型为第一导电类型。
截止环306为第一导电类型的重掺杂区(N+)。截止环306用于终止由于各种原因在器件表面形成的反型层。过渡场限环302部分形成于结终端结构30中，作为有源区20和结终端结构30的过渡区。过渡场限环302通常位于有源区20的边缘区中为各元胞栅极提供栅压的总栅极条的下方，且与有源区20的主结(图中未示)连接。过渡场限环302和场限环304均为第二导电类型的重掺杂区(P+)。在本实施例中，第一导电类型为N型，第二导电类型为P型。过渡场限环302和场限环304在器件生产时同时制造，但是他们的耐压作用不同。过渡场限环302由于与有源区20的主结相连，它所承担的耐压很小，甚至可以忽略不计，而场限环304则主要起承担耐压的作用。场限环304包括多个，间隔设置于衬底10上且位于过渡场限环302和截止环306之间。场限环304的个数可以根据需要制备的功率晶体管100所要承受的击穿电压的大小进行设置。并且场限环304的环宽、环间距和环的结深可以根据击穿电压以及漏电要求进行优化设计。
结终端结构30还包括多个分压保护结构40以及覆盖分压保护结构40表面的钝化层308。钝化层308的厚度在6000埃～10000埃，其材料可以为氮化硅。钝化层308也可以为聚酰亚胺，其厚度在30000埃～50000埃。分压保护结构40的剖面示意图如图3所示。分压保护结构40包括栅氧化层402、场氧化层404、多晶硅场板406、介质层408以及金属场板412。
栅氧化层402形成于各重掺杂区(过渡场限环302、场限环304以及截止环306)的表面，因此制备过程中可以与VDMOS或者IGBT晶体管的制备工艺兼容，从而不需要增加光刻次数，能够节省成本。栅氧化层402的厚度较薄，在500埃～1200埃之间。
场氧化层404形成于各重掺杂区一侧的衬底10上且与栅氧化层402接触。场氧化层404的厚度大于栅氧化层402的厚度。场氧化层404的厚度为10000埃～20000埃。场氧化层404的材料可以为硅的氧化物，例如二氧化硅。
场氧化层404以及介质层408呈台阶状依次向上分布。在本实施例中，介质层408的厚度为12000埃～22000埃。介质层408为第一介质层和第二介质层组成的复合介质层。在本实施例中，第一介质层为无掺杂玻璃(USG，不含磷的玻璃)，第二介质层为磷硅玻璃(PSG)。本实施例中的介质层408是在硅烷气体里通入磷烷后淀积而成的。在其他的实施例中，第二介质层也可以为硼磷硅玻璃(BPSG)。由USG和BPSG形成的复合介质层是在硅烷气体里通入磷烷和硼烷后淀积而成的。其中，第一介质层的厚度为2000埃～3000埃。第二介质层的厚度为10000埃～19000埃。介质层408采用第一介质层和第二介质层组合形成的复合介质层比单纯采用PSG或BPSG材质的介质层具有更好的抑制外界电荷和界面电荷的效果。多晶硅场板406部分覆盖栅氧化层402且部分覆盖场氧化层404。金属场板412则部分覆盖介质层408。介质层408中形成有第一接触孔410和第二接触孔414。第一接触孔410贯穿介质层408且与晶硅场板406相连。多晶硅场板406通过第一接触孔410与金属场板412连接，形成二台阶复合场板结构。在一实施例中，第一接触孔410设置于多晶硅场板406上远离位于多晶硅场板406下方的重掺杂区的一端，从而使得第一接触孔410与多晶硅场板406的末端相连形成完整的台阶场板结构，可以避免第一接触孔410设置于多晶硅场板406的中间区域时，多晶硅场板406上与第一接触孔410相连且离开栅氧化层402一侧的多晶硅场板会产生电场，与形成的二台阶复合场板结构所产生的电场互相叠加，使得电场形式复杂，对击穿特性带来不利影响，可能引起击穿电压下降或击穿特性曲线异常，也增加了仿真过程的运算量和仿真难度，甚至可能引起仿真不收敛。在本实施例中，金属场板412还通过第二接触孔414与硅片表面直接接触。具体地，第二接触孔414贯穿介质层408、栅氧化层402且与各重掺杂区相连，直接与硅表面连接(由于接触孔刻蚀时一般会有少量过刻，故会将各掺杂区上方的栅氧化层402刻蚀掉从而直接与硅片表面连接)。在本实施例中，金属场板412延伸至第二接触孔414上，从而通过第二接触孔414与重掺杂区连接。第二接触孔414用于利用金属场板412将硅表面电荷释放掉，以抑制界面电荷，提高击穿电压，并增加了击穿电压的稳定性。第一接触孔410和第二接触孔414之间的金属场板412对耐压的作用不大，该段长度的大小不会对击穿电压产生影响。因此，功率晶体管100中的结终端结构30耐压的等效图如图4所示。
形成的二台阶复合场板结构可以将结终端结构电场由半导体体内转移到场氧化层404、介质层408上，从而使得体内电场较小，提高了击穿电压。其中，高电场主要加在厚的场氧化层404和介质层408上，特别是介质层408上。与常规采用场限环或场限环加多晶硅场板(或者金属场板)的高压功率晶体管的终端结构相比，硅表面承受的电场更小，从而击穿电压更高，漏电更小，提高了器件工作时的可靠性。
具体地，分压保护结构40在主结、过渡场限环302和场限环304的弯曲部分，由于栅氧化层402的厚度较薄，能够引入更多的附加电荷，来减少主结、过渡场限环302和场限环304的尖峰电场。在场板的终端形成较厚的氧化层(包括场氧化层404和介质层408)，能引入更少的附加电荷，形成弱的附加尖峰电场，从而很好地抑制功率晶体管表面电荷，优化表面电场，具有较高的击穿电压。多晶硅场板406的长度以及介质层408上的金属场板412的长度也可以根据击穿电压以及漏电要求进行统筹优化设计。
参见图2，在本实施例中分压保护结构40在过渡场限环302、场限环304以及截止环306表面均有分布，从而可以很好的将结终端结构半导体体内电场转移到场氧化层404、介质层408上，使得半导体内电场较小，提高了功率晶体管的击穿电压。因此，功率晶体管100能够使用较小的结终端结构30达到比常规终端结构更高的击穿电压。并且，结终端结构30的面积较小使得芯片面积减小，能大大减小生产成本，使得功率晶体管的性价比提高。
本实施例中的结终端结构30能够将功率晶体管100的击穿电压提高较多。例如对1200V功率器件，本实施例中的结终端结构30与常规场板终端结构相比，能使击穿电压提高100V左右；对600V功率器件，与常规场板终端结构相比，本案能使击穿电压提高50V左右。因此，本实施例中的结终端结构30无需在场限环304的一侧或两侧再增加P型环。另外，场限环304旁边无中等剂量注入的P型环，能使漏电减小，温升低，能增强器件的可靠性，并且减小了仿真的运算量和仿真难度，更利于功率器件的设计推广。
图5为本实施例中的功率晶体管100的结终端结构30的表面一维电势分布图，其横轴表示沿器件横向方向的长度，单位为微米，纵轴表示电势，单位为伏特。从图中可以看出，结终端结构30中的电势分布非常均匀，每个场限环304都是真正的等位环。从图中可以看出，分压保护结构40采用二台阶复合场板结构后，能使硅表面承受的电场较多地转移到场氧化层和介质层上，减小了硅表面的电场。因而与常规场限环或场限环与多晶场板或金属场板组合的终端结构相比，其能使Idss漏电进一步减小，提高了功率晶体管的常温与高温性能，提高了器件的可靠性。
图6为本实施例中的功率晶体管100的结终端结构30的表面一维电场分布图，图中的横轴表示沿器件横向方向的长度，单位为微米；纵轴为电场，单位为伏特每厘米(V/cm)。从图6中可以看出，结终端结构30的硅片表面所承受的电场很小，最大电场为1.8e+5V/cm，而高压功率器件采用常规的场限环加多晶场板(或金属场板)结构时，硅片表面所承受的电场通常在2e+5V/cm～4e+5V/cm之间，故这种结终端结构30比常规场限环结构的漏电更小，击穿电压更高。
图7为结终端结构30的表面一维漏电流曲线图，图中的横轴表示沿器件横向方向的长度，单位为微米；纵轴为漏电密度，单位为安每平方厘米(A/cm2)。从图7可以看出，结终端结构30的漏电非常小。
另外，本实施例中的功率晶体管100的雪崩耐量EAS较大。图8为结终端结构30的表面一维碰撞电离分布图，它是沿终端区30的器件表面横切所得到的碰撞电离分布曲线图。图中的横轴表示沿器件横向方向的长度，单位为微米；纵轴为碰撞电离率，单位为(1/cm3·s)。从图8可以看出，结终端结构30的过渡场限环302的碰撞电离最大(而有源区20的主结与终端区30的过渡场限环302连在一起，从而可认为主结的碰撞电离最大)，即主结漏电最大，场限环304的漏电逐渐减小。故主结比场限环304先击穿，从而使器件的EAS较大(从图7也可以看出来)。
综上所述，本实施例中结终端结构30的制备工艺简单，性能优越，与现有功率VDMOS和IGBT芯片的制造工艺兼容且一致，不会增加工艺难度，不增加光刻次数，终端总长度小，击穿电压高，Idss漏电小，雪崩耐量EAS高，可靠性高，芯片面积较小，可减小生产成本，可用于功率VDMOS和IGBT芯片的大规模、低成本、高可靠性制造。
本发明还提供一种功率晶体管，包括前述实施例中的结终端结构。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种功率晶体管的结终端结构，形成于所述功率晶体管的有源区外围，其特征在于，所述结终端结构包括：
第一导电类型的衬底；
形成于所述衬底上且由内向外依次设置的过渡场限环、场限环和截止环；所述过渡场限环和所述场限环均为第二导电类型的掺杂区；所述截止环为第一导电类型的掺杂区；以及
分压保护结构；所述分压保护结构包括栅氧化层、场氧化层、介质层、多晶硅场板和金属场板；所述栅氧化层形成于各掺杂区表面；所述场氧化层和所述介质层形成于各掺杂区一侧的衬底上方且呈台阶依次向上分布；所述场氧化层的厚度大于所述栅氧化层的厚度；所述多晶硅场板部分覆盖所述栅氧化层且部分覆盖所述场氧化层；所述介质层设置有第一接触孔，所述第一接触孔贯穿所述介质层且与所述多晶硅场板相连；所述金属场板部分覆盖所述介质层并通过所述第一接触孔与所述多晶硅场板连接。
2.根据权利要求1所述的功率晶体管的结终端结构，其特征在于，所述栅氧化层的厚度为500埃～1200埃；所述场氧化层的厚度为10000埃～20000埃。
3.根据权利要求1所述的功率晶体管的结终端结构，其特征在于，所述介质层的厚度为12000埃～22000埃。
4.根据权利要求3所述的功率晶体管的结终端结构，其特征在于，所述介质层包括第一介质层和第二介质层；所述第一介质层的材质为无掺杂玻璃，所述第二介质层的材质为磷硅玻璃或者硼磷硅玻璃。
5.根据权利要求4所述的功率晶体管的结终端结构，其特征在于，所述第一介质层的厚度为2000埃～3000埃，所述第二介质层的厚度为10000埃～19000埃。
6.根据权利要求1所述的功率晶体管的结终端结构，其特征在于，所述第一接触孔设置于所述多晶硅场板上远离位于所述多晶硅场板下方的掺杂区的一端。
7.根据权利要求1所述的功率晶体管的结终端结构，其特征在于，所述介质层形成于所述栅氧化层、所述场氧化层和所述多晶硅场板表面；
所述介质层还设置有第二接触孔，所述第二接触孔贯穿所述栅氧化层、所述介质层且与各掺杂区相连；所述第二接触孔用于实现各掺杂区与位于各掺杂区上方的金属场板之间的连接。
8.根据权利要求1所述的功率晶体管的结终端结构，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
9.一种功率晶体管，包括有源区和结终端结构，所述结终端结构设置于所述有源区的外围并包围所述有源区，其特征在于，所述结终端结构包括：
第一导电类型的衬底；
形成于所述衬底上且由内向外依次设置的过渡场限环、场限环和截止环；所述过渡场限环和所述场限环均为第二导电类型的掺杂区；所述截止环为第一导电类型的掺杂区；以及
分压保护结构；所述分压保护结构包括栅氧化层、场氧化层、介质层、多晶硅场板和金属场板；所述栅氧化层形成于各掺杂区表面；所述场氧化层和所述介质层形成于各掺杂区一侧的衬底上方且呈台阶依次向上分布；所述场氧化层的厚度大于所述栅氧化层的厚度；所述多晶硅场板部分覆盖所述栅氧化层且部分覆盖所述场氧化层；所述介质层设置有第一接触孔，所述第一接触孔贯穿所述介质层且与所述多晶硅场板相连；所述金属场板部分覆盖所述介质层并通过所述第一接触孔与所述多晶硅场板连接。
10.根据权利要求9所述的功率晶体管，其特征在于，所述栅氧化层的厚度为500埃～1200埃；所述场氧化层的厚度为10000埃～20000埃。
CN201510546207.3A 2015-08-28 2015-08-28 功率晶体管及其结终端结构 Active CN105185830B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510546207.3A CN105185830B (zh) 2015-08-28 2015-08-28 功率晶体管及其结终端结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510546207.3A CN105185830B (zh) 2015-08-28 2015-08-28 功率晶体管及其结终端结构

Publications (2)

Publication Number Publication Date
CN105185830A true CN105185830A (zh) 2015-12-23
CN105185830B CN105185830B (zh) 2019-04-19

Family

ID=54907804

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510546207.3A Active CN105185830B (zh) 2015-08-28 2015-08-28 功率晶体管及其结终端结构

Country Status (1)

Country Link
CN (1) CN105185830B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105914133A (zh) * 2016-05-09 2016-08-31 中国电子科技集团公司第五十五研究所 一种变掺杂结终端制备方法
CN108767002A (zh) * 2018-08-02 2018-11-06 盛廷微电子（深圳）有限公司 一种用于半导体功率器件的终端
CN115498013A (zh) * 2022-07-21 2022-12-20 上海林众电子科技有限公司 一种功率芯片终结区的制备方法、终结区的结构及功率芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050056912A1 (en) * 2003-09-12 2005-03-17 Kabushiki Kaisha Toshiba Semiconductor device
CN102779840A (zh) * 2012-07-18 2012-11-14 电子科技大学 一种具有终端深能级杂质层的igbt
CN103035694A (zh) * 2012-12-04 2013-04-10 国网智能电网研究院 一种具有终端保护结构的igbt芯片及其制造方法
CN103985746A (zh) * 2014-06-05 2014-08-13 无锡新洁能股份有限公司 沟槽型igbt器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050056912A1 (en) * 2003-09-12 2005-03-17 Kabushiki Kaisha Toshiba Semiconductor device
CN102779840A (zh) * 2012-07-18 2012-11-14 电子科技大学 一种具有终端深能级杂质层的igbt
CN103035694A (zh) * 2012-12-04 2013-04-10 国网智能电网研究院 一种具有终端保护结构的igbt芯片及其制造方法
CN103985746A (zh) * 2014-06-05 2014-08-13 无锡新洁能股份有限公司 沟槽型igbt器件及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105914133A (zh) * 2016-05-09 2016-08-31 中国电子科技集团公司第五十五研究所 一种变掺杂结终端制备方法
CN105914133B (zh) * 2016-05-09 2018-11-27 中国电子科技集团公司第五十五研究所 一种变掺杂结终端制备方法
CN108767002A (zh) * 2018-08-02 2018-11-06 盛廷微电子（深圳）有限公司 一种用于半导体功率器件的终端
CN108767002B (zh) * 2018-08-02 2024-03-26 盛廷微电子（深圳）有限公司 一种用于半导体功率器件的终端
CN115498013A (zh) * 2022-07-21 2022-12-20 上海林众电子科技有限公司 一种功率芯片终结区的制备方法、终结区的结构及功率芯片
CN115498013B (zh) * 2022-07-21 2024-04-26 上海林众电子科技有限公司 一种功率芯片终结区的制备方法、终结区的结构及功率芯片

Also Published As

Publication number Publication date
CN105185830B (zh) 2019-04-19

Similar Documents

Publication Publication Date Title
KR101745776B1 (ko) 전력용 반도체 소자
CN103489905B (zh) 窄的有源单元ie型沟槽栅极igbt及其制造方法
US9559171B2 (en) Semiconductor device
US8441046B2 (en) Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
JP5787853B2 (ja) 電力用半導体装置
CN1812121B (zh) 绝缘栅半导体器件及其制造方法
US8232593B2 (en) Power semiconductor device
CN105185829A (zh) 功率晶体管及其制备方法
US20130026560A1 (en) Semiconductor device
CN102683408B (zh) 超结高压功率器件结构
JPWO2015093190A1 (ja) 半導体装置および半導体装置の製造方法
CN101950759A (zh) 一种Super Junction VDMOS器件
CN102376762B (zh) 超级结ldmos器件及制造方法
JP6809586B2 (ja) 半導体装置
CN103035692A (zh) 半导体装置
US20180261594A1 (en) Semiconductor device
CN105097914A (zh) 横向扩散金属氧化物半导体器件及其制造方法
CN103887331A (zh) 高压igbt器件的vld终端及其制备方法
CN112038401A (zh) 一种绝缘栅双极性晶体管结构及其制备方法
JP2002246597A (ja) 半導体装置
CN105185830A (zh) 功率晶体管及其结终端结构
US20140167150A1 (en) Power semiconductor device and method of manufacturing the same
US20130026536A1 (en) Insulated gate semiconductor device with optimized breakdown voltage, and manufacturing method thereof
CN205004340U (zh) 功率晶体管的结终端结构
CN104795438A (zh) 一种能抑制负阻效应的sa-ligbt

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant