CN111162009B - 一种低导通电阻低压分离栅mos器件的制造方法 - Google Patents
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Abstract
本发明提供一种低导通电阻低压分离栅MOS器件的制造方法，本发明通过对外延片的热扩散过程，将外延片衬底中的杂质扩散到外延层中，使外延层底部杂质变成线性或准线性的缓变分布，在保持外延层一定的耐压能力的同时，极大地降低了外延层的导通电阻。相比于传统方法，本发明有以下优点：第一，本发明所提出的制造方法制造的分离栅MOS器件拥有更低的导通电阻；第二，对于同一耐压等级，本方案可以采用比传统方法更大的外延层厚度，因而对外延厚度的控制要求更低，可以提高器件良率；第三，本发明对外延层杂质分布控制的要求更低，可以提高器件良率；第四，本发明所提出的制造方法制造的分离栅MOS器件性能受衬底反扩的影响更小。
Description
技术领域
本发明属于半导体功率器件技术领域，主要涉及一种低导通电阻低压分离栅MOS器件的制造方法。
背景技术
分离栅功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的特点，广泛应用于各类电源管理及开关转换，有着广阔的发展和应用前景。器件导通电阻作为分离栅MOS器件的关键参数之一，它的进一步降低一直是器件设计工程师们不懈的追求。
对于低压分离栅MOS器件，为了尽可能地降低它的导通电阻，工程师们往往采用非常薄的外延材料来制造器件。然而，对于薄外延材料，无论是外延厚度的均匀性还是外延杂质分布均匀性都极难控制，因而本领域常用的降低器件导通电阻的方案如线性外延、超结结构等在薄外延材料中很难实现，再加上器件制造过程中的热过程造成的衬底中的杂质向外延中扩散现象(衬底反扩)在薄外延中影响更大(外延厚度变薄时，受衬底反扩影响的外延厚度在总外延厚度中的比例将变得更大)，低导通电阻低压分离栅MOS器件制造难度和制造成本一直居高不下。
发明内容
为解决上述问题，本发明提供了一种低导通电阻低压分离栅MOS器件的制造方法，通过对外延片施加一定温度和时间的热扩散过程，将外延片衬底中的杂质扩散到外延层中，使外延层底部杂质变成线性或准线性的缓变分布，在保持外延层一定的耐压能力的同时，极大地降低了外延层的导通电阻。
为实现上述发明目的，本发明技术方案如下：
一种低导通电阻低压分离栅MOS器件的制造方法，包含以下步骤：
步骤1，选择重掺杂的第一导电类型衬底01和轻掺杂的第一导电类型第一导电类型外延层02构成的外延片；
步骤2，在外延片背面形成掩蔽层11，在第一导电类型外延层02表面热生长或者淀积二氧化硅薄膜形成介质层12，作为热扩散的掩蔽层和槽刻蚀的掩膜，介质层12的厚度由槽刻蚀深度决定；
步骤3，根据耐压需求和第一导电类型外延层02的厚度及掺杂浓度，设置时间和温度，对硅片进行热扩散，使第一导电类型衬底01中的杂质扩散到第一导电类型外延层02中，使得第一导电类型外延层02底部形成线性或准线性的杂质分布；
步骤4，在第一导电类型外延层02表面刻蚀U形槽，并在槽内形成厚氧化层08、分离栅多晶硅09、栅氧化层06和控制栅多晶硅07，所述厚氧化层08相对栅氧化层06更厚；
步骤5，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成第二导电类型阱区03，所述第二导电类型阱区03底部高于控制栅多晶硅07底部或与控制栅多晶硅07底部齐平；
步骤6，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第一导电类型源区04，所述第一导电类型源区04底部低于控制栅多晶硅07顶部；
步骤7，通过淀积、光刻、刻蚀工艺形成介质层和接触孔，并以介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第二导电类型阱区接触区05，所述第二导电类型阱区接触区05底部与第一导电类型源区04底部齐平；所述第二导电类型阱区接触区05注入剂量小于第一导电类型源区04；
步骤8，表面金属化，通过光刻刻蚀工艺，形成源极金属20，衬底减薄，背面金属化形成漏极金属10。
作为优选方式，步骤3对硅片进行热扩散时温度在1000℃-1200℃之间。
作为优选方式，步骤3对硅片进行热扩散所需时间在30min-240min之间。
本发明还提供一种低导通电阻低压分离栅MOS器件的制造方法，包括以下步骤：
步骤1，选择重掺杂的第一导电类型衬底01和轻掺杂的第一导电类型外延层02构成的外延片；
步骤2，通过一次或多次第二导电类型离子注入，在第一导电类型外延层02顶部形成第二导电类型阱区03；
步骤3，在外延片背面形成掩蔽层11，在第一导电类型外延层02表面热生长或者淀积二氧化硅薄膜形成的介质层12，作为热扩散的掩蔽层和槽刻蚀的掩膜，介质层12的厚度由槽刻蚀深度决定；
步骤4，根据耐压需求和第一导电类型外延层02的厚度及掺杂浓度，设置时间和温度，对硅片进行热扩散，使第一导电类型衬底01中的杂质扩散到第一导电类型外延层02中，使得第一导电类型外延层02底部形成线性或准线性的杂质分布；
步骤5，在第一导电类型外延层02表面刻蚀U形槽，并在槽内形成厚氧化层08、分离栅多晶硅09、栅氧化层06和控制栅多晶硅07，所述控制栅多晶硅07底部低于第二导电类型阱区03底部，所述厚氧化层08相对栅氧化层06更厚；
步骤6，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第一导电类型源区04，所述第一导电类型源区04底部低于控制栅多晶硅07顶部；
步骤7，通过淀积、光刻、刻蚀工艺形成介质层和接触孔，并以介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第二导电类型阱区接触区05，所述第二导电类型阱区接触区05底部与第一导电类型源区04底部齐平；所述第二导电类型阱区接触区05注入剂量小于第一导电类型源区04；
步骤8，表面金属化，通过光刻刻蚀工艺，形成源极金属20，衬底减薄，背面金属化形成漏极金属10。
本发明还提供一种低导通电阻低压分离栅MOS器件的制造方法，包含以下步骤：
步骤1，选择重掺杂的第一导电类型衬底01和轻掺杂的第一导电类型外延层02构成的外延片；
步骤2，在外延片背面形成掩蔽层11，在第一导电类型外延层02表面淀积掩蔽层；
步骤3，根据耐压需求和第一导电类型外延层02的厚度及掺杂浓度，设置时间和温度，对硅片进行热扩散，使衬底01中的杂质扩散到第一导电类型外延层02中，使得第一导电类型外延层02底部形成线性或准线性的杂质分布；
步骤4，去除第一导电类型外延层02表面的掩蔽层，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成第二导电类型阱区03；
步骤5，在第一导电类型外延层02表面热生长或者淀积二氧化硅薄膜形成介质层12，作为槽刻蚀的掩膜，介质层12的厚度由槽刻蚀深度决定；
步骤6，在第一导电类型外延层02表面刻蚀U形槽，并在槽内形成厚氧化层08、分离栅多晶硅09、栅氧化层06和控制栅多晶硅07，所述控制栅多晶硅07底部低于第二导电类型阱区03底部，所述厚氧化层08相对栅氧化层06更厚；
步骤7，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第一导电类型源区04，所述第一导电类型源区04底部低于控制栅多晶硅07顶部；
步骤8，通过淀积、光刻、刻蚀工艺形成介质层和接触孔，并以介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第二导电类型阱区接触区05，所述第二导电类型阱区接触区05底部与第一导电类型源区04底部齐平；所述第二导电类型阱区接触区05注入剂量小于第一导电类型源区04；
步骤9，表面金属化，通过光刻刻蚀工艺，形成源极金属20，衬底减薄，背面金属化形成漏极金属10。
本发明还提供一种低导通电阻低压分离栅MOS器件的制造方法，包含以下步骤：
步骤1，选择重掺杂的第一导电类型衬底01和轻掺杂的第一导电类型外延层02构成的外延片；
步骤2，在外延片背面形成掩蔽层11，在第一导电类型外延层02表面淀积掩蔽层；
步骤3，根据耐压需求和第一导电类型外延层02的厚度及掺杂浓度，设置时间和温度，对硅片进行热扩散，使衬底01中的杂质扩散到第一导电类型外延层02中，使得第一导电类型外延层02底部形成线性或准线性的杂质分布；
步骤4，去除第一导电类型外延层02表面的掩蔽层，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成第二导电类型阱区03；
步骤5，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第一导电类型源区04；
步骤6，在第一导电类型外延层02表面热生长或者淀积二氧化硅薄膜形成介质层12，作为槽刻蚀的掩膜，介质层12的厚度由槽刻蚀深度决定；
步骤7，在第一导电类型外延层02表面刻蚀U形槽，并在槽内形成厚氧化层08、分离栅多晶硅09、栅氧化层06和控制栅多晶硅07；所述控制栅多晶硅07顶部高于第一导电类型源区04底部，所述控制栅多晶硅07底部低于第二导电类型阱区03底部，所述厚氧化层08相对栅氧化层06更厚；
步骤8，通过淀积、光刻、刻蚀工艺形成介质层和接触孔，并以介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第二导电类型阱区接触区05，所述第二导电类型阱区接触区05底部与第一导电类型源区04底部齐平；所述第二导电类型阱区接触区05注入剂量小于第一导电类型源区04；
步骤9，表面金属化，通过光刻刻蚀工艺，形成源极金属20，衬底减薄，背面金属化形成漏极金属10。
本发明的有益效果为：第一，本发明所提出的制造方法制造的分离栅MOS器件拥有更低的导通电阻；第二，对于同一耐压等级，本方案可以采用比传统方法更大的外延层厚度，因而对外延厚度的控制要求更低，可以提高器件良率；第三，相比于传统方案，本发明对外延层杂质分布控制的要求更低，可以提高器件良率；第四，相比于传统方案，本发明所提出的制造方法制造的分离栅MOS器件性能受衬底反扩的影响更小。
附图说明
图1为分离栅MOS器件结构图。
图2为本发明提出的低导通电阻分离栅MOS器件制造方法实施例1制造流程图。
图3a为实施例1进行步骤1后的剖面图及图中虚线所在位置的杂质浓度分布情况。
图3b为实施例1进行步骤2后的剖面图及图中虚线所在位置的杂质浓度分布情况。
图3c为实施例1进行步骤3后的剖面图及图中虚线所在位置的杂质浓度分布情况。
图3d实施例1进行步骤4后的剖面图及图中虚线所在位置的杂质浓度分布情况。
图3e实施例1制造完成后的剖面图及图中虚线所在位置的杂质浓度分布情况。
图4为本发明提出的低导通电阻分离栅MOS器件制造方法实施例2制造流程图。
图5为本发明提出的低导通电阻分离栅MOS器件制造方法实施例3制造流程图。
图6为本发明提出的低导通电阻分离栅MOS器件制造方法实施例4制造流程图。
01为第一导电类型衬底，02为第一导电类型外延层，03为第二导电类型阱区，04为第一导电类型源区，05为第二导电类型阱区接触区，06为栅氧化层，07为控制栅多晶硅，08为厚氧化层，09为分离栅多晶硅，10为漏极金属，11为掩蔽层，12为介质层，20为源极金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种低导通电阻低压分离栅MOS器件的制造方法，包含以下步骤：
步骤1，选择重掺杂的第一导电类型衬底01和轻掺杂的第一导电类型第一导电类型外延层02构成的外延片；
步骤2，在外延片背面形成掩蔽层11，在第一导电类型外延层02表面热生长或者淀积二氧化硅薄膜形成介质层12，作为热扩散的掩蔽层和槽刻蚀的掩膜，介质层12的厚度由槽刻蚀深度决定；
步骤3，根据耐压需求和第一导电类型外延层02的厚度及掺杂浓度，设置时间和温度，对硅片进行热扩散，使第一导电类型衬底01中的杂质扩散到第一导电类型外延层02中，使得第一导电类型外延层02底部形成线性或准线性的杂质分布；对硅片进行热扩散时温度在1000℃-1200℃之间，热扩散所需时间在30min-240min之间。
步骤4，在第一导电类型外延层02表面刻蚀U形槽，并在槽内形成厚氧化层08、分离栅多晶硅09、栅氧化层06和控制栅多晶硅07，所述厚氧化层08相对栅氧化层06更厚；
步骤5，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成第二导电类型阱区03，所述第二导电类型阱区03底部高于控制栅多晶硅07底部或与控制栅多晶硅07底部齐平；
步骤6，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第一导电类型源区04，所述第一导电类型源区04底部低于控制栅多晶硅07顶部；
步骤7，通过淀积、光刻、刻蚀工艺形成介质层和接触孔，并以介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第二导电类型阱区接触区05，所述第二导电类型阱区接触区05底部与第一导电类型源区04底部齐平；所述第二导电类型阱区接触区05注入剂量小于第一导电类型源区04；
步骤8，表面金属化，通过光刻刻蚀工艺，形成源极金属20，衬底减薄，背面金属化形成漏极金属10。
使用该方法，不仅能够制造导通电阻的更低分离栅MOS器件，而且能够降低对外延材料的要求，还能降低衬底反扩现象对器件性能的影响，提高器件良率，降低器件成本。
实施例2
一种低导通电阻低压分离栅MOS器件的制造方法，包括以下步骤：
步骤1，选择重掺杂的第一导电类型衬底01和轻掺杂的第一导电类型外延层02构成的外延片；
步骤2，通过一次或多次第二导电类型离子注入，在第一导电类型外延层02顶部形成第二导电类型阱区03；
步骤3，在外延片背面形成掩蔽层11，在第一导电类型外延层02表面热生长或者淀积二氧化硅薄膜形成的介质层12，作为热扩散的掩蔽层和槽刻蚀的掩膜，介质层12的厚度由槽刻蚀深度决定；
步骤4，根据耐压需求和第一导电类型外延层02的厚度及掺杂浓度，设置时间和温度，对硅片进行热扩散，使第一导电类型衬底01中的杂质扩散到第一导电类型外延层02中，使得第一导电类型外延层02底部形成线性或准线性的杂质分布；
步骤5，在第一导电类型外延层02表面刻蚀U形槽，并在槽内形成厚氧化层08、分离栅多晶硅09、栅氧化层06和控制栅多晶硅07，所述控制栅多晶硅07底部低于第二导电类型阱区03底部，所述厚氧化层08相对栅氧化层06更厚；
步骤6，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第一导电类型源区04，所述第一导电类型源区04底部低于控制栅多晶硅07顶部；
步骤7，通过淀积、光刻、刻蚀工艺形成介质层和接触孔，并以介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第二导电类型阱区接触区05，所述第二导电类型阱区接触区05底部与第一导电类型源区04底部齐平；所述第二导电类型阱区接触区05注入剂量小于第一导电类型源区04；
步骤8，表面金属化，通过光刻刻蚀工艺，形成源极金属20，衬底减薄，背面金属化形成漏极金属10。
实施例3
一种低导通电阻低压分离栅MOS器件的制造方法，包含以下步骤：
步骤1，选择重掺杂的第一导电类型衬底01和轻掺杂的第一导电类型外延层02构成的外延片；
步骤2，在外延片背面形成掩蔽层11，在第一导电类型外延层02表面淀积掩蔽层；
步骤3，根据耐压需求和第一导电类型外延层02的厚度及掺杂浓度，设置时间和温度，对硅片进行热扩散，使衬底01中的杂质扩散到第一导电类型外延层02中，使得第一导电类型外延层02底部形成线性或准线性的杂质分布；
步骤4，去除第一导电类型外延层02表面的掩蔽层，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成第二导电类型阱区03；
步骤5，在第一导电类型外延层02表面热生长或者淀积二氧化硅薄膜形成介质层12，作为槽刻蚀的掩膜，介质层12的厚度由槽刻蚀深度决定；
步骤6，在第一导电类型外延层02表面刻蚀U形槽，并在槽内形成厚氧化层08、分离栅多晶硅09、栅氧化层06和控制栅多晶硅07，所述控制栅多晶硅07底部低于第二导电类型阱区03底部，所述厚氧化层08相对栅氧化层06更厚；
步骤7，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第一导电类型源区04，所述第一导电类型源区04底部低于控制栅多晶硅07顶部；
步骤8，通过淀积、光刻、刻蚀工艺形成介质层和接触孔，并以介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第二导电类型阱区接触区05，所述第二导电类型阱区接触区05底部与第一导电类型源区04底部齐平；所述第二导电类型阱区接触区05注入剂量小于第一导电类型源区04；
步骤9，表面金属化，通过光刻刻蚀工艺，形成源极金属20，衬底减薄，背面金属化形成漏极金属10。
实施例4
一种低导通电阻低压分离栅MOS器件的制造方法，包含以下步骤：
步骤1，选择重掺杂的第一导电类型衬底01和轻掺杂的第一导电类型外延层02构成的外延片；
步骤2，在外延片背面形成掩蔽层11，在第一导电类型外延层02表面淀积掩蔽层；
步骤3，根据耐压需求和第一导电类型外延层02的厚度及掺杂浓度，设置时间和温度，对硅片进行热扩散，使衬底01中的杂质扩散到第一导电类型外延层02中，使得第一导电类型外延层02底部形成线性或准线性的杂质分布；
步骤4，去除第一导电类型外延层02表面的掩蔽层，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成第二导电类型阱区03；
步骤5，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第一导电类型源区04；
步骤6，在第一导电类型外延层02表面热生长或者淀积二氧化硅薄膜形成介质层12，作为槽刻蚀的掩膜，介质层12的厚度由槽刻蚀深度决定；
步骤7，在第一导电类型外延层02表面刻蚀U形槽，并在槽内形成厚氧化层08、分离栅多晶硅09、栅氧化层06和控制栅多晶硅07；所述控制栅多晶硅07顶部高于第一导电类型源区04底部，所述控制栅多晶硅07底部低于第二导电类型阱区03底部，所述厚氧化层08相对栅氧化层06更厚；
步骤8，通过淀积、光刻、刻蚀工艺形成介质层和接触孔，并以介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层02表面形成重掺杂的第二导电类型阱区接触区05，所述第二导电类型阱区接触区05底部与第一导电类型源区04底部齐平；所述第二导电类型阱区接触区05注入剂量小于第一导电类型源区04；
步骤9，表面金属化，通过光刻刻蚀工艺，形成源极金属20，衬底减薄，背面金属化形成漏极金属10。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (6)
1.一种低导通电阻低压分离栅MOS器件的制造方法，其特征在于包含以下步骤：
步骤 1，选择重掺杂的第一导电类型衬底（01）和轻掺杂的第一导电类型外延层（02）构成的外延片；
步骤 2，在外延片背面形成掩蔽层（11），在第一导电类型外延层（02）表面热生长或者淀积二氧化硅薄膜形成介质层（12），作为热扩散的掩蔽层和槽刻蚀的掩膜，介质层（12）的厚度由槽刻蚀深度决定；
步骤 3，根据耐压需求和第一导电类型外延层（02）的厚度及掺杂浓度，设置时间和温度，对外延片进行热扩散，使第一导电类型衬底（01）中的杂质扩散到第一导电类型外延层（02）中，使得第一导电类型外延层（02）底部形成线性或准线性的杂质分布；
步骤 4，在第一导电类型外延层（02）表面刻蚀U形槽，并在槽内形成厚氧化层（08）、分离栅多晶硅（09）、栅氧化层（06）和控制栅多晶硅（07），所述厚氧化层（08）相对栅氧化层（06）更厚；
步骤 5，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层（02）表面形成第二导电类型阱区（03），所述第二导电类型阱区（03）底部高于控制栅多晶硅（07）底部或与控制栅多晶硅（07）底部齐平；
步骤 6，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层（02）表面形成重掺杂的第一导电类型源区（04），所述第一导电类型源区（04）底部低于控制栅多晶硅（07）顶部；
步骤 7，通过淀积、光刻、刻蚀工艺形成另一个介质层和接触孔，并以另一个介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层（02）表面形成重掺杂的第二导电类型阱区接触区（05），所述第二导电类型阱区接触区（05）底部与第一导电类型源区（04）底部齐平；所述第二导电类型阱区接触区（05）注入剂量小于第一导电类型源区（04）；
步骤 8，表面金属化，通过光刻刻蚀工艺，形成源极金属（20），衬底减薄，背面金属化形成漏极金属（10）。
2.根据权利要求1所述的一种低导通电阻低压分离栅MOS器件的制造方法，其特征在于：权利要求1中步骤3对外延片进行热扩散时温度在1000℃-1200℃之间。
3.根据权利要求1所述的一种低导通电阻低压分离栅MOS器件的制造方法，其特征在于：权利要求1中步骤3对外延片进行热扩散所需时间在30min-240min之间。
4.一种低导通电阻低压分离栅MOS器件的制造方法，其特征在于包括以下步骤：
步骤 1，选择重掺杂的第一导电类型衬底（01）和轻掺杂的第一导电类型外延层（02）构成的外延片；
步骤2，通过一次或多次第二导电类型离子注入，在第一导电类型外延层（02）顶部形成第二导电类型阱区（03）；
步骤3，在外延片背面形成掩蔽层（11），在第一导电类型外延层（02）表面热生长或者淀积二氧化硅薄膜形成的介质层（12），作为热扩散的掩蔽层和槽刻蚀的掩膜，介质层（12）的厚度由槽刻蚀深度决定；
步骤4，根据耐压需求和第一导电类型外延层（02）的厚度及掺杂浓度，设置时间和温度，对外延片进行热扩散，使第一导电类型衬底（01）中的杂质扩散到第一导电类型外延层（02）中，使得第一导电类型外延层（02）底部形成线性或准线性的杂质分布；
步骤 5，在第一导电类型外延层（02）表面刻蚀U形槽，并在槽内形成厚氧化层（08）、分离栅多晶硅（09）、栅氧化层（06）和控制栅多晶硅（07），所述控制栅多晶硅（07）底部低于第二导电类型阱区（03）底部，所述厚氧化层（08）相对栅氧化层（06）更厚；
步骤 6，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层（02）表面形成重掺杂的第一导电类型源区（04），所述第一导电类型源区（04）底部低于控制栅多晶硅（07）顶部；
步骤 7，通过淀积、光刻、刻蚀工艺形成另一个介质层和接触孔，并以另一个介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层（02）表面形成重掺杂的第二导电类型阱区接触区（05），所述第二导电类型阱区接触区（05）底部与第一导电类型源区（04）底部齐平；所述第二导电类型阱区接触区（05）注入剂量小于第一导电类型源区（04）；
步骤 8，表面金属化，通过光刻刻蚀工艺，形成源极金属（20），衬底减薄，背面金属化形成漏极金属（10）。
5.一种低导通电阻低压分离栅MOS器件的制造方法，其特征在于包含以下步骤：
步骤 1，选择重掺杂的第一导电类型衬底（01）和轻掺杂的第一导电类型外延层（02）构成的外延片；
步骤 2，在外延片背面形成掩蔽层（11），在第一导电类型外延层（02）表面淀积掩蔽层；
步骤 3，根据耐压需求和第一导电类型外延层（02）的厚度及掺杂浓度，设置时间和温度，对外延片进行热扩散，使衬底（01）中的杂质扩散到第一导电类型外延层（02）中，使得第一导电类型外延层（02）底部形成线性或准线性的杂质分布；
步骤 4，去除第一导电类型外延层（02）表面的掩蔽层，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层（02）表面形成第二导电类型阱区（03）；
步骤 5，在第一导电类型外延层（02）表面热生长或者淀积二氧化硅薄膜形成介质层（12），作为槽刻蚀的掩膜，介质层（12）的厚度由槽刻蚀深度决定；
步骤 6，在第一导电类型外延层（02）表面刻蚀U形槽，并在槽内形成厚氧化层（08）、分离栅多晶硅（09）、栅氧化层（06）和控制栅多晶硅（07），所述控制栅多晶硅（07）底部低于第二导电类型阱区（03）底部，所述厚氧化层（08）相对栅氧化层（06）更厚；
步骤 7，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层（02）表面形成重掺杂的第一导电类型源区（04），所述第一导电类型源区（04）底部低于控制栅多晶硅（07）顶部；
步骤 8，通过淀积、光刻、刻蚀工艺形成另一个介质层和接触孔，并以另一个介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层（02）表面形成重掺杂的第二导电类型阱区接触区（05），所述第二导电类型阱区接触区（05）底部与第一导电类型源区（04）底部齐平；所述第二导电类型阱区接触区（05）注入剂量小于第一导电类型源区（04）；
步骤 9，表面金属化，通过光刻刻蚀工艺，形成源极金属（20），衬底减薄，背面金属化形成漏极金属（10）。
6.一种低导通电阻低压分离栅MOS器件的制造方法，其特征在于包含以下步骤：
步骤 1，选择重掺杂的第一导电类型衬底（01）和轻掺杂的第一导电类型外延层（02）构成的外延片；
步骤 2，在外延片背面形成掩蔽层（11），在第一导电类型外延层（02）表面淀积掩蔽层；
步骤 3，根据耐压需求和第一导电类型外延层（02）的厚度及掺杂浓度，设置时间和温度，对外延片进行热扩散，使衬底（01）中的杂质扩散到第一导电类型外延层（02）中，使得第一导电类型外延层（02）底部形成线性或准线性的杂质分布；
步骤 4，去除第一导电类型外延层（02）表面的掩蔽层，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层（02）表面形成第二导电类型阱区（03）；
步骤 5，通过一次或多次第一导电类型杂质离子注入，在第一导电类型外延层（02）表面形成重掺杂的第一导电类型源区（04）；
步骤 6，在第一导电类型外延层（02）表面热生长或者淀积二氧化硅薄膜形成介质层（12），作为槽刻蚀的掩膜，介质层（12）的厚度由槽刻蚀深度决定；
步骤 7，在第一导电类型外延层（02）表面刻蚀U形槽，并在槽内形成厚氧化层（08）、分离栅多晶硅（09）、栅氧化层（06）和控制栅多晶硅（07）；所述控制栅多晶硅（07）顶部高于第一导电类型源区（04）底部，所述控制栅多晶硅（07）底部低于第二导电类型阱区（03）底部，所述厚氧化层（08）相对栅氧化层（06）更厚；
步骤8，通过淀积、光刻、刻蚀工艺形成另一个介质层和接触孔，并以另一个介质层为掩膜，通过一次或多次第二导电类型杂质离子注入，在第一导电类型外延层（02）表面形成重掺杂的第二导电类型阱区接触区（05），所述第二导电类型阱区接触区（05）底部与第一导电类型源区（04）底部齐平；所述第二导电类型阱区接触区（05）注入剂量小于第一导电类型源区（04）；
步骤9，表面金属化，通过光刻刻蚀工艺，形成源极金属（20），衬底减薄，背面金属化形成漏极金属（10）。
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