CN117766403B - 一种优化电位分布的sgt器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种优化电位分布的SGT器件及其制作方法。该方法包括在场氧化层的上侧淀积第一导电类型的多晶硅，并将多晶硅刻蚀形成第一屏蔽栅和第二屏蔽栅，设置第一屏蔽栅的沟槽与设置第二屏蔽栅的沟槽呈间隔设置，所述第二屏蔽栅的顶端设置在沟槽的中部；在第二屏蔽栅的上侧制作形成隔离氧化层，然后对隔离氧化层进行刻蚀；在隔离氧化层和第一屏蔽栅上端两侧的沟槽内生长栅氧化层；在栅氧化层内侧的沟槽内淀积第一导电类型的多晶硅，并将多晶硅刻蚀形成间隔设置在第一屏蔽栅四周的第一控制栅和设置在隔离氧化层上侧的第二控制栅。本发明解决了器件因屏蔽栅电位不均匀造成的walk in或者walk out及UIS失效的问题。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种优化电位分布的SGT器件及其制作方法。
背景技术
SGT MOSFET是屏蔽栅沟槽型的MOS器件，有导通电阻低，Crss小的优点，用于中低压领域，可以做高频开关及DC-DC整流器件。
现有的SGT MOSFET可根据元胞结构分为上下结构和左右结构，上下结构和左右结构的SGT MOSFET均分别存在一定的缺陷。具体的，由于结构原因，上下结构的SGT MOSFET在元胞区域无法将Source poly与Source Metal直接打孔接触，这样会导致元胞区域Sourcepoly电位不均匀，造成walk in或者walk out及UIS失效。左右结构的SGT MOSFET可以实现Source Poly上打孔，但因介质层较厚的原因，不适用与中低压领域。
发明内容
本发明的目的是针对现有技术存在的不足，提供一种优化电位分布的SGT器件及其制作方法。
为实现上述目的，在第一方面，本发明提供了一种优化电位分布的SGT器件的制作方法，包括：
提供第一导电类型的衬底，并在所述衬底上制作外延层；
在所述外延层上制作形成沟槽；
在所述沟槽内生长场氧化层；
在所述场氧化层的上侧淀积第一导电类型的多晶硅，并将所述多晶硅刻蚀形成第一屏蔽栅和第二屏蔽栅，设置第一屏蔽栅的沟槽与设置第二屏蔽栅的沟槽呈间隔设置，所述第二屏蔽栅的顶端设置在沟槽的中部；
在所述第二屏蔽栅的上侧制作形成隔离氧化层，然后对隔离氧化层进行刻蚀，以保留预定的形状和厚度，在刻蚀期间，同步刻蚀掉所述第一屏蔽栅上端两侧的场氧化层；
在隔离氧化层和第一屏蔽栅上端两侧的沟槽内生长栅氧化层；
在所述栅氧化层内侧的沟槽内淀积第一导电类型的多晶硅，并将所述多晶硅刻蚀形成间隔设置在所述第一屏蔽栅四周的第一控制栅和设置在隔离氧化层上侧的第二控制栅；
在所述沟槽之间的外延层内制作形成第二导电类型的体区，并在所述体区上侧制作形成第一导电类型的源区；
淀积形成介质层，并刻蚀出连接孔；
在所述介质层和连接孔内溅射形成金属层，所述金属层经刻蚀形成源极金属和栅极金属，所述栅极金属与第一控制栅和第二控制栅分别连接，所述源极金属与体区和源区分别连接。
进一步的，所述第一屏蔽栅的上端与外延层齐平设置，所述连接孔还开设在第一屏蔽栅上端及其上侧的介质层上，以使所述源极金属与第一屏蔽栅连接。
进一步的，所述隔离氧化层经刻蚀成中部向上凸起与外延层保持齐平，且其中部设有开口，所述开口在制作第一控制栅和第二控制栅时由多晶硅填满，并与所述第二屏蔽栅形成为一体，所述连接孔还形成在开口的上侧，以使所述源极金属与第二屏蔽栅连接。
进一步的，所述第一导电类型为N型，第二导电类型为P型。
进一步的，所述场氧化层通过干-湿-干法的氧化和化学气相淀积工艺形成，其厚度为3500-7000埃米。
在第二方面，本发明提供了一种优化电位分布的SGT器件，包括第一导电类型的衬底和设置在所述衬底上的外延层，所述外延层上制作形成有沟槽，在所述沟槽内生长有场氧化层，所述沟槽内设有第一导电类型的第一屏蔽栅或第二屏蔽栅，设置第一屏蔽栅的沟槽与设置第二屏蔽栅的沟槽呈间隔设置，所述第二屏蔽栅的顶端设置在沟槽的中部，所述第二屏蔽栅的上侧设有隔离氧化层，所述隔离氧化层和第一屏蔽栅上端两侧的沟槽内设有栅氧化层，所述第一屏蔽栅上端两侧的栅氧化层内侧设有第一导电类型的第一控制栅，所述隔离氧化层上侧设有第一导电类型的第二控制栅，所述沟槽上端之间的外延层内设有第二导电类型的体区，所述体区的上端设有第一导电类型的源区，所述外延层的上侧设有介质层，所述介质层及外延层内设有连接孔，所述介质层和连接孔内溅射形成有金属层，所述金属层经刻蚀形成源极金属和栅极金属，所述栅极金属与第一控制栅和第二控制栅分别连接，所述源极金属与体区和源区分别连接。
进一步的，所述第一屏蔽栅的上端与外延层齐平设置，所述连接孔还开设在第一屏蔽栅上端及其上侧的介质层上，以使所述源极金属与第一屏蔽栅连接。
进一步的，所述隔离氧化层经刻蚀成中部向上凸起与外延层保持齐平，且其中部设有开口，所述开口在制作第一控制栅和第二控制栅时由多晶硅填满，并与所述第二屏蔽栅形成为一体，所述连接孔还形成在开口的上侧，以使所述源极金属与第二屏蔽栅连接。
进一步的，所述第一导电类型为N型，第二导电类型为P型。
进一步的，所述场氧化层通过干-湿-干法的氧化和化学气相淀积工艺形成，其厚度为3500-7000埃米。
有益效果：本发明通过将屏蔽栅设置为第一屏蔽栅和第二屏蔽栅，并将控制栅设置为第一控制栅和第二控制栅，第一屏蔽栅与第一控制栅形成左右结构的元胞，第二屏蔽栅与第二控制栅形成上下结构的元胞，上下结构和左右结构的元胞交错排列形成新的结构；左右结构元胞的第一屏蔽栅与源极金属连接，能明显改善左右结构的元胞电位不均匀的问题；左右结构的元胞的第二屏蔽栅与源极金属连接，同样使电位更加均匀，避免了非均匀电位分布引起的固定雪崩点导致电流集中，解决了器件因屏蔽栅电位不均匀造成的walkin或者walk out及UIS失效的问题；在不通过增加光刻板的条件下形成第一控制栅的窗口，无成本增加。
附图说明
图1是在衬底上制作出外延层后的结构示意图；
图2是在外延层上制作出沟槽后的结构示意图；
图3是在沟槽内制作出场氧化层后的结构示意图；
图4是在沟槽内制作出第一屏蔽栅和第二屏蔽栅后的结构示意图；
图5是在第二屏蔽栅上侧制作出隔离氧化层后的结构示意图；
图6是在沟槽内制作出栅氧化层后的结构示意图；
图7是在栅氧化层内侧制作出第一控制栅和第二控制栅后的结构示意图；
图8是在外延层内制作出体区和源区后的结构示意图；
图9是刻蚀出连接孔后的结构示意图；
图10是对金属层刻蚀后的结构示意图；
图11是优化电位分布的SGT器件的局部立体结构示意图。
具体实施方式
下面结合附图和具体实施例，进一步阐明本发明，本实施例在以本发明技术方案为前提下进行实施，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围。
本发明实施例提供了一种优化电位分布的SGT器件的制作方法，包括：
参见图1，提供第一导电类型的衬底1，并在衬底1上制作外延层2。以下以第一导电类型为N型，第二导电类型为P型为例具体说明。衬底1一般采用砷元素或磷元素掺杂，所生长的外延层2的电阻率和厚度，由不同的器件耐压决定，通常外延层2的厚度为3-15um，外延层2的电阻率：0.1-1Ω.cm。
参见图2，在外延层2上制作形成沟槽3。具体的，可先在外延层2的表面淀积一层SiO2/SiN/SiO2结构，厚度为4000埃米，该厚度可根据沟槽刻蚀形貌做微调。然后依次进行沟槽光刻、刻蚀形成沟槽3，沟槽3的深度优选为0.6-5um，沟槽3的宽度优选为0.8-1.2um，沟槽3的侧壁优选为88-89度。
参见图3，在沟槽3内生长场氧化层4。具体的，场氧化层4通过干-湿-干法的氧化和化学气相淀积工艺形成，其厚度为3500-7000埃米。
参见图4，在场氧化层4的上侧淀积N型的多晶硅，并将多晶硅刻蚀形成第一屏蔽栅5和第二屏蔽栅6。其中，设置第一屏蔽栅5的沟槽3与设置第二屏蔽栅6的沟槽3呈间隔设置，第二屏蔽栅6的顶端设置在沟槽3的中部。上述多晶掺杂浓度1E19-6E19atoms/cm3，掺杂元素优选为磷。
参见图5，在第二屏蔽栅6的上侧制作形成隔离氧化层7，然后对隔离氧化层7进行刻蚀，以保留预定的形状和厚度，在刻蚀期间，同步刻蚀掉第一屏蔽栅5上端两侧的场氧化层4。隔离氧化层7优选通过淀积的方法形成。
参见图6，在隔离氧化层7和第一屏蔽栅5上端两侧的沟槽3内生长栅氧化层8。栅氧化层8的厚度优选为500-1000埃米的氧化层，生长温度950℃-1050℃，栅氧化层8的厚度越厚，需要更高的温度生长。在制作栅氧化层8前，还可先在该位置通过干法氧化形成一层厚度为200-300埃米的氧化层，氧化温度1000-1100℃，然后湿法漂洗去500埃米左右。
参见图7，在栅氧化层8内侧的沟槽3内淀积N型的多晶硅，并将多晶硅刻蚀形成间隔设置在第一屏蔽栅5四周的第一控制栅9和设置在隔离氧化层7上侧的第二控制栅10。上述多晶硅的掺杂浓度也为1E19-6E19atoms/cm3，掺杂元素优选为磷。
参见图8，在沟槽3之间的外延层2内制作形成P型的体区11，并在体区11上侧制作形成N型的源区12。其中，制作体区11时优选注入B元素，注入的能量为60-120Kev，注入剂量根据VTH参数的需求调整，通常在5E12-1.8E13atoms/cm3，然后进行高温退火，退火条件为1100℃/60min，在退火过程中可以通入一定量的氧气，在Si表面形成一层氧化层，也可以采用双注入提高体区11的掺杂浓度的均匀性。制作源区12时优选注入As元素，注入的能量为60KeV，然后进行高温退火，退火条件为950℃/60min。
参见图9，在外延层2的上侧淀积形成介质层13，并刻蚀出连接孔14。在刻蚀出连接孔14后还可进行孔注入和退火操作，以降低接触电阻。孔注入的元素优选为BF2/B，注入的剂量优选为2E14-5E14atoms/cm3，注入的能量优选为30-40KeV。
参见图10，在介质层13和连接孔14内溅射形成金属层，金属层经刻蚀形成源极金属15和栅极金属（图中未示出），栅极金属与第一控制栅9和第二控制栅10分别连接，源极金属15与体区11和源区12分别连接。金属层优选为铝层，厚度优选为4um，铝中可掺杂一定比例的Cu，防止铝硅互溶。
还可在器件的上侧沉积钝化层，钝化层优选为氮化硅钝化层，其厚度为7000-12000埃米，然后光刻腐蚀，形成栅极金属和源极金属的开口区，可降低器件表面可动离子引起的器件漏电。
还可从衬底1的下侧对器件减薄至剩余厚度为150um左右，然后在衬底1的下侧依次蒸发形成Ti-Ni-Ag（钛-镍-银）层。
本发明实施例的第一屏蔽栅5的上端与外延层2齐平设置，连接孔14还开设在第一屏蔽栅5上端及其上侧的介质层13上，以使所述源极金属15与第一屏蔽栅5连接。
参见图11，还优选将隔离氧化层7经刻蚀成中部向上凸起与外延层2保持齐平，且其中部设有开口16，开口16在制作第一控制栅9和第二控制栅10时由多晶硅填满，并与所述第二屏蔽栅6形成为一体，连接孔14还形成在开口16的上侧，以使源极金属15与第二屏蔽栅6连接。
结合图1至图11，基于以上实施例，本领域技术人员可以轻易理解，本发明还提供了一种优化电位分布的SGT器件，包括第一导电类型的衬底1和设置在衬底1上的外延层2。以下以第一导电类型为N型，第二导电类型为P型为例具体说明。衬底1一般采用砷元素或磷元素掺杂，所生长的外延层2的电阻率和厚度，由不同的器件耐压决定，通常外延层2的厚度为3-15um，外延层2的电阻率：0.1-1Ω.cm。
外延层2上制作形成有沟槽3。具体的，可先在外延层2的表面淀积一层SiO2/SiN/SiO2结构，厚度为4000埃米，该厚度可根据沟槽刻蚀形貌做微调。然后依次进行沟槽光刻、刻蚀形成沟槽3，沟槽3的深度优选为0.6-5um，沟槽3的宽度优选为0.8-1.2um，沟槽3的侧壁优选为88-89度。
在沟槽3内生长有场氧化层4。具体的，场氧化层4通过干-湿-干法的氧化和化学气相淀积工艺形成，其厚度为3500-7000埃米。
沟槽3内设有第一导电类型的第一屏蔽栅5或第二屏蔽栅6，设置第一屏蔽栅5的沟槽3与设置第二屏蔽栅6的沟槽3呈间隔设置，第二屏蔽栅6的顶端设置在沟槽3的中部。上述多晶掺杂浓度1E19-6E19atoms/cm3，掺杂元素优选为磷。
第二屏蔽栅6的上侧设有隔离氧化层7。隔离氧化层7优选通过淀积的方法形成，然后通过刻蚀保留预定的形状和厚度，在刻蚀期间，同步刻蚀掉第一屏蔽栅5上端两侧的场氧化层4。
隔离氧化层7和第一屏蔽栅5上端两侧的沟槽3内设有栅氧化层8。栅氧化层8的厚度优选为500-1000埃米的氧化层，生长温度950℃-1050℃，栅氧化层8的厚度越厚，需要更高的温度生长。在制作栅氧化层8前，还可先在该位置通过干法氧化形成一层厚度为200-300埃米的氧化层，氧化温度1000-1100℃，然后湿法漂洗去500埃米左右。
第一屏蔽栅5上端两侧的栅氧化层8内侧设有N型的第一控制栅9，隔离氧化层7上侧设有N型的第二控制栅10。第一控制栅9和第二控制栅10通过N型的多晶硅注入和刻蚀形成，上述多晶硅的掺杂浓度也为1E19-6E19atoms/cm3，掺杂元素优选为磷。
沟槽3上端之间的外延层2内设有P型的体区11，体区11的上端设有N型的源区12。其中，制作体区11时优选注入B元素，注入的能量为60-120Kev，注入剂量根据VTH参数的需求调整，通常在5E12-1.8E13atoms/cm3，然后进行高温退火，退火条件为1100℃/60min，在退火过程中可以通入一定量的氧气，在Si表面形成一层氧化层，也可以采用双注入提高体区11的掺杂浓度的均匀性。制作源区12时优选注入As元素，注入的能量为60KeV，然后进行高温退火，退火条件为950℃/60min。
外延层2的上侧设有介质层13，介质层13及外延层2内刻蚀形成有连接孔14。在刻蚀出连接孔14后还可进行孔注入和退火操作，以降低接触电阻。孔注入的元素优选为BF2/B，注入的剂量优选为2E14-5E14atoms/cm3，注入的能量优选为30-40KeV。
在介质层13和连接孔14内溅射形成有金属层，金属层经刻蚀形成源极金属15和栅极金属（图中未示出），栅极金属与第一控制栅9和第二控制栅10分别连接，源极金属15与体区11和源区12分别连接。金属层优选为铝层，厚度优选为4um，铝中可掺杂一定比例的Cu，防止铝硅互溶。
还可在器件的上侧沉积钝化层，钝化层优选为氮化硅钝化层，其厚度为7000-12000埃米，然后光刻腐蚀，形成栅极金属和源极金属的开口区，可降低器件表面可动离子引起的器件漏电。
还可从衬底1的下侧对器件减薄至剩余厚度为150um左右，然后在衬底1的下侧依次蒸发形成Ti-Ni-Ag（钛-镍-银）层。
本发明实施例的第一屏蔽栅5的上端与外延层2齐平设置，连接孔14还开设在第一屏蔽栅5上端及其上侧的介质层13上，以使所述源极金属15与第一屏蔽栅5连接。
参见图11，还优选将隔离氧化层7经刻蚀成中部向上凸起与外延层2保持齐平，且其中部设有开口16，开口16在制作第一控制栅9和第二控制栅10时由多晶硅填满，并与所述第二屏蔽栅6形成为一体，连接孔14还形成在开口16的上侧，以使源极金属15与第二屏蔽栅6连接。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，其它未具体描述的部分，属于现有技术或公知常识。在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种优化电位分布的SGT器件的制作方法，其特征在于，包括：
提供第一导电类型的衬底，并在所述衬底上制作外延层；
在所述外延层上制作形成沟槽；
在所述沟槽内生长场氧化层；
在所述场氧化层的上侧淀积第一导电类型的多晶硅，并将所述多晶硅刻蚀形成第一屏蔽栅和第二屏蔽栅，设置第一屏蔽栅的沟槽与设置第二屏蔽栅的沟槽呈间隔设置，所述第二屏蔽栅的顶端设置在沟槽的中部；
在所述第二屏蔽栅的上侧制作形成隔离氧化层，然后对隔离氧化层进行刻蚀，以保留预定的形状和厚度，在刻蚀期间，同步刻蚀掉所述第一屏蔽栅上端两侧的场氧化层；
在隔离氧化层和第一屏蔽栅上端两侧的沟槽内生长栅氧化层；
在所述栅氧化层内侧的沟槽内淀积第一导电类型的多晶硅，并将所述多晶硅刻蚀形成间隔设置在所述第一屏蔽栅四周的第一控制栅和设置在隔离氧化层上侧的第二控制栅；
在所述沟槽之间的外延层内制作形成第二导电类型的体区，并在所述体区上侧制作形成第一导电类型的源区；
淀积形成介质层，并刻蚀出连接孔；
在所述介质层和连接孔内溅射形成金属层，所述金属层经刻蚀形成源极金属和栅极金属，所述栅极金属与第一控制栅和第二控制栅分别连接，所述源极金属与体区和源区分别连接。
2.根据权利要求1所述的一种优化电位分布的SGT器件的制作方法，其特征在于，所述第一屏蔽栅的上端与外延层齐平设置，所述连接孔还开设在第一屏蔽栅上端及其上侧的介质层上，以使所述源极金属与第一屏蔽栅连接。
3.根据权利要求2所述的一种优化电位分布的SGT器件的制作方法，其特征在于，所述隔离氧化层经刻蚀成中部向上凸起与外延层保持齐平，且其中部设有开口，所述开口在制作第一控制栅和第二控制栅时由多晶硅填满，并与所述第二屏蔽栅形成为一体，所述连接孔还形成在开口的上侧，以使所述源极金属与第二屏蔽栅连接。
4.根据权利要求1所述的一种优化电位分布的SGT器件的制作方法，其特征在于，所述第一导电类型为N型，第二导电类型为P型。
5.根据权利要求1所述的一种优化电位分布的SGT器件的制作方法，其特征在于，所述场氧化层通过干-湿-干法的氧化和化学气相淀积工艺形成，其厚度为3500-7000埃米。
6.一种优化电位分布的SGT器件，其特征在于，包括第一导电类型的衬底和设置在所述衬底上的外延层，所述外延层上制作形成有沟槽，在所述沟槽内生长有场氧化层，所述沟槽内设有第一导电类型的第一屏蔽栅或第二屏蔽栅，设置第一屏蔽栅的沟槽与设置第二屏蔽栅的沟槽呈间隔设置，所述第二屏蔽栅的顶端设置在沟槽的中部，所述第二屏蔽栅的上侧设有隔离氧化层，所述隔离氧化层和第一屏蔽栅上端两侧的沟槽内设有栅氧化层，所述第一屏蔽栅上端两侧的栅氧化层内侧设有第一导电类型的第一控制栅，所述隔离氧化层上侧设有第一导电类型的第二控制栅，所述沟槽上端之间的外延层内设有第二导电类型的体区，所述体区的上端设有第一导电类型的源区，所述外延层的上侧设有介质层，所述介质层及外延层内设有连接孔，所述介质层和连接孔内溅射形成有金属层，所述金属层经刻蚀形成源极金属和栅极金属，所述栅极金属与第一控制栅和第二控制栅分别连接，所述源极金属与体区和源区分别连接。
7.根据权利要求6所述的一种优化电位分布的SGT器件，其特征在于，所述第一屏蔽栅的上端与外延层齐平设置，所述连接孔还开设在第一屏蔽栅上端及其上侧的介质层上，以使所述源极金属与第一屏蔽栅连接。
8.根据权利要求7所述的一种优化电位分布的SGT器件，其特征在于，所述隔离氧化层经刻蚀成中部向上凸起与外延层保持齐平，且其中部设有开口，所述开口在制作第一控制栅和第二控制栅时由多晶硅填满，并与所述第二屏蔽栅形成为一体，所述连接孔还形成在开口的上侧，以使所述源极金属与第二屏蔽栅连接。
9.根据权利要求6所述的一种优化电位分布的SGT器件，其特征在于，所述第一导电类型为N型，第二导电类型为P型。
10.根据权利要求6所述的一种优化电位分布的SGT器件，其特征在于，所述场氧化层通过干-湿-干法的氧化和化学气相淀积工艺形成，其厚度为3500-7000埃米。
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