CN101015059A - 减小电容和开关损失的肖特基二极管结构及其制造方法 - Google Patents

减小电容和开关损失的肖特基二极管结构及其制造方法 Download PDF

Info

Publication number
CN101015059A
CN101015059A CNA2005800276148A CN200580027614A CN101015059A CN 101015059 A CN101015059 A CN 101015059A CN A2005800276148 A CNA2005800276148 A CN A2005800276148A CN 200580027614 A CN200580027614 A CN 200580027614A CN 101015059 A CN101015059 A CN 101015059A
Authority
CN
China
Prior art keywords
concentration
dopant
semiconductor device
epitaxial
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800276148A
Other languages
English (en)
Other versions
CN101015059B (zh
Inventor
普拉韦恩·M·谢诺伊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of CN101015059A publication Critical patent/CN101015059A/zh
Application granted granted Critical
Publication of CN101015059B publication Critical patent/CN101015059B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0495—Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种SiC肖特基势垒二极管(SBD)，其具有一衬底和两个或两个以上外延层，所述外延层包含至少一个薄的轻微掺杂N型顶部外延层和一上面安置有最顶端外延层的N型外延层。多个外延层支承所述二极管的闭锁电压，且所述多个外延层中的每一者均支承所述闭锁电压的一大部分。至少所述顶部两个外延层的厚度和掺杂剂浓度的优化导致电容和开关损失减小，同时保持对正向电压和导通电阻的影响较低。或者，所述SBD包含一连续分级N型掺杂区域，其掺杂从所述区域的顶部处的一较轻微掺杂剂浓度到底部处的一较浓重掺杂剂浓度而变化。

Description

减小电容和开关损失的肖特基二极管结构及其制造方法
本申请案主张2004年7月15日申请的美国专利申请案序列号第10/893,764号的优先权。
技术领域
本发明大体上涉及二极管的结构和制造，且明确地说涉及碳化硅肖特基势垒二极管的结构和制造。
背景技术
碳化硅(SiC)由于其优良的材料特性而成为用于功率装置的具有吸引力的半导体材料。高临界电场强度使SiC有利于具有低导通电阻(Ron)的单极装置。额定值＞600V的SiC肖特基势垒二极管(Schottky barrier diode，SBD)正变得普及。最小逆恢复损失是这些高压(HV)SBD提供的优于常规硅PiN二极管的优点之一。对于这些HV SBD来说，不存在少数存储电荷损失，主要损失是由于SBD的电容电荷。HV SBD提供的其它优点包含高结温额定值，和低正向电压(Vf)和允许容易并联的正温度系数。因此，SiC SBD对于通常大于100KHz的高频率应用具有吸引力。在这些应用中，开关损失占主导地位。由于总开关损失与频率×Esw成比例(其中Esw是开关能量损失)，所以Esw的减小具有吸引力。可通过(例如)减小电容电荷(Qc)和峰值逆恢复电流(Irrmax)来减小Esw。
常规SiC SBD使用单一外延层来支承闭锁电压。此单一外延层的掺杂和厚度是基于额定击穿电压和最佳Ron值来选择的。因此，对于选定的击穿电压来说，掺杂几乎是固定的，且SBD的电容取决于掺杂浓度。举例来说，在常规逆偏压情况下，较高掺杂浓度意味着较薄的耗尽层，且导致二极管的电容增加。此常规设计尤其在低逆电压下导致高电容。高电容导致相对较高的Qc和Irrmax，藉此增加开关损失。常规SiC SBD包含(例如)由Durham，North Carolina的Cree，Inc.提供的4A/600 V SiC SBD(CSD04060)。
如图1所描绘，常规SiC SBD 100结构包含N+(高度掺杂)SiC衬底102、安置在衬底102上的单一N型外延层104，和安置在外延层104上的金属肖特基接触件106。图2中，描绘具有两个外延层的常规SBD 200，其具有N+SiC衬底202、安置在衬底202上的N+SiC外延层204、安置在N+外延层204上的N型SiC外延层206，和安置在N型外延层206上的肖特基接触件208。在图1和2中，几乎所有闭锁电压均由最顶端N外延层支承。定位在N型外延层206下方的N+外延层204不支承大量电压，且其通常用于防止电场到达衬底。
在这些情况下(图1和2)，逆恢复损失由最顶端N型外延层104(图1)、206(图2)的掺杂浓度和厚度确定。可通过减小顶部外延层的掺杂浓度或调节顶部外延层的掺杂和厚度来降低电容和Qc。这些修改可降低Qc和Irrmax，且因此减小二极管和关联的开关中的开关损失。较轻微的表面掺杂也减小泄漏电流。然而，对常规SiC SBD的顶部外延层的这种调节增加导通电阻(Ron)和正向电压(Vf)，并且产生脆弱击穿(即，低无阻尼感应开关(Undamped Inductive Switching，UIS)能力)。
基于以上内容，仍然需要一种改进的SiC SBD结构以减小电容和开关损失，同时对Ron和Vf仅产生较小影响。
发明内容
通过一种半导体装置的一方面中的提供来克服现有技术的缺点并提供额外优点。所述半导体装置包含(例如)：高度掺杂N型SiC衬底；安置在衬底上的N型SiC第一外延层，所述第一外延层具有第一掺杂剂浓度；和安置在第一外延层上的轻微掺杂N型SiC第二外延层，所述第二外延层具有第二掺杂剂浓度。所述第二掺杂剂浓度小于所述第一掺杂剂浓度。所述第一外延层和所述第二外延层每一者均支承半导体装置的闭锁电压的大部分。作为一个实例，所述半导体装置是肖特基势垒二极管。
在本发明的另一方面中，提供一种半导体装置，其包含(例如)高度掺杂N型SiC衬底；安置在衬底上的N型SiC底部外延层，所述底部外延层具有第一掺杂剂浓度；超越衬底而定位的一个或一个以上N型SiC中间外延层，其中所述一个或一个以上中间外延层中的一层是上层且所述一个或一个以上中间外延层中的一层是下层。在所述中间层中，上层定位成距衬底最远，且下层安置在衬底上。所述半导体装置进一步包含安置在所述一个或一个以上中间层的上层上的N型SiC顶部外延层，所述顶部外延层具有第二掺杂剂浓度。至少两个外延层每一者均支承半导体装置的闭锁电压的大部分。所述第二掺杂剂浓度小于所述第一掺杂剂浓度且小于所述一个或一个以上中间外延层的掺杂剂浓度。作为一实例，所述半导体装置是肖特基势垒二极管。
在本发明的又一方面中，提供一种半导体装置，其包含(例如)高度掺杂N型SiC衬底和安置在衬底上的N型SiC外延层。所述外延层具有根据距衬底的距离而变化的连续分级掺杂剂浓度。掺杂剂浓度从距衬底最远距离处的最低浓度到距衬底最近距离处的最高浓度而变化。
本文也描述并主张对应于上文概述的半导体装置的制造方法。
通过本发明的技术来实现各种特征和优点。本文详细描述本发明的其它实施例和方面且将其视为所主张的本发明的一部分。
附图说明
在本说明书的结论处的权利要求书中特别指出并清楚地主张了被视为本发明的主题。从以下结合附图做出的详细描述中了解本发明的以上和其它目的、特征及优点，附图中：
图1描绘具有单一外延碳化硅层的现有技术肖特基势垒二极管(SBD)的横截面；
图2描绘具有两个外延碳化硅层的现有技术SBD的横截面；
图3A以横截面图描绘根据本发明的一个或一个以上方面的待用于SBD中的碳化硅衬底和涂覆于衬底的N+掺杂剂；
图3B以横截面图描绘根据本发明的一个或一个以上方面的成长在图3的碳化硅衬底上的第一碳化硅外延层和涂覆于第一外延层的N型掺杂剂的一个实施例；
图3C以横截面图描绘根据本发明的一个或一个以上方面的成长在图4的第一外延层上的第二碳化硅外延层和涂覆于第二外延层的N-掺杂剂的一个实施例；
图3D以横截面图描绘根据本发明的一个或一个以上方面的具有图3A的衬底、图3B和3C所示的两个外延层和一金属肖特基接触件的完成的SBD的一个实施例；
图4以横截面图描绘根据本发明的一个或一个以上方面的具有三个外延层的完成的SBD的一个实施例；
图5以横截面图描绘根据本发明的一个或一个以上方面的具有四个外延层的完成的SBD的一个实施例；
图6描绘根据本发明的一个或一个以上方面的图3D中描绘的两个外延层的SBD、图5中描绘的四个外延层的SBD和具有连续分级掺杂的SBD的线性设计的掺杂分布；
图7描绘根据本发明的一个或一个以上方面的关于损失的模拟结果的表，其将常规的一个外延层的SBD与图3D中描绘的两个外延层的SBD、图6的线性SBD设计、图5中描绘的四个外延层的SBD和非线性SBD设计等十八种设计进行比较；
图8描绘根据本发明的一个或一个以上方面的常规的一个外延层的SBD(图1)、图3D中描绘的两个外延层的SBD、图5中描绘的四个外延层的SBD设计和图6的线性SBD设计的电容相对于逆电压的曲线；
图9描绘根据本发明的一个或一个以上方面的图1中描绘的常规的一个外延层的SBD、图3D中描绘的两个外延层的SBD设计、图5中描绘的四个外延层的SBD设计、图6的线性SBD设计和图7的非线性设计的总损失相对于频率的曲线；和
图10描绘根据本发明的一个或一个以上方面的常规的一个外延层的SBD(图1)、图3D中描绘的两个外延层的SBD、图6的线性SBD设计和图5中描绘的四个外延层的SBD设计的电场分布。
具体实施方式
根据本发明的一方面，提供一种增强半导体装置，其用于减小电容和开关损失同时保持对Vf和Ron的影响可忽略。作为一个实例，所述半导体装置是肖特基势垒二极管(SBD)，其使用碳化硅衬底、安置在衬底上的N型SiC第一外延层和安置在第一外延层上的N-SiC第二外延层。第二外延层具有低于第一外延层的掺杂剂浓度。第二外延层也优选地薄于第一外延层。选择外延层的掺杂剂浓度和厚度尺寸使得每一外延层支承SBD的闭锁电压的大部分，且使得与常规SBD相比，SBD的电容和总损失减小。总损失改进甚至在较高频率下更大，从而使本发明对于例如个人计算机和其它电子器具中使用的电源的高频率(例如，200-300KHz)装置尤其具有吸引力。
图3D中描绘包含并使用本发明的一个或一个以上方面的SBD的一个实施例，且图3A-3C中描绘图3D的SBD 318的制造方法。图3A中，制造SBD 318的第一步骤300包含提供SiC衬底302，所述SiC衬底302经受常规掺杂技术以为衬底302提供N+掺杂。如图3B中所描绘，制造SBD 318的第二步骤306包含具有N+导电性的SiC衬底302，和成长在衬底302上的第一SiC外延层308。将N型掺杂涂覆到第一外延层308。图3C中，描绘制造SBD 318的第三步骤312。步骤312产生SBD的一部分，其包含N+SiC衬底302、安置在衬底302上的N型SiC第一外延层308和成长在第一外延层308上的SiC第二外延层314。将轻微掺杂(N-掺杂)涂覆到第二外延层314。在相应外延层的成长期间应用上述掺杂步骤。
最后，图3D描绘完成的SBD 318。SBD 318包含N+SiC衬底302、第一和第二外延层308、314(如上文参看图3C所描述)，和安置在第二外延层314上的金属肖特基接触件320。衬底302被高度掺杂使得(例如)其掺杂剂浓度大于外延层308、314中任一者的掺杂剂浓度。第二外延层314的厚度优选地薄于外延层308。作为实例，第二外延层314与第一外延层308的厚度比率是1∶2(例如，2μm∶4μm)。图7中展示其它厚度尺寸和比率的实例。将第二外延层314的厚度选择为较小(例如，约1μm到2μm)使得产生的对Ron和Vf的影响较低。此外，第二外延层314被轻微掺杂且其掺杂剂浓度相对低于第一外延层308。作为一个实例，第二外延层314与第一外延层308的掺杂剂浓度比率是1∶6(例如，3.0×1015原子/cm3比1.8×1016原子/cm3)。图6中描绘与这些厚度和掺杂实例关联的掺杂分布(即，掺杂分布600的两层情况)。本发明包含SBD的外延层的其它掺杂剂浓度和浓度比率，且图7中展示这些浓度和比率的实例。将第二外延层314的掺杂剂浓度选择为较低以减小低电压下的电容(即，当电容通常最高时)。此电容减小会减小二极管中的逆恢复损失和开关中的接通损失。通过优化第一和第二外延层308、314的厚度尺寸和掺杂浓度，可使总损失(开关和传导损失)最小化。下文参看图7描述优化的厚度尺寸和掺杂浓度的实例。
在完成的SBD 318中，每一外延层308、314支承二极管的闭锁电压的大部分。举例来说，每一外延层308、314支承闭锁电压的50％。作为另一实例，第一外延层308支承闭锁电压的30％，而第二外延层314支承闭锁电压的70％。由SBD 318的两个外延层支承的闭锁电压的这些百分比仅为示范性的，且本发明可预期作为闭锁电压的大部分的其它百分比。由本发明中多个外延层中的每一者支承的闭锁电压的大部分与常规SBD不同，在常规SBD中，仅单一最顶端外延层支承闭锁电压的全部或几乎全部。
可作为制造SBD 318的工艺中的分离的外延层成长步骤来形成外延层308、314，或者，可作为单一外延层成长步骤的一部分来成长这些层。成长外延层的成本是制造晶片的总成本的约30％。如果在分离的步骤中形成层308、314，那么外延层成长的成本通常加倍，藉此使总晶片成本增加约30％。有利地，作为同一成长步骤的一部分来形成层308、314对总制造成本几乎没有影响。
图4中描绘包含并使用本发明的一个或一个以上方面的SBD的另一实施例。图4中的SBD 400包含N+SiC衬底402、安置在衬底402上的N+SiC外延层404、安置在N+SiC外延层404上的N型SiC外延层406、安置在N型SiC外延层406上的N-SiC外延层408，和安置在N-SiC外延层408上的金属肖特基接触件410。层408是最轻微掺杂的外延层。与图3D的SBD 318相比，SBD 400包含额外的外延层404，其具有高掺杂剂浓度。与两个外延层的SBD(图3D)的情况中一样，在成长期间掺杂每一外延层404、406、408。至少所述两个最顶端外延层406、408中的每一者支承SBD 400的闭锁电压的大部分。在一个实例中，三个外延层404、406、408每一者支承SBD 400的闭锁电压的大部分(例如，三分之一)。
所属领域的技术人员将了解，本发明的其它实施例可能是将一个或一个以上SiC外延层安置在外延层404与衬底402之间，其中所述一个或一个以上额外SiC外延层每一者支承SBD的闭锁电压的大部分。在这些具有额外外延层的其它实施例中，外延层的掺杂剂水平从最接近上表面(即，最接近肖特基接触件)的外延层到最接近衬底的外延层而增加。举例来说，图5描绘四个外延层的SBD 500，其包含N+SiC衬底502、第一SiC外延层504、第二SiC外延层506、第三SiC外延层508、第四SiC外延层510和肖特基接触件512。通过上文参看图3D和4描述的工艺来形成并掺杂外延层。外延层的掺杂剂水平以阶梯状样式从最接近SBD 500上表面的最低掺杂外延层510到最接近衬底502的最高掺杂外延层504而变化。图6的掺杂分布600的四层情况描绘SBD 500中的掺杂剂水平和掺杂剂水平的阶梯状增加。与两个外延层的SBD的情况中一样，可在保持本发明优点的同时改变图4和5中的外延层的厚度，和/或图4和5中的外延层之间的掺杂剂比率。每一外延层504、506、508、510支承SBD 500的闭锁电压的大部分。
作为另一替代实施例，可通过连续分级一外延层来形成具有SBD 318的有益效果的SBD，所述外延层安置在N+SiC衬底上，其中最低掺杂部分在层的顶部处。肖特基接触件可安置在外延层上。一个实例是连续分级的SBD，其中掺杂剂水平在SBD的外延区域的6微米厚度上线性变化。此实例包含以线性方式从接近外延区域上表面(例如，0.00微米深度处)的3.0×1015原子/cm3到外延区域底部处(例如，6.00微米深度处)的1.8×1016原子/cm3变化的掺杂剂水平。图6中描绘的掺杂分布600包含此连续分级的实例(即，图6中的线性情况)。下文中，将此类型的连续分级SBD称为线性情况或线性设计。利用线性设计的SBD的其它实例可使用上述外延区域的不同掺杂剂水平和/或不同厚度。举例来说，线性情况可包含一SBD，其在外延区域的上表面处具有小于3.0×1015原子/cm3的掺杂剂水平且/或在外延区域底部处具有大于1.8×1016原子/cm3的掺杂剂水平。此外，线性情况可包含厚度大于或小于6.00微米的外延区域。
尽管图6中未图示，但在外延层顶部处包含最低掺杂部分的具有连续分级非线性掺杂分布的SBD预期可作为本发明的替代实施例，且所述SBD提供本文参照SBD 318描述的益处。举例来说，具有非线性设计的SBD包含一外延层，所述外延层的掺杂剂浓度非线性地从外延层上表面到外延层底部(即，最接近衬底的部分)而变化。作为连续分级非线性设计的优选实施例，SBD外延层的掺杂剂浓度随着从外延层上表面到层底部的距离的平方而变化(即，依据平方律变化)。考虑相反方向上(从最接近衬底的外延层部分到外延层上表面)的距离，此非线性设计实例中外延层的掺杂剂浓度随着距衬底的距离的平方而逆变化(即，依据平方反比律变化)。
图7到10概述经执行以验证本发明的二维数值和混合模式模拟。图7描绘表700，其比较与两个外延层的SBD 318(图3D)和常规SBD 100(图1)的总损失(TL)有关的模拟结果(也称为控制)。总损失是传导损失+开关损失。传导损失等于I×Vf×d，其中I是电流，Vf是I处的正向压降，且d是占空比(即，二极管保持接通的时间分数)。开关损失等于Vbus×Qc×f，其中Vbus是用于开关的总线电压，Qc是电容电荷，且f是频率。
控制情况是图7的“子晶片”列中的设计1，且将SBD 318的厚度尺寸与掺杂剂浓度的各种组合列示为设计2到19。设计20是上述线性情况，设计21是图5中描述的四个外延层的情况，且设计22是上述非线性实例(平方律或平方反比律情况)的近似。对于设计2到19来说，图7包含针对第二外延层314的掺杂剂浓度列Ndop1和针对第一外延层308的Ndop2。表700包含与第二外延层314的三种掺杂剂浓度(即，3.0×1015原子/cm3、5.0×1015原子/cm3和7.0×1015原子/cm3)配对的第一外延层308的掺杂剂浓度1.8×1016原子/cm3。对于这三个掺杂剂配对的每一者来说，表700的Epithk1(针对第二外延层314)和Epithk2(针对第一外延层308)列中包含厚度尺寸的各种组合。第二外延层314和第一外延层308的这些各种厚度尺寸配对包含：1μm，2μm；2μm，4μm；1μm，4.5μm；2μm，4.5μm；1μm，5μm；和2μm，5μm，其中每一配对采取格式：层314，层308。尽管表700中这些厚度配对采取约2∶1到约5∶1范围内的第一层比第二层的比率，但其它厚度比率也可提供本文揭示的本发明的优点。举例来说，本发明可预期大于约5∶1的厚度比率。类似地，尽管表700包含约2∶1到约6∶1的第一层比第二层的掺杂剂浓度比率(也称为“掺杂剂比率”)，但本发明中也包含其它掺杂剂比率。举例来说，如果掺杂剂比率至少为约6∶1或在1∶1与2∶1之间，那么可实现总损失的有利降低。
图6中展示线性情况和四层情况(设计20和21)的掺杂剂浓度和厚度尺寸。同样，线性情况包含6微米厚的区域上的连续分级掺杂，且掺杂剂浓度线性地从区域顶部处的3.0×1015原子/cm3到底部处(即，最接近衬底的部分)的1.8×1016原子/cm3而变化。图6中的四层情况包含四个外延层，每一层为1.5微米厚。以距衬底最远的层开始，四层情况中层的掺杂剂浓度(以原子/cm3计)为4.88×1015、8.63×1015、1.24×1016和1.61×1016。设计22中，上述非线性实例的近似利用具有3.94×1015、6.75×1015、1.14×1016和1.80×1016的掺杂剂浓度(以原子/cm3计)的四个阶梯。
表700中其它列包含室温下且电流密度为400安培(VfR400)的情况下二极管的正向电压；击穿电压(BV)；0伏和300伏逆电压(Cak0V和Cak300V)下阳极与阴极之间的电容；相对于由每一设计的逆恢复波形形成的区域面积的逆恢复电荷(Qrr、Qa、Qb、Qtail)；和峰值电流(Irrmax)处的逆恢复。Qrr(即，Qc)等于Qa+Qb+Qtail。每一设计的总损失级别主要取决于Irrmax，且也取决于电容电荷和VfR400。
表700中设计3由于其较低Qc和Irrmax而识别为具有200KHz处的第三最低总损失。将设计3与控制相比，设计3使用具有低6倍的掺杂的2μm薄顶部外延层314导致以下近似减小：0V处(Cak0V)的电容减小50％以上，电容电荷减小约30％，且Irrmax减小约20％。设计3的VfR400值高于(较不有利)控制，但此差异(即，Vf损失)较低(即，仅约为0.16V)。与控制相比，设计2到19的较低Irrmax减小开关中的接通损失。因此，二极管和开关中的较低损失导致SBD 318较冷地运作且具有增加的可靠性。或者，可在SBD 318的温度性能保持不变的同时减小小芯片大小或散热片。
表700中增强的设计2到19的每一者的BV大于控制的BV。在常规SBD中，较高BV对应于较高总损失。因此，如果减小本发明的BV使其与控制的BV匹配，那么SBD318的上述改进将甚至更大。
表700的设计20(线性情况)和设计21(四个外延层情况)提供200KHz处的第二最低总损失。与控制情况相比，这些设计导致以下近似减小：0V处(Cak0V)的电容减小约52％(设计20)和47％(设计21)，电容电荷减小约35％，且Irrmax减小约24％。设计20或21的Vf损失相对较低(即，约为0.11V)。与控制情况相比，表700的设计22(非线性、平方反比律情况)提供200KHz处的最低总损失，其中近似减小为：Cak0V减小52％，电容电荷减小41.5％，且Irrmax减小28％。设计22的Vf损失约为0.145V。上文参照设计2到19论述的优点也适用于设计20、21和22。
图8描绘电容曲线800，其将电容映射为常规SBD 100(图1；图7的控制SBD)、两个外延层的SBD 318(图3D)、四个外延层的SBD 500和上述线性情况SBD的逆电压的函数。由于针对四个外延层情况和线性情况的电容曲线近似相等，所以其在图8中展示为一条曲线(即，线性/四层情况)。如图8中所描绘，从0V到300V，SBD 318的电容小于控制情况的电容。举例来说，在0V逆电压处，当电容最高时，与控制相比，SBD318使电容减小两倍以上。随着逆电压增加到300V，由SBD 318引起的电容的减小量减少。同样，SBD 318提供的此电容减小是由于使用轻微掺杂的顶部外延层314。如图8中所示，与控制相比的电容减小也由线性/四层情况提供。对于大于或等于约50伏的逆电压来说，线性/四层情况比两个外延层的SBD 318提供更低的电容。与线性情况关联的较低电容是由于最轻微掺杂处于连续分级区域的顶部处(即，距SiC衬底最远)。类似地，与四层情况关联的较低电容是由于最轻微掺杂外延层是最顶端外延层(即，距衬底最远的外延层)而导致的。
图9描绘常规SBD 100(图1；图7的控制SBD)、使用图5的设计3的SBD 318、使用图5的四个外延层或上述线性设计的SBD和使用上述非线性平方反比律设计的SBD的总损失相对于频率的曲线900。由于针对四层设计和线性设计的总损失曲线近似相等，所以其在图9中展示为一条曲线(即，四层/线性设计情况)。图9展示在大于约50KHz的频率处，新颖SBD设计的总损失小于现有技术SBD的总损失。总损失的此减小是由于较低的开关能量损失(Esw)。图9中展示的曲线证明当将SBD 318用于通常使用SiC肖特基二极管(例如，针对计算机的电源)的高频率应用(例如，＞150KHz)时总损失的有利降低。类似总损失优点由SBD 500(图5)或上述线性或非线性情况提供，且图9中展示所述优点。
图10描绘电场分布1000，其将控制情况(图1的SBD 100；图7的控制SBD)与两个外延层的情况(图3D的SBD 318)且与线性和四层情况(即，上述线性情况和图5的四个外延层的SBD)进行比较。这些分布1000映射上述SBD设计的电场在至多达到层的6.00微米厚度的外延层的各种深度处的变化。由于线性和四层情况的电场分布近似相等，所以其在图10中展示为一条曲线(即，线性/四层情况)。在两层和线性/四层情况中，与控制情况相比，表面电场(即，在0.00微米处)较低。因为表面电场的此降低，所以这些新颖SBD设计与较低泄漏电流和改进的可靠性相关联。
有利地，具有至少两个外延层的肖特基势垒二极管(其中外延层中的至少两者各支承闭锁电压的大部分，如本文描述)提供较低电容和减小的总损失(开关和传导)，同时保持对Ron和Vf的负面影响较低。同样，轻微掺杂的顶部外延层有助于在低电压下减小电容，且从而导致二极管中逆恢复损失和开关中接通损失减小。利用新颖SBD也降低了电容电荷和峰值逆恢复电流。通过优化支承闭锁电压的大部分的至少两个外延层的厚度和掺杂，可使总损失最小化。本文描述的SBD的二极管和开关中的较低损失也导致装置以增加的可靠性较冷地运作。此外，本文描述的新颖SBD的结构允许减小二极管的小芯片大小或散热片，藉此降低生产成本。明确地说，可减小小芯片大小以便获得相同温度性能。此外，新颖SBD提供较低表面电场，所述较低表面电场导致较低泄漏电流和改进的可靠性。
尽管本文已详细描绘并描述了优选实施例，但相关领域的技术人员将了解，可在不脱离本发明精神的情况下作出各种修改、添加、替换和类似变化，且因此将这些变化视为处于如所附权利要求书中界定的本发明的范围内。举例来说，尽管本文描述的新颖半导体装置是SiC SBD，但也可将具有至少两个外延层且其中这些层中的至少两者各支承装置的闭锁电压的大部分的半导体结构实施为结势垒控制肖特基(JBS)二极管、PN二极管，或结型场效应晶体管(JFET)、金属氧化物半导体场效应晶体管(MOSFET)或静电感应晶体管(SIT)。此外，本文描述的SBD结构可使用其它半导体材料，例如GaN、金刚石、GaAs和Si。

Claims (56)

1.一种半导体装置，其包括：
一高度掺杂N型碳化硅(SiC)衬底；
一安置在所述衬底上的N型SiC第一外延层，所述第一外延层具有一第一掺杂剂浓度；和
一安置在所述第一外延层上的轻微掺杂N型SiC第二外延层，所述第二外延层具有一第二掺杂剂浓度，
其中所述第二掺杂剂浓度小于所述第一掺杂剂浓度，且
其中所述第一外延层和所述第二外延层每一者均支承所述半导体装置的闭锁电压的一大部分。
2.根据权利要求1所述的半导体装置，其中所述第二外延层薄于所述第一外延层。
3.根据权利要求1所述的半导体装置，其中所述第一外延层具有一第一厚度且所述第二外延层具有一第二厚度，且其中所述第一厚度与所述第二厚度的一厚度比率至少约为2∶1。
4.根据权利要求3所述的半导体装置，其中所述厚度比率在约2∶1与约5∶1之间。
5.根据权利要求3所述的半导体装置，其中所述厚度比率至少约为5∶1。
6.根据权利要求1所述的半导体装置，其中所述第一掺杂剂浓度与所述第二掺杂剂浓度的一掺杂剂比率大于1∶1。
7.根据权利要求6所述的半导体装置，其中所述掺杂剂比率在约2∶1与约6∶1之间。
8.根据权利要求6所述的半导体装置，其中所述掺杂剂比率至少约为6∶1。
9.根据权利要求1所述的半导体装置，其中所述半导体装置选自一由一肖特基势垒二极管、一结势垒控制肖特基(JBS)二极管、一PN二极管、一结型场效应晶体管(JFET)、一金属氧化物半导体场效应晶体管(MOSFET)和一静电感应晶体管(SIT)组成的群组。
10.根据权利要求1所述的半导体装置，其中所述半导体装置进一步包括一安置在所述第二外延层上的肖特基接触层。
11.根据权利要求1所述的半导体装置，其中所述第一外延层和所述第二外延层的掺杂剂水平和厚度尺寸经选择以有助于所述半导体装置的电容和开关损失的减小并有助于使对于所述半导体装置的正向电压和导通电阻的影响最小。
12.一种半导体装置，其包括：
一高度掺杂N型SiC衬底；
一安置在所述衬底上的N型SiC底部外延层，所述底部外延层具有一第一掺杂剂浓度；
超越所述衬底而定位的一个或一个以上N型SiC中间外延层，其中所述一个或一个以上中间外延层中的一层是一上层且所述一个或一个以上中间外延层中的一层是一下层，所述上层是一定位成距所述衬底最远的中间外延层，且所述下层是一安置在所述衬底上的中间外延层；和
一安置在所述一个或一个以上中间层的所述上层上的N型SiC顶部外延层，所述顶部外延层具有一第二掺杂剂浓度，
其中至少两个外延层每一者均支承所述半导体装置的闭锁电压的一大部分，且其中所述第二掺杂剂浓度小于所述第一掺杂剂浓度且小于所述一个或一个以上中间外延层的掺杂剂浓度。
13.根据权利要求12所述的半导体装置，其中所述第一掺杂剂浓度与所述第二掺杂剂浓度的一掺杂剂比率大于1∶1。
14.根据权利要求13所述的半导体装置，其中所述掺杂剂比率在约2∶1与约6∶1之间。
15.根据权利要求13所述的半导体装置，其中所述掺杂剂比率至少约为6∶1。
16.根据权利要求12所述的半导体装置，其中所述半导体装置选自一由一肖特基势垒二极管、一JBS二极管、一PN二极管、一JFET、一MOSFET和一SIT组成的群组。
17.根据权利要求12所述的半导体装置，其进一步包括一安置在所述顶部外延层上的肖特基接触层。
18.根据权利要求12所述的半导体装置，其中所述外延层的掺杂剂水平和厚度尺寸经选择以有助于所述半导体装置的电容和开关损失的减小并有助于使对于所述半导体装置的正向电压和导通电阻的影响最小。
19.根据权利要求12所述的半导体装置，其中所述第一掺杂剂浓度大于所述一个或一个以上中间外延层的所述掺杂剂浓度中的每一掺杂剂浓度。
20.根据权利要求19所述的半导体装置，其中所述一个或一个以上中间外延层的所述掺杂剂浓度根据一距所述衬底的距离而变化，且如果一第一中间外延层比一第二中间外延层距所述衬底一更大距离，那么所述第一中间外延层比所述第二中间外延层具有一更轻微的掺杂剂浓度。
21.一种半导体装置，其包括：
一高度掺杂N型SiC衬底；和
一安置在所述衬底上的N型SiC外延层，所述外延层具有一根据一距所述衬底的距离而变化的连续分级掺杂剂浓度，
其中所述掺杂剂浓度从一距所述衬底一最远距离处的最低浓度到一距所述衬底一最近距离处的最高浓度而变化。
22.根据权利要求21所述的半导体装置，其中所述掺杂剂浓度从所述最低浓度到所述最高浓度线性地变化。
23.根据权利要求21所述的半导体装置，其中所述掺杂剂浓度从所述最低浓度到所述最高浓度非线性地变化。
24.根据权利要求21所述的半导体装置，其中所述掺杂剂浓度随着距所述衬底的所述距离的平方而相反地变化。
25.根据权利要求21所述的半导体装置，其中所述最高浓度与所述最低浓度的一掺杂剂比率大于1∶1。
26.根据权利要求25所述的半导体装置，其中所述掺杂剂比率在约2∶1与约6∶1之间。
27.根据权利要求25所述的半导体装置，其中所述掺杂剂比率至少约为6∶1。
28.一种制造一半导体装置的方法，所述方法包括：
提供一高度掺杂N型SiC衬底；
在所述衬底上外延成长一N型SiC第一层，所述第一层具有一第一掺杂剂浓度；和
在所述第一层上外延成长一轻微掺杂N型SiC第二层，所述第二层具有一第二掺杂剂浓度，
其中所述第二掺杂剂浓度小于所述第一掺杂剂浓度，且
其中所述第一层和所述第二层每一者均支承所述半导体装置的闭锁电压的一大部分。
29.根据权利要求28所述的方法，其中所述第二层薄于所述第一层。
30.根据权利要求28所述的方法，其中所述第一层具有一第一厚度且所述第二层具有一第二厚度，且其中所述第一厚度与所述第二厚度的一厚度比率至少约为2∶1。
31.根据权利要求30所述的方法，其中所述厚度比率在约2∶1与约5∶1之间。
32.根据权利要求30所述的方法，其中所述厚度比率至少约为5∶1。
33.根据权利要求28所述的方法，其中所述第一掺杂剂浓度与所述第二掺杂剂浓度的一掺杂剂比率大于1∶1。
34.根据权利要求33所述的方法，其中所述掺杂剂比率在约2∶1与约6∶1之间。
35.根据权利要求33所述的方法，其中所述掺杂剂比率至少约为6∶1。
36.根据权利要求28所述的方法，其中所述半导体装置选自一由一肖特基势垒二极管、一JBS二极管、一PN二极管、一JFET二极管、一MOSFET和一SIT组成的群组。
37.根据权利要求28所述的方法，其进一步包括在所述第二层上沉积一肖特基接触层。
38.根据权利要求28所述的方法，其中选择所述第一层和所述第二层的掺杂剂水平和厚度尺寸以有助于所述半导体装置的电容和开关损失的减小并有助于使对于所述半导体装置的正向电压和导通电阻的影响最小。
39.根据权利要求28所述的方法，其中在一单一外延成长步骤中外延成长所述第一层和所述第二层。
40.一种制造一半导体装置的方法，所述方法包括：
提供一高度掺杂N型SiC衬底；
在所述衬底上外延成长一N型SiC底层，所述底层具有一第一掺杂剂浓度；
外延成长将超越所述衬底而定位的一个或一个以上N型SiC中间层，其中所述一个或一个以上中间层中的一层是一上层且所述一个或一个以上中间层中的一层是一下层，所述上层是一定位成距所述衬底最远的中间层，且所述下层安置在所述衬底上；和
在所述一个或一个以上中间层的所述上层上外延成长一N型SiC顶层，所述顶层具有一第二掺杂剂浓度，
其中至少两个外延成长层每一者均支承所述半导体装置的闭锁电压的一大部分，且
其中所述第二掺杂剂浓度小于所述第一掺杂剂浓度且小于所述一个或一个以上中间层的掺杂剂浓度。
41.根据权利要求40所述的方法，其中所述第一掺杂剂浓度与所述第二掺杂剂浓度的一掺杂剂比率大于1∶1。
42.根据权利要求41所述的方法，其中所述掺杂剂比率在约2∶1与约6∶1之间。
43.根据权利要求41所述的方法，其中所述掺杂剂比率至少约为6∶1。
44.根据权利要求40所述的方法，其中所述半导体装置选自一由一肖特基势垒二极管、一JBS二极管、一PN二极管、一JFET二极管、一MOSFET和一SIT组成的群组。
45.根据权利要求40所述的方法，其进一步包括在所述顶层上沉积一肖特基接触层。
46.根据权利要求40所述的方法，其中选择所述外延成长层的掺杂剂水平和厚度尺寸以有助于所述半导体装置的电容和开关损失的减小并有助于使对于所述半导体装置的正向电压和导通电阻的影响最小。
47.根据权利要求40所述的方法，其中在一单一外延成长步骤中成长所述外延成长层中的至少两者。
48.根据权利要求40所述的方法，其中所述第一掺杂剂浓度大于所述一个或一个以上中间层的所述掺杂剂浓度中的每一掺杂剂浓度。
49.根据权利要求48所述的方法，其中所述一个或一个以上中间层的所述掺杂剂浓度根据一距所述衬底的距离而变化，且如果一第一中间层比一第二中间层距所述衬底一更大距离，那么所述第一中间层比所述第二中间层具有一更轻微的掺杂剂浓度。
50.一种制造一半导体装置的方法，所述方法包括：
提供一高度掺杂N型SiC衬底；和
在所述衬底上外延成长一N型SiC层，所述层具有一根据一距所述衬底的距离而变化的连续分级掺杂剂浓度，
其中所述掺杂剂浓度从一距所述衬底一最远距离处的最低浓度到一距所述衬底一最近距离处的最高浓度而变化。
51.根据权利要求50所述的方法，其中所述掺杂剂浓度从所述最低浓度到所述最高浓度线性地变化。
52.根据权利要求50所述的方法，其中所述掺杂剂浓度从所述最低浓度到所述最高浓度非线性地变化。
53.根据权利要求50所述的方法，其中所述掺杂剂浓度随着距所述衬底的所述距离的平方而相反地变化。
54.根据权利要求50所述的方法，其中所述最高浓度与所述最低浓度的一掺杂剂比率大于1∶1。
55.根据权利要求54所述的方法，其中所述掺杂剂比率在约2∶1与约6∶1之间。
56.根据权利要求55所述的方法，其中所述掺杂剂比率至少约为6∶1。
CN2005800276148A 2004-07-15 2005-07-14 减小电容和开关损失的肖特基二极管结构及其制造方法 Expired - Fee Related CN101015059B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/893,764 US7199442B2 (en) 2004-07-15 2004-07-15 Schottky diode structure to reduce capacitance and switching losses and method of making same
US10/893,764 2004-07-15
PCT/US2005/024971 WO2006019898A2 (en) 2004-07-15 2005-07-14 Schottky diode structure to reduce capacitance and switching losses and method of making same

Publications (2)

Publication Number Publication Date
CN101015059A true CN101015059A (zh) 2007-08-08
CN101015059B CN101015059B (zh) 2010-09-22

Family

ID=35731170

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800276148A Expired - Fee Related CN101015059B (zh) 2004-07-15 2005-07-14 减小电容和开关损失的肖特基二极管结构及其制造方法

Country Status (7)

Country Link
US (2) US7199442B2 (zh)
EP (1) EP1779430A4 (zh)
JP (1) JP5362216B2 (zh)
KR (1) KR101234980B1 (zh)
CN (1) CN101015059B (zh)
TW (1) TW200620651A (zh)
WO (1) WO2006019898A2 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456748A (zh) * 2010-10-22 2012-05-16 上海芯石微电子有限公司 一种肖特基二极管及其制造方法
CN102456570A (zh) * 2010-10-22 2012-05-16 上海芯石微电子有限公司 一种肖特基二极管的制造方法
CN102496572A (zh) * 2011-12-29 2012-06-13 江苏宏微科技有限公司 快恢复外延型二极管及其制备方法
CN102569421A (zh) * 2010-12-17 2012-07-11 浙江大学 新型碳化硅肖特基二极管
CN106158982A (zh) * 2015-04-08 2016-11-23 瀚薪科技股份有限公司 碳化硅接面能障萧特基整流器
CN108565294A (zh) * 2017-11-20 2018-09-21 中国电子科技集团公司第五十五研究所 一种外延层变掺杂浓度的碳化硅二极管及其制备方法
CN109713046A (zh) * 2018-12-21 2019-05-03 福建安特微电子有限公司 一种沟槽肖特基二极管及其制造方法
CN112185816A (zh) * 2020-08-14 2021-01-05 江苏东海半导体科技有限公司 一种高能效屏蔽栅沟槽mosfet及其制造方法

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007001316A2 (en) * 2004-07-08 2007-01-04 Semisouth Laboratories, Inc. Monolithic vertical junction field effect transistor and schottky barrier diode fabricated from silicon carbide and method for fabricating the same
EP1696490A1 (en) * 2005-02-25 2006-08-30 STMicroelectronics S.r.l. Charge compensation semiconductor device and relative manufacturing process
US8901699B2 (en) * 2005-05-11 2014-12-02 Cree, Inc. Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
JP5351519B2 (ja) * 2005-12-27 2013-11-27 パワー・インテグレーションズ・インコーポレーテッド 高速回復整流器構造体の装置および方法
US7274083B1 (en) * 2006-05-02 2007-09-25 Semisouth Laboratories, Inc. Semiconductor device with surge current protection and method of making the same
JP2007324327A (ja) * 2006-05-31 2007-12-13 Sumitomo Electric Ind Ltd ショットキバリアダイオードおよびエピタキシャル基板
US7618866B2 (en) * 2006-06-09 2009-11-17 International Business Machines Corporation Structure and method to form multilayer embedded stressors
US20080142811A1 (en) * 2006-12-13 2008-06-19 General Electric Company MOSFET devices and methods of fabrication
US8164124B2 (en) * 2007-04-04 2012-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Photodiode with multi-epi films for image sensor
SE532625C2 (sv) * 2007-04-11 2010-03-09 Transic Ab Halvledarkomponent i kiselkarbid
JP4980126B2 (ja) * 2007-04-20 2012-07-18 株式会社日立製作所 フリーホイールダイオードとを有する回路装置
US8138033B2 (en) * 2007-05-09 2012-03-20 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
JP2009130266A (ja) * 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
US8076700B2 (en) * 2008-06-10 2011-12-13 The United States Of America As Represented By The Secretary Of The Navy P-N junction for use as an RF mixer from GHZ to THZ frequencies
US8120072B2 (en) * 2008-07-24 2012-02-21 Micron Technology, Inc. JFET devices with increased barrier height and methods of making same
US8232585B2 (en) 2008-07-24 2012-07-31 Micron Technology, Inc. JFET devices with PIN gate stacks
US7800196B2 (en) * 2008-09-30 2010-09-21 Northrop Grumman Systems Corporation Semiconductor structure with an electric field stop layer for improved edge termination capability
US8481372B2 (en) 2008-12-11 2013-07-09 Micron Technology, Inc. JFET device structures and methods for fabricating the same
US8278691B2 (en) 2008-12-11 2012-10-02 Micron Technology, Inc. Low power memory device with JFET device structures
CN102549759B (zh) * 2009-06-19 2015-01-21 Pi公司 具有分级掺杂区的垂直结型场效应晶体管和二极管及其制造方法
JP5149266B2 (ja) * 2009-12-18 2013-02-20 日本インター株式会社 ショットキーバリアダイオード
JP5430677B2 (ja) * 2010-01-08 2014-03-05 三菱電機株式会社 エピタキシャルウエハ及び半導体素子
JP4880052B2 (ja) * 2010-05-11 2012-02-22 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板及びその製造方法
US8421181B2 (en) 2010-07-21 2013-04-16 International Business Machines Corporation Schottky barrier diode with perimeter capacitance well junction
JPWO2012157679A1 (ja) * 2011-05-18 2014-07-31 ローム株式会社 半導体装置およびその製造方法
KR20130049919A (ko) 2011-11-07 2013-05-15 현대자동차주식회사 실리콘카바이드 쇼트키 배리어 다이오드 소자 및 이의 제조 방법
US9496344B2 (en) * 2012-03-30 2016-11-15 Mitsubishi Electric Corporation Semiconductor device including well regions with different impurity densities
US8969994B2 (en) 2012-08-14 2015-03-03 Avogy, Inc. Method of fabricating a gallium nitride merged P-i-N Schottky (MPS) diode by regrowth and etch back
US9318624B2 (en) * 2012-11-27 2016-04-19 Cree, Inc. Schottky structure employing central implants between junction barrier elements
CN104937699B (zh) * 2012-11-30 2018-12-18 Lg 伊诺特有限公司 外延晶片和使用其的开关元件及发光元件
CN104919571B (zh) * 2012-11-30 2018-01-23 Lg伊诺特有限公司 外延晶元，以及使用其的开关元件和发光元件
KR102119755B1 (ko) * 2012-11-30 2020-06-08 엘지이노텍 주식회사 에피택셜 웨이퍼 및 그 제조 방법
KR102128495B1 (ko) * 2013-05-21 2020-06-30 엘지이노텍 주식회사 에피택셜 웨이퍼
KR102098209B1 (ko) * 2013-02-05 2020-04-08 엘지이노텍 주식회사 에피택셜 웨이퍼 및 그 제조 방법
KR102131245B1 (ko) * 2013-06-28 2020-08-05 엘지이노텍 주식회사 에피택셜 웨이퍼
KR102053077B1 (ko) * 2012-11-30 2020-01-08 엘지이노텍 주식회사 에피택셜 웨이퍼 및 그 제조 방법
JP5755722B2 (ja) * 2013-12-27 2015-07-29 株式会社日立製作所 半導体装置
WO2015115202A1 (ja) * 2014-01-28 2015-08-06 三菱電機株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP2015149374A (ja) * 2014-02-06 2015-08-20 住友電気工業株式会社 ダイオード
JP2015149373A (ja) * 2014-02-06 2015-08-20 住友電気工業株式会社 ダイオード
JP6289952B2 (ja) * 2014-03-19 2018-03-07 株式会社東芝 ＳｉＣエピタキシャル基板の製造方法、半導体装置の製造方法
EP3038162B1 (en) * 2014-12-24 2019-09-04 ABB Schweiz AG Junction barrier Schottky rectifier
US9583482B2 (en) * 2015-02-11 2017-02-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
EP3180799B1 (en) * 2015-06-09 2018-12-26 ABB Schweiz AG Silicon carbide power semiconductor device comprising an edge termination and method for manufacturing said edge termination
US9368650B1 (en) 2015-07-16 2016-06-14 Hestia Power Inc. SiC junction barrier controlled schottky rectifier
US9899482B2 (en) * 2015-08-11 2018-02-20 Hrl Laboratories, Llc Tunnel barrier schottky
US20180019335A1 (en) * 2016-07-15 2018-01-18 Global Power Technologies Group, Inc. Graded and stepped epitaxy for constructing power circuits and devices
US11031238B2 (en) * 2017-02-20 2021-06-08 Hitachi Metals, Ltd. Silicon carbide stacked substrate and manufacturing method thereof
CN109004018A (zh) * 2018-07-23 2018-12-14 中国科学院半导体研究所 肖特基二极管及制备方法
JP7330489B2 (ja) * 2019-05-14 2023-08-22 共栄化学工業株式会社 皮膚外用剤
JP2020092282A (ja) * 2020-02-25 2020-06-11 ローム株式会社 ショットキーバリアダイオード
US20230049926A1 (en) 2021-08-13 2023-02-16 Semiconductor Components Industries, Llc Epitaxial field stop region for semiconductor devices
CN114883175B (zh) * 2022-02-22 2023-08-18 南京百识电子科技有限公司 碳化硅外延层的缺陷阻障结构及方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5737886A (en) * 1980-08-20 1982-03-02 Hitachi Ltd Semiconductor device
JPS5929469A (ja) * 1982-08-11 1984-02-16 Hitachi Ltd 半導体装置
JPH06314801A (ja) * 1993-03-05 1994-11-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH07115211A (ja) * 1993-10-19 1995-05-02 Hitachi Ltd ショットキ半導体装置
US5753938A (en) * 1996-08-08 1998-05-19 North Carolina State University Static-induction transistors having heterojunction gates and methods of forming same
JP2000133819A (ja) 1998-10-27 2000-05-12 Fuji Electric Co Ltd 炭化けい素ショットキーバリアダイオードおよびその製造方法
JP2002009303A (ja) * 2000-06-19 2002-01-11 Nippon Inter Electronics Corp 半導体装置
US6737731B1 (en) * 2000-06-26 2004-05-18 Fairchild Semiconductor Corporation Soft recovery power diode
US6573128B1 (en) * 2000-11-28 2003-06-03 Cree, Inc. Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same
US7132701B1 (en) * 2001-07-27 2006-11-07 Fairchild Semiconductor Corporation Contact method for thin silicon carbide epitaxial layer and semiconductor devices formed by those methods
FR2832547A1 (fr) * 2001-11-21 2003-05-23 St Microelectronics Sa Procede de realisation d'une diode schottky sur substrat de carbure de silicium
US6955978B1 (en) * 2001-12-20 2005-10-18 Fairchild Semiconductor Corporation Uniform contact

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456748A (zh) * 2010-10-22 2012-05-16 上海芯石微电子有限公司 一种肖特基二极管及其制造方法
CN102456570A (zh) * 2010-10-22 2012-05-16 上海芯石微电子有限公司 一种肖特基二极管的制造方法
CN102569421A (zh) * 2010-12-17 2012-07-11 浙江大学 新型碳化硅肖特基二极管
CN102569421B (zh) * 2010-12-17 2015-06-17 浙江大学 新型碳化硅肖特基二极管
CN102496572A (zh) * 2011-12-29 2012-06-13 江苏宏微科技有限公司 快恢复外延型二极管及其制备方法
CN106158982A (zh) * 2015-04-08 2016-11-23 瀚薪科技股份有限公司 碳化硅接面能障萧特基整流器
CN106158982B (zh) * 2015-04-08 2019-02-05 瀚薪科技股份有限公司 碳化硅接面能障萧特基整流器
CN108565294A (zh) * 2017-11-20 2018-09-21 中国电子科技集团公司第五十五研究所 一种外延层变掺杂浓度的碳化硅二极管及其制备方法
CN108565294B (zh) * 2017-11-20 2021-01-19 中国电子科技集团公司第五十五研究所 一种外延层变掺杂浓度的碳化硅二极管及其制备方法
CN109713046A (zh) * 2018-12-21 2019-05-03 福建安特微电子有限公司 一种沟槽肖特基二极管及其制造方法
CN112185816A (zh) * 2020-08-14 2021-01-05 江苏东海半导体科技有限公司 一种高能效屏蔽栅沟槽mosfet及其制造方法
CN112185816B (zh) * 2020-08-14 2022-04-08 江苏东海半导体股份有限公司 一种高能效屏蔽栅沟槽mosfet及其制造方法

Also Published As

Publication number Publication date
TW200620651A (en) 2006-06-16
JP2008507139A (ja) 2008-03-06
KR20070035078A (ko) 2007-03-29
EP1779430A2 (en) 2007-05-02
US20060022292A1 (en) 2006-02-02
KR101234980B1 (ko) 2013-02-20
WO2006019898A2 (en) 2006-02-23
US7468314B2 (en) 2008-12-23
EP1779430A4 (en) 2013-05-01
US20070015308A1 (en) 2007-01-18
US7199442B2 (en) 2007-04-03
WO2006019898A3 (en) 2007-01-04
CN101015059B (zh) 2010-09-22
JP5362216B2 (ja) 2013-12-11

Similar Documents

Publication Publication Date Title
CN101015059B (zh) 减小电容和开关损失的肖特基二极管结构及其制造方法
US6242784B1 (en) Edge termination for silicon power devices
EP2710635B1 (en) Sic devices with high blocking voltage terminated by a negative bevel
CN1960001B (zh) 半导体器件及其制造方法
US20120256192A1 (en) Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
CN107845683A (zh) 半导体装置
WO1997043789A1 (en) Schottky barrier rectifiers and methods of forming same
CN102569354A (zh) 绝缘栅型双极晶体管及其制造方法
WO2007084282A1 (en) Edge termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
US20080142811A1 (en) MOSFET devices and methods of fabrication
US20140147997A1 (en) Semiconductor device and method for manufacturing the same
CN103904131B (zh) 肖特基势垒二极管及其制造方法
Renz et al. The optimization of 3.3 kV 4H-SiC JBS diodes
US8723218B2 (en) Silicon carbide rectifier
WO2018165174A1 (en) Super junction mos bipolar transistor and process of manufacture
EP1225639A1 (en) Silicon Schottky barrier diode
Rochefort et al. A scalable trench etch based process for high voltage vertical RESURF MOSFETs
Rochefort et al. Vertical RESURF diodes manufactured by deep-trench etch and vapor-phase doping
Miura et al. Fabrication of SiC lateral super junction diodes with multiple stacking p-and n-layers
WO2023219792A1 (en) Vertical power devices having mesas and etched trenches therebetween
WO2000075966A2 (en) Dual epitaxial layer for high voltage vertical conduction power mosfet devices
CN111508955A (zh) 高反向耐压的氮化镓整流器及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP02 Change in the address of a patent holder

Address after: Arizona, USA

Patentee after: Ficho Semiconductor Co.

Address before: Maine

Patentee before: Ficho Semiconductor Co.

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100922

Termination date: 20210714

CF01 Termination of patent right due to non-payment of annual fee