JP5351519B2 - 高速回復整流器構造体の装置および方法 - Google Patents

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Description

関連出願の相互参照
関連出願の相互参照
本出願は２００５年１２月２７日に出願されるとともに本発明の譲受人に譲受された"Fast Recovery Rectifier Structure"と題された同時係属仮特許出願第６０／７５４，５５０号の優先権を主張するものであり、その全体を本明細書に引用して援用する。
本出願は２００４年６月１５日に出願された"Schottky Barrier Rectifier and Method of Manufacturing the Same"と題された同時係属、同一出願人が所有する米国特許出願第１０／８６９，７１８号に関連するものであり、その全体を本明細書に引用して援用する。
本出願は２００５年１２月２７日に出願された"Ultrafast Recovery Diode"と題された同時係属、同一出願人が所有する米国特許出願第１１／３２０，３１３号に関連するものであり、その全体を本明細書に引用して援用する。
発明の背景
発明の分野
本発明の実施形態は整流器の分野に関する。特に本発明の実施形態は概して高速回復整流器構造体に関する。
関連技術
スイッチング電源の効率における重要な要因はそのような回路で用いられるダイオードの性能である。特にそのようなダイオードの逆回復は、そのような電源のトランジスタスイッチのターンオン・ロスを低減することができる。例えば逆回復電流過渡がスイッチのターンオン時に電流の付加成分として出現し、スイッチのターンオン・ロスはそのような逆回復成分がない場合より大幅に高いという結果になる。その結果逆回復電荷（Ｑｒｒ）を低減することがスイッチング電源の効率の改善に重要である。
しかし残念なことに逆回復が急過ぎる場合には電流および電圧は不要な振動を起こす。このような振動は例えば低効率電源動作、有害な雑音出力（例えば電源リップルおよび／または電磁干渉）、および／または非常に高く且つ場合によっては有害な電圧スパイクをもたらす恐れがある。
発明の要約
そのためソフトリカバリ特性を維持する逆回復電荷が低減した高速回復整流器構造体が非常に望まれている。さらなる要求はより小型形状用のトレンチを用いて形成された高速回復整流器構造体で、上記の要求を満たすことである。さらに他の要求はこれが従来の半導体製造プロセスおよび機器と適合し且つ相補的であるように、上記の要求を満たすことである。
従って本発明の様々な実施形態は高速回復整流器構造体の装置および方法を開示する。本発明の実施形態はソフトリカバリ特性を維持しつつ逆回復電荷を低減することができる。また本発明の実施形態はＪＦＥＴチャネル領域と直列のショットキーダイオード領域、または組み合わせＰｉＮショットキー（ＭＰＳ）ダイオード構造体の作製を含む、シリコンベースの高速回復整流器構造体を開示する。例えば一実施形態においてＭＰＳダイオード構造体は、より小さい形状のためより高いショットキー対ＰｉＮ比と、順方向導通中のホール注入の寄与を低減するウェル領域間のＮドーピングのためチャネル抵抗の低減とを可能にする。
具体的には整流器構造体は第１のドーパント型の基板を含む。第１のドーパント型が低濃度にドープされた第１のエピタキシャル層が基板に結合されている。第１の金属層が第１のエピタキシャル層に隣接して結合されている。複数のトレンチが第１のエピタキシャル層内に窪み、複数のトレンチの各々が金属層に結合されている。装置はまた各々第２のドーパント型がドープされた複数のウェルを含み、その各々が互いに離間されるとともに、その各々が複数のトレンチ内の対応するトレンチの下に当該トレンチに隣接して形成されている。対応するウェルが対応するトレンチから電気的に絶縁されるように、複数の酸化物層が各々対応するトレンチの壁および底部上に形成されている。第１のドーパント型がドープされた複数のチャネル領域が、複数のウェルからの２つの対応するウェル間の第１のエピタキシャル層内に形成されるとともに、複数のチャネル領域の各々が第１のエピタキシャル層より高濃度に第１のドーパント型がドープされている。
本発明の実施形態は高速回復整流器構造体の作製方法も記載する。この方法は第１のドーパント型がドープされた第２のエピタキシャル層を基板上に堆積するステップを含む。基板は第１のドーパント型が高濃度にドープされている。つまり基板は第２のエピタキシャル層より高濃度にドープされている。また方法は第１のドーパント型が低濃度にドープされた第１のエピタキシャル層を、第２のエピタキシャル層上に堆積するステップを含む。第２のエピタキシャル層は第１のエピタキシャル層より高濃度にドープされている。複数のトレンチを第１のエピタキシャル層内にエッチングする。複数の酸化物、ゲート規定スペーサを複数のトレンチの各々の壁および底部上に形成する。複数のウェルに複数のトレンチの各々の底部付近で注入する。複数のウェルの各々は第２のドーパント型がドープされるとともに互いに離間される。つまり複数のウェルの各々は対応するトレンチから電気的に絶縁される。第１の金属層をエピタキシャル層上に堆積する。
発明の詳細な説明
ここで本発明の好適な実施形態、高速回復整流器構造体および構造体の作製方法を詳細に参照して、それらの例を添付の図面で説明する。好適な実施形態に関連して本発明を説明するが、本発明をこれらの実施形態に限定しようとするものではないことは理解されよう。反対に本発明は添付の特許請求の範囲に規定された本発明の要旨と範囲とにある変更例、同等物および代替例をすべて網羅しようとするものである。
さらにまた本発明の以下の詳細な説明において多数の特定の詳細が本発明の完全な理解を提供するために記載されている。しかし当業者には本発明がこれらの特定な詳細なしに実施され得ることは理解されよう。他の例において周知の方法、手順、構成要素および回路は、本発明の態様を不明瞭にしないように詳細には説明していない。
明瞭化および理解のため本発明の実施形態を、ｎ型基板内にｐウェルを有する整流器として説明する。しかし本発明の他の実施形態が、本明細書に示したものとは反対の極性の材料を利用する構成、例えばｐ基板内にｎウェルを有する整流器に良好に適することは理解されよう。このような代替実施形態は本発明の範囲内にあるものと考える。
図１は本発明の一実施形態による高速回復整流装置１００の側面断面図である。図１に示すように整流装置１００は半導体基板内で繰り返すことにより、１つまたは複数の整流装置１００を完成させることができる。整流器は第１の金属層１９０と第２の金属層１１０とを含む。例えば第１の金属層１９０はアノードとして作用するとともに、第２の金属層１１０はカソードとして作用する。図１に記載される整流器構造は、１５０〜１２００ボルトの定格降伏電圧を有する装置を作製可能である。
整流装置１００は第１のドーパント型がドープされた高濃度ドープ基板１２０を含む。一実施形態では図１に示すように、第１のドーパント型はｎ型ドーパントである。そのようなものとして基板１２０はｎ＋濃度にドープされている。
一実施形態において第２の金属層は基板１２０に隣接して配置されている。つまり整流器１００のカソード金属被覆は、図１に示すようにｎ＋基板に結合されている。
ｎ＋基板１２０の上に配置されているのは、エピタキシャルに堆積されるとともにｎ型などの第１のドーパント型で低濃度ドープされた、第１のエピタキシャル層１４０である。つまりｎ−第１エピタキシャル層またはｎ−ドリフト領域のドーパント濃度は、ｎ＋基板１２０のドーパント濃度より低い。加えて一実施形態では第１のエピタキシャル層１４０は基板に結合されている。
一実施形態において第１の金属層１９０は、第１のエピタキシャル層１４０に隣接して配置されている。いくつか実施形態において第１の金属層は通例アルミニウムを備えるとともに、さらに約１パーセントのシリコンを備え得る。つまり一実施形態では第１の金属層１９０はシリコンがドープされた単一のアルミニウム層を備える。他の実施形態では第１の金属層１９０はシリコンがドープされた複合アルミニウム層を備える。
ｎ＋基板１２０と第１のエピタキシャル層１４０との間に配置されているのは、ｎ型などの第１のドーパントタイプがドープされた第２のエピタキシャル層１３０である。ｎ型第２のエピタキシャル層１３０のドーパント濃度は、ｎ＋基板１２０のドーパント濃度より低い。またｎ型第２のエピタキシャル層１３０のドーパント濃度は、ｎ−第１のエピタキシャル層１４０のドーパント濃度より高い。
整流器１００の二重エピタキシャル層構造において、第２のエピタキシャル層１３０は空乏層ストップとして作用する。つまり第２のエピタキシャル層１３０において、ｎ＋基板１２０に到達する前に電界を０にまで低減することができる。その結果第２のエピタキシャル層１３０の追加により、第１のエピタキシャル層１４０を薄くすることができる。
整流器構造体１００は複数のトレンチ１７５を含み、その各々は第１のエピタキシャル層１４０内に窪んでいる。加えて複数のトレンチ１７５の各々は、第１の金属層１９０に電気的に結合されている（図示せず）。一実施形態において複数のトレンチの各々は非ドープシリコンまたは非ドープポリシリコンで充填されている。
一実施形態においてトレンチ１７５は、一例として約３００〜７００ナノメートルという深さ寸法を有する。加えてトレンチ１７５は、一例として約０．４〜０．５μｍという幅を有する。本発明による実施形態は他の寸法に適していることは理解されよう。
複数のトレンチ１７５の底部にあるのは複数のウェル１６０である。すなわち複数のトレンチ１７５の各々の底部にはシャローウェル１６０がある。このようなものとして複数のウェル１６０の各々は、複数のトレンチ１７５のうちの対応するトレンチ１７５の下に隣接して形成されている。複数のウェルの各々はｐ型ドーパントなどの第２のドーパント型がドープされている。図１に示すように複数のｐウェル１６０の各々は互いに離間されている。
一実施形態においてｐウェル１６０はボロン原子がドープされている。例えばこの領域におけるボロンの濃度は１立方センチメートル当たり約１×１０１８原子である。さらに他の実施形態においてｐウェルの接合深さはおよそ０．２〜０．３μｍである。またｐウェル窓の寸法はおよそ１５０〜２００ナノメートルである。
本発明の一実施形態において、整流器構造体１００の逆回復中にキャリアが再結合する時間を低減するために、少数キャリア寿命キリング技術が実施される。
また図１に示すように整流器１００は複数の酸化物層１７０を含む。複数の酸化物層１７０の各々は対応するトレンチの壁および底部上に形成されている。一実施形態では例えばトレンチ１７５の各々は二酸化シリコン１７０の絶縁膜で覆われている。一実施形態ではトレンチ１７５の残りの部分は非ドープポリシリコンで充填されている。
このようなものとしてウェル１６０の各々は、酸化物層１７０によって対応するトレンチ１７５から電気的に絶縁されている。つまり第１の金属層１９０は非ドープポリシリコン充填トレンチ１７５に電気的に結合されている。しかし第１の金属層１９０はトレンチ領域１７５を介してｐウェル１６０に電気的に結合されてはいない。つまりトレンチ１７５の底および縦側の絶縁二酸化シリコン層１７０は、トレンチ１７５により第１の金属層１９０からｐウェル１６０を電気的に絶縁する作用をする。しかしウェル１６０は、図２および３に後述する遠隔に位置するコンタクト領域（図示せず）を介して第１の金属層１９０に電気的に結合されている。
図１に示すように複数のチャネル領域１５０がウェル１６０の各々間に形成されている。つまりウェル１６０間の領域は第１のドーパント型（例えばｎ型ドーパント）がドープされているとともに、第１のエピタキシャル層１４０内に形成されている。つまり各チャネル領域１５０は２つの対応するウェル１６０間に位置する。チャネル領域１５０のドーパント濃度は第１のエピタキシャル層１４０のドーパント濃度より高い。
本発明の実施形態によればｐウェル１６０間の領域１５０はｎ型ドーピングを備え、「ｎチャネルエンハンスメント」層１５０と称される。ｎチャネルエンハンスメント１５０は、１立方センチメートル当たり約１．０×１０１５〜２．０×１０１６原子というという例示的ドーピングを備える。一実施形態においてチャネル領域１５０はリンがドープされている。このようなドーピングレベルは一般にｎ−第１エピタキシャル層１４０のドーピングレベルを超えていることは理解されよう。
整流器構造体１００は複数のウェル１６０の表面の各々上に配置された導電性チタンシリサイド（ＴｉＳｉ２）層１６５も含む。例えばチタンシリサイド層１６５はｐウェル１６０の表面に作製されてｐウェル１６０の水平抵抗を低減する。
ショットキー障壁金属１８０が第１の金属層１９０の下に配置されて整流器１００内に示されている。ショットキー障壁金属１８０は第１の金属層１９０と、第１のエピタキシャル層１４０と、トレンチ１７５とを離間する。ショットキー障壁金属１８０は第１のエピタキシャル層１４０、酸化物層１７０およびトレンチ１７５内のポリシリコン領域と密着したモリブデン、タングステンまたはプラチナなどの障壁金属を備える。
ショットキー障壁１８５はアノード金属１９０と、ｎ−第１エピタキシャル層１４０のメサ領域のｎ−エピタキシャル層１４０との間に形成されている。ｎ−第１エピタキシャル層１４０のメサ領域はトレンチ１７５間に形成されている。一実施形態においてメサ領域はおよそ０．４５〜０．６５μｍの寸法を有する。加えてショットキー障壁１８５は、例えばｎ−エピタキシャル層に隣接配置されたアルミニウム（例えばｎ−エピタキシャル層１４０に隣接配置されたアルミニウムを備えるアノード金属１９０）の固有の特性により形成され得る。
逆バイアス状態ではショットキーダイオードは一般にリークしやすいことは理解されよう。しかし本発明の実施形態によれば逆バイアスでｐウェル１６０はピンチオフし（例えば空乏領域がｐウェル１６０間に生じ）、これにより整流器１００に対する所望の降伏電圧と低リークが確保される。有利なことには整流器構造体１００のｎチャネル特性により逆回復が改善する。このような逆回復改善の一メカニズムはｐウェル１６０からの少数キャリア注入の抑制による。
本発明の一実施形態によれば、整流器１００は各々が接合型電界効果トランジスタ（ＪＦＥＴ）チャネルおよびＰ真性Ｎ（ＰｉＮ）ダイオードのベース領域と直列である１つまたは複数のショットキーダイオードを備えるものと理解される。つまりｐウェル１６０、ｎ−第１エピタキシャル層１４０、およびｎ＋基板がＰｉＮダイオードを形成するとともに、各ＰｉＮダイオード間にはショットキーダイオードがある。ＰｉＮダイオードはＪＦＥＴのゲートからの少数キャリアの注入により導電的に調節される。
整流器構造体１００は比較的精密なプロセス形状を用いて構成される。好適な実施形態において整流器構造体１００は、１以上の比率のショットキー障壁１８５対ＰｉＮ領域の寸法を示す。特に整流器構造体１００に対して前述した形状は、およそ０．４５〜０．６５μｍのｎ−メサ領域、およそ０．４〜０．５μｍのトレンチ幅領域、およそ３００〜７００ｎｍのトレンチ深さ、およそ１５０〜２００ｎｍのｐウェル窓の寸法、およびおよそ０．２〜０．３μｍのｐウェル深さを含む。これらの形状は１を超えるショットキー対ＰｉＮ比を生じる。
整流器１００の高いショットキー対ＰｉＮ比およびｎチャネル領域１５０のため、整流器１００は逆回復特性の向上を示す。一実施形態においてショットキー比はｐウェル１６０の幅に対するショットキー障壁１８５の寸法比である。
加えて一実施形態において精密なプロセス形状の構成はトレンチの下に配置されたｐウェル１６０のドーピングを行うが、それは大きいプロセス形状に対応する大きいトレンチの下方のｐウェルのドーピングと比べると大幅に容易である。
ここで整流器構造体１００を機能的に説明する。ＪＦＥＴチャネルは複数のｐウェル１６０間に生じる。順方向バイアス状態では、ｐウェルはＪＦＥＴチャネルにホールを注入する。これらの追加ホールはＪＦＥＴチャネルの抵抗を低減し、整流器構造体１００のショットキー領域内の順方向導通を向上させる。ショットキー障壁１８５とｎ−エピタキシ１４０との間のショットキーダイオードは、対応するＰｉＮダイオードと比べて、約０．３ボルトの低い順方向降下を有するものとして特徴付けられる。ＪＦＥＴチャネルの電圧降下がおよそ０．６ボルトに達すると、ｐウェルはホールを注入し始める。
金属／半導体接合を有するショットキーダイオードは整流挙動を示す（例えば電流が一方の極性で他方の極性より容易に構造体を通過する）。本実施形態のショットキーダイオードを高周波数および高速切替用途で用いることができる。ショットキーダイオードは多数のキャリアで動作する。金属領域は高密度に伝導帯電子が占めているとともに、ｎ型半導体領域は低濃度ドープされている。
ｎチャネルエンハンスメント領域１５０はＪＦＥＴチャネルの抵抗を低減することにより、ｐウェル１６０の順方向バイアス状態の開始を遅延させる。このような場合電流の大部分はＪＦＥＴチャネルを流れる。少数キャリアが少なければ少数キャリアの密度が低下し、逆回復装置性能の有益な改善を生じる。
逆バイアス状態において空乏層がｐウェル１６０の周囲に生じる。最終的にはこれらの空乏領域が互いに重複してＪＦＥＴチャネルの「ピンチオフ」をもたらす。
有利なことには本発明による実施形態の特徴は大部分、ドーピングプロセスよりも装置形状により制御される。一般にドーピングプロセスがドーパント密度の様々な分布を生じる一方で、形状プロセスは概してより精密である。
本発明による実施形態が例えば少数キャリア寿命低減、例えば電子線照射、アルゴン、ヘリウムまたは水素注入、もしくは重金属、例えばプラチナまたは金を単体でまたは様々な組み合わせでの拡散を始めとする様々な周知の技術により性能調整によく適していることは理解されよう。
本発明の他の実施形態によれば超高速ダイオードが本明細書に記載されている。超高速ダイオードは基板を備える。基板は第１のドーパント型、例えばｎ型ドーパントがドープされている。超高速ダイオード１００は、基板に結合された第１のドーパント型で低濃度ドープされた第１のエピタキシャル層を含む。第１の金属層は第１のエピタキシャル層に隣接して配置されている。第１のトレンチは第１のエピタキシャル層内に窪んでいるとともに金属層に結合されている。第１のウェルは第１のトレンチの下に且つ隣接して形成されている。第１のウェルは第２のドーパント型、例えばｐ型ドーパントがドープされている。
加えて第２のトレンチが第１のエピタキシャル層内に窪んでいるとともに金属層に結合されている。第２のウェルは第２のトレンチの下に且つ隣接して形成されている。第２のウェルは第２のドーパント型、例えばｐ型ドーパントがドープされている。
チャネル領域は第１のエピタキシャル層内に形成されているとともに第１のｐウェルと第２のｐウェルとの間に位置している。チャネル領域は第１のエピタキシャル層より高濃度に第１のドーパントがドープされている。
加えて第１のウェルが第１のトレンチから電気的に絶縁されるように、第１の酸化物層が第１のトレンチの壁および底部に形成されている。また第２のウェルが第２のトレンチから電気的に絶縁されるように、第２の酸化物層が第２のトレンチの壁および底部上に形成されている。
図２は本発明の一実施形態による、トレンチプラグ領域を通るｐウェル１６０の中央平面に沿った超高速回復整流器構造体２００の断面である。他の実施形態では整流器構造体２００は図１の整流器１００を表わす。例えば図２は図１のＡ−Ａ線に沿った整流器構造体１００の断面を表わす。
図２に示すように超高速整流器構造体２００は、金属層（例えばカソードコンタクト）上に配置されたｎ＋基板２２０を備える。超高速整流器構造体２００はｎ型ドーパントがドープされた第１のエピタキシャル層２３０を含む。第１のエピタキシャル層２３０は空乏層ストップとして作用するとともに基板２２０に隣接している。整流器構造体２００は第１のエピタキシャル層２３０の上に配置された第２のエピタキシャル層２４０も含む。
図２に示すようにトレンチプラグ領域の断面が示されている。トレンチプラグは図１のトレンチ領域１７５に対応する。例えばトレンチプラグ領域はチタンシリサイド層２６５を含む。酸化物層２７０がトレンチの底部および壁上に配置されている。トレンチは非ドープポリシリコン２７５で充填されている。またトレンチプラグ領域はトレンチフィル２７５とアノード金属層２１５との間に配置された障壁金属２８０を含む。
また図２に示されているようにｐウェル２６０はトレンチプラグ領域の底部に配置されている。図示のようにｐウェル２６０はトレンチ領域２７５から電気的に絶縁され、それに対応してトレンチプラグ領域によりアノード金属層２１５から電気的に絶縁されている。
ｐウェル領域２６０はコンタクト３１０を介してアノード金属化２１５に電気的に結合されている。つまりｐウェル２６０とアノード金属層２１５との間にトレンチプラグ領域を介してコンタクトを形成する代わりに、本発明の実施形態はトレンチプラグ領域から離れて位置するコンタクト領域３１０を提供して、ｐウェル２６０とアノード金属層２１５との間の電気結合を容易にする。図３に示すようにコンタクト３１０は装置の空間的に作製された領域に作製される。
図３は本発明の一実施形態による超高速回復整流器構造体３００の平面図である。一実施形態において図３は、金属層（図示せず）の下方の構成要素を露出する図１の整流器構造体１００のトップダウン図を表わす。また他の実施形態において図３は図２の整流器構造体２００を表わす。
図３に示すように整流器構造体３００は複数のトレンチ３７５を含む。複数のショットキーダイオード３９５が複数のトレンチ間に配置されている。複数のｐウェルが複数のトレンチ３７５の下方に配置されている。
図３に示すように複数の遠隔配置コンタクト領域３１０も示されている。コンタクト領域３１０は整流器構造体３００のトレンチプラグ領域から離れて位置している。つまりｐウェルはトレンチプラグを介してアノード金属層（図示せず）から電気的に絶縁されている。
複数のコンタクト領域３１０の各々は複数のｐウェルとアノード金属層（図示せず）とを電気的に結合する。このようにｐウェルはコンタクト領域３１０を介してアノード金属層に電気的に結合されている。
図４は本発明の一実施形態による、１以上のショットキー対ＰｉＮ比を有する超高速回復整流器構造体の作製方法のステップを説明するフローチャートである。図４に示すように作製プロセスは洗浄、堆積、ドーピング、エッチング等などの、半導体基板に対する様々な初期プロセスで始まり得る。半導体基板は第１の濃度の第１の型のドーパントを含み得る。例えば本発明の実施形態で基板はリンまたは砒素で高濃度ドープされたシリコン、またはボロンで高濃度ドープされたシリコンを備え得る。
４１０で本実施形態は基板上に随意のエピタキシャル層、第２のエピタキシャル層を堆積する。第２のエピタキシャル層は第１のドーパント型がドープされている。第２のエピタキシャル層は空乏層ストップとして作用する。このようなものとして基板には第２のエピタキシャル層より高濃度に第１のドーパントがドープされている。
４２０で本実施形態は随意の第２のエピタキシャル上に、他のエピタキシャル層、第１のエピタキシャル層を堆積する。第１のエピタキシャル層は第１のドーパント型で低濃度にドープされている。第２のエピタキシャル層は第１のエピタキシャル層より高濃度にドープされている。
一実施形態において第１のエピタキシャル層は、堆積中にドーパントをエピタキシャル室内に導入することによりドープされる。例えばエピタキシャル堆積第１層は、リンまたは砒素（Ｎ）が適度にドープされたシリコンであってもよい。第１のエピタキシャル層も堆積後に随意の高エネルギー注入および熱アニールプロセスによりドープされてもよい。この場合エピタキシャル堆積半導体層はボロンで適度にドープされたシリコンでもよい。
４３０で本実施形態は複数のトレンチを第１のエピタキシャル層内にエッチングする。トレンチは実質的に平行且つ直線である。トレンチ間の間隔およびトレンチの深さを、ショットキー障壁対ＰｉＮ比が１以上になるように選択することにより、逆バイアスで整流器の回復特性を増加させる。
４４０で本実施形態は複数のトレンチの各々の壁および底部上に配置された複数の酸化物層を形成する。このようなものとしてトレンチフィルは、酸化物層のためトレンチ底部の下方の領域から絶縁されている。
４５０で本実施形態は複数のトレンチの各々の底部付近で複数のウェルに各々第２のドーパント型を注入する。一実施形態において複数のウェルの各々は互いに離間されており、複数のウェルの各々は前述した酸化物層によって対応するトレンチから電気的に絶縁される。複数のウェルは一例として制御ゲート領域のグリッドを形成する。ウェルは任意の周知の高エネルギー注入プロセスにより注入され得る。一実施形態においてドーパントは熱サイクル（例えば急速熱アニール）により所望の深さまで送られ得る。
加えて本実施形態は複数のウェルと第１の金属層とを電気的に結合する複数の遠隔に位置するコンタクト領域を形成する。
一実施形態においてウェル間の複数のチャネル領域は第１のドーパント型が注入されてエンハンストチャネル領域を形成する。つまり複数のウェル間に規定される複数のチャネル領域内の第１の半導体層の領域には第１のドーパントが注入される。このようなものとして複数のチャネル領域は第１のエピタキシャル層より高濃度にドープされる。
４６０で本実施形態は第１のエピタキシャル層上に第１の金属層を堆積する。例えば第１の金属層はアノード金属層である。
また他の実施形態では、ショットキー障壁が第１の金属層と第１のエピタキシャル層とを離間するように、ショットキー障壁金属が第１の金属層の下に堆積される。具体的には前述したチャネル領域の上方でショットキー障壁金属と第１のエピタキシャル層との間にショットキー障壁ダイオードが形成される。
図５は本発明の実施形態による例示的電流対時間回復特性５００を図示する。回復特性５１０は従来技術で既知であるような例示的６００ボルト超高速ダイオードの逆回復特性を表わす。この回復特性が約３アンペアの最大逆電流と約３×１０秒の持続時間とを備えることは理解されよう。
回復特性５２０は本発明の実施形態による例示的６００ボルトダイオードの逆回復特性を表わす。このダイオードの回復特性が従来のダイオードの特性５１０より大幅に少ない電流を備えることは理解されよう。回復特性５２０は約１．３アンペアの最大逆電流を示す。回復持続時間が特性５１０のものより若干長く、例えば約４．５×１０８秒であることは有益である。
回復特性５３０は本発明の実施形態による第２の例示的６００ボルトダイオードの逆回復特性を表わす。このダイオードの回復特性が、従来のダイオードの特性５１０より大幅に少ない電流を備えることは理解されよう。回復特性５２０は約０．８アンペアという最大逆電流を示す。回復持続時間が特性５１０のものより若干長く、例えば約４．５×１０８秒であることは有益である。
従って本発明の様々な実施形態は高速回復整流器構造体の装置および方法を開示する。本発明の実施形態はソフトリカバリ特性を維持しつつ逆回復電荷を低減することができる。また本発明の実施形態はＪＦＥＴチャネル領域と直列のショットキーダイオード領域、または組み合わせＰｉＮショットキー（ＭＰＳ）ダイオード構造体の作製を含む、シリコンベースの高速回復ダイオードを開示する。例えば一実施形態においてＭＰＳダイオード構造体は、より小さい形状のためより高いショットキー対ＰｉＮ比と、順方向導通中のホール注入の寄与を低減するウェル領域間のＮドーピングのためチャネル抵抗の低減とを可能にする。
フロ−チャート４００に図示された実施形態の方法はステップの特定の順番と量とを示しているが、本発明は代替実施形態に適している。例えばこの方法のために設けられたステップのすべてが本発明に必要ではない。さらにまたさらなるステップを本実施形態に提示されたステップに追加することができる。同様に用途に応じてステップの順番を変更することができる。
本発明の実施形態、およそ１以上のショットキー対ＰｉＮ比を有する高速回復整流器構造体およびその作製方法が記載されている。本発明を特定の実施形態で説明したが、本発明がこのような実施形態により限定されるものと理解されるべきではなく、以下の特許請求の範囲により理解されるべきであることは理解できよう。
本発明の一実施形態による超高速回復ダイオードの側面断面図を図示する。 本発明の一実施形態による、ｐウェルの中央平面に沿った図１の超高速回復ダイオードの断面である。 本発明の一実施形態による超高速回復ダイオードの平面図である。 本発明の一実施形態による、１を超えるショットキー対ＰｉＮ比を有する超高速回復ダイオードの作製方法のステップを説明するフローチャートである。 本発明の一実施形態による、例示的電流対時間回復特性を図示するチャートである。

Claims (15)

  1. 第１のドーパント型がドープされた基板と、
    前記基板に結合された前記第１のドーパント型がドープされた第１のエピタキシャル層と、
    前記第１のエピタキシャル層に隣接する第１の金属層と、
    前記第１のエピタキシャル層内に窪み、各々が前記金属層に結合された導電性材料を有する複数のトレンチと、
    各々互いに離間されるとともに、各々前記複数のトレンチのうちの対応するトレンチの下に形成された、各々第２のドーパント型がドープされた複数のウェルと、
    前記複数のウェルの各々と前記対応するトレンチとの間に配置された導電層と、
    対応するウェルが前記対応するトレンチ内の前記導電性材料から電気的に絶縁されるように、各々対応するトレンチの壁および底部上に形成された、複数の酸化物層と、
    前記第１のエピタキシャル層内に形成された前記第１のドーパント型がドープされ、各々前記複数のウェルからの２つの対応するウェル間に位置するとともに、各々前記第１のエピタキシャル層より高濃度に前記第１のドーパント型にドープされた複数のチャネル領域と、
    ショットキー障壁が前記第１の金属層と前記第１のエピタキシャル層とを離間するように、前記第１の金属層の下に配置されたショットキー障壁と、
    を備える整流装置。
  2. 前記基板と前記第１のエピタキシャル層との間に位置する第２のエピタキシャル層をさらに備え、
    前記第２のエピタキシャル層は、前記基板より低濃度にドープされているとともに、前記第１のエピタキシャル層より高濃度にドープされている、請求項１に記載の整流装置。
  3. 複数のＰｉＮ領域をさらに備え、
    前記複数のＰｉＮ領域の各々に対する前記ショットキー障壁の領域の比がおよそ１以上である、請求項３に記載の整流装置。
  4. 前記複数のトレンチの各々が非ドープシリコンを備える、請求項１に記載の整流装置。
  5. 前記第１のドーパント型はｎ型ドーパントである、請求項１に記載の整流装置。
  6. 前記複数のウェルおよび前記第１の金属層に結合され、かつ、複数のトレンチプラグ領域から遠隔に位置する複数のコンタクト領域をさらに備え、前記複数のトレンチプラグ領域は前記複数のウェルの間にあり、前記遠隔に位置するコンタクト領域の各々が、前記複数のウェルの各一部と前記第１の金属層とを結合するように構成された、請求項１に記載の整流装置。
  7. 第１のドーパント型がドープされた基板と、
    前記基板に結合され前記第１のドーパント型が低濃度ドープされた第１のエピタキシャル層と、
    前記第１のエピタキシャル層に隣接する第１の金属層と、
    前記第１のエピタキシャル層内に窪み、前記金属層に結合された導電性材料を有する第１のトレンチと、
    前記第１のトレンチの下に形成され、第２のドーパント型がドープされた第１のウェルと、
    前記第１のエピタキシャル層内に窪み、前記金属層に結合された導電性材料を有する第２のトレンチと、
    前記第２のトレンチの下に形成され、第２のドーパント型がドープされた第２のウェルと、
    前記第１および第２のウェルの各々と前記対応するトレンチとの間に配置された導電層と、
    前記第１のエピタキシャル層内に形成されるとともに前記第１のウェルと前記第２のウェルとの間に位置する、前記第１のエピタキシャル層より高濃度に前記第１のドーパント型がドープされたチャネル領域と、
    前記第１の金属層と前記第１の半導体層との間に位置するショットキー障壁と、
    を備える超高速ダイオード。
  8. 前記第１のウェルが前記第１のトレンチ内の前記第１の導電性材料から電気的に絶縁されるように、前記第１のトレンチの壁および底部上に形成された第１の酸化物層と、
    前記第２のウェルが前記第２のトレンチ内の前記第２の導電性材料から電気的に絶縁されるように、前記第２のトレンチの壁および底部上に形成された第２の酸化物層と
    をさらに備える、請求項７に記載の超高速ダイオード。
  9. 前記基板に隣接する第２の金属層をさらに備える、請求項７に記載の超高速ダイオード。
  10. 前記第１のドーパント型がｎ型ドーパントを備える、請求項７に記載の超高速ダイオード。
  11. 前記基板と前記第１のエピタキシャル層との間に位置する前記第１のドーパント型の第２のエピタキシャル層をさらに備え、
    前記基板が前記第２のエピタキシャル層より高濃度にドープされ、前記第２のエピタキシャル層が前記第１のエピタキシャル層より高濃度にドープされているとともに、前記基板は前記第１のドーパント型がドープされている、請求項７に記載の超高速ダイオード。
  12. 前記第１のウェルに結合され、かつ、複数のトレンチプラグ領域から遠隔に位置する少なくとも１つのコンタクト領域をさらに備え、前記複数のトレンチプラグ領域が、前記複数のウェル、前記第２のウェル、および前記第１の金属層の間にある、請求項７に記載の超高速ダイオード。
  13. ＰｉＮ領域をさらに備え、
    前記ＰｉＮ領域に対する前記ショットキー障壁の領域の比がおよそ１以上である、請求項７に記載の超高速ダイオード。
  14. 前記導電層がチタンシリサイド（ＴｉＳｉ2）層である、請求項１に記載の整流装置。
  15. 前記導電層がチタンシリサイド（ＴｉＳｉ2）層である、請求項７に記載の超高速ダイオード。
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