TW201839996A - 超接面金屬氧化物半導體雙極電晶體和製造過程 - Google Patents

超接面金屬氧化物半導體雙極電晶體和製造過程 Download PDF

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湯瑪士Ｅ 哈林頓三世
屈 其容
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美商Ｄ３半導體公司
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Abstract

為提供一個具有內建二極體底側結構之IGBT組合SJMOS頂側結構的垂直功率半導體開關之方法和設計，其結構可提供具有低切換損失(MOSFET)、低電流時之低導通電阻(SJMOS)、高電流時之低導通電阻(IGBT)，及高電流密度容量(IGBT)的快速開關。

Description

超接面金屬氧化物半導體雙極電晶體和製造過程
總體上，本發明有關藉merged SuperJunction MOSFET-IGBT(合併超接合金氧半雙極場效應電晶體-絕緣閘雙極性電晶體)之最佳組合與設計來增加功率半導體開關之能量效率、縮短切換時間、及增加承載電流容量。本發明特別是一個IGBT內置二極管底部結構組合一個SJMOS(高耐壓超接合面金氧半)頂部結構之垂直功率半導體的細部方法與設計，能提供快速切換與低切換損失(MOSFET)、低電流時之低導通電阻(SJMOS)、高電流時之低導通電阻(IGBT)、及高電流密度容量(IGBT)。
在設計電源供給與電源轉換系統時，由於可用之開關元件的切換特性限制，選用電源開關裝置時必須在能源效率上有些妥協。MOSFET因裝置之多數載子(majority carrier)特性，能快速切換及切換損耗低，但是電流密度容量有限。另一方面，IGBT卻是少數載子特性，可以達到極高之電流密度，但是少數載子壽命造成之尾電流(tail current)使切段時間延長，故而切斷能量損失比MOSFET高。本發明之目標是一個組合兩型裝置之最佳特性的優化裝置。
本專利申請案宣稱比於2017年3月8日立案之美國第62/468,726號臨時 專利申請案優先，此處將後者全部納入參考，以便提供完整之發表。
「垂直半導體裝置」是內部之主要電流方向為垂直的裝置，換言之，電流從頂部流到底部或從底部流到頂部(或兩者)。
半導體裝置之「等效導通電阻」是半導體裝置之端子被施以某種電壓及/或電流而被偏壓至導通狀態時的電阻。例如，對功率MOSFET而言，導通電阻定義為：
其中： V d =汲電壓； I d =汲電流。
對IGBT而言，等效導通電阻定義為：
其中： V ce =集極電壓： I ce =集極電流。
並且，Id通常被設定為額定最大Id之一半而MOSFET之閘極電壓被設定為約10V，IGBT閘極電壓設定為15V。
「電流密度容量」是裝置可以傳導而不致超過其最大額定溫度之電流量，除以電流流過之裝置活性面積(active device area)。
「切換時間」是裝置從一個狀態轉換至另一狀態之經過時間。「開啟時間」是從關閉狀態轉換至導通狀態之經過時間。「關掉時間」是從導通狀態轉換到關閉狀態之經過時間。例如，一個功率MOSFET之開啟時間是在其閘極電壓上升至其導通水平的5-10%到其汲極電壓掉到其關閉水平的5-10% 之間的時間。反之，例如，一個功率MOSFET之關掉時間是在其閘極電壓從其導通水平的5-10%下降到其汲極電壓上升到其關閉水平的5-10%之間的時間。
「切換能量損失」通常計算在開啟和關閉瞬態期間，為非零電流和電壓波形的時間積分。
「切換模式電源供給」電源轉換系統經常使用功率半導體開關來調節電壓和電流的輸出水平。
「N型物質」係指用N型雜質摻雜的的矽，N型雜質通常為砷、磷、銻或氫。
「P型物質」係指用P型雜質摻雜的的矽，P型雜質通常為硼、鋁、鎵或銦。
「單元」是指至少一個垂直電晶體。
「間距」是指單個單元的接點中心之間的距離或單元之間的寬度。
「約」除另有指名外，係表示±10%的餘裕。
「低電流密度」係指低於約100A/cm2。
「高電流密度」係指高於約150A/cm2。
優選實施例如圖1A所示，是具有從半導體的頂側延伸之電荷平衡柱、具有類似IGBT的N型場終止區和在裝置背側之P+集極，即在IGBT P+集極有空隙的垂直超接合MOSFET。P+集極背側區內之空隙容許直接連接到SJMOS N型汲極區，並因而容許在裝置開關期間實現低Rds(on)MOSFET操作。本發明的關鍵元素是P+集極開口(空隙)的側尺寸和摻雜水平的設計，及環繞P+集極開口之摻雜水平和進入結構背側之深度設計。空隙寬與淨空隙摻雜．及延伸P+集極進入背側之深度與其淨摻雜濃度之組合的設計，可得到足夠的電壓降來造成IGBT P+集極到N型場終止接面被正向偏壓為所要之SJMOS汲極電流水平。將IGBT P+集極到N型場終止接面正向偏壓之此電流 水平是IGBT開啟並開始成為混和裝置之主導攜帶電流模式(雙極)的電流水平。此後，此裝置將以SJMOSBT(超接合金氧半雙極電晶體，Super Junction MOS Bipolar Transistor)稱之。
本發明之另一些關鍵元素為比IGBT有改善的切換速度及較少切換能量損失。由於SJMOSBT需要MOSFET電流將P+集極正向偏壓並啟動IGBT電流，IGBT電流自動地比MOSFET電流晚開啟，並且自動地比MOSFET電流早關閉。這樣就使SJMOSBT切換速度趨近單獨的MOSFET。單獨之IGBT的切換速度通常受關閉尾電流之限制。此拖長之尾電流肇因自少數載子重組所需時間，也就是因少數載子壽命所致。IGBT常用輻射或植入或重金屬建立重組中心來控制壽命；但是此技術之使用相當受限制，因為係把增大關閉狀態洩漏與增加導電狀態能量損失來交換尾電流之減少，兩者都會增加開關的直流能量損失。在SJMOSBT內，IGBT模式電流比MOSFET電流先關掉，少數載子重組時間更有效率，因此有效之尾電流大大減少。此外，由於SJMOSBT是用n型摻雜柱與p型摻雜柱交替構成的電荷平衡裝置，兩者之摻雜濃度都比單獨IGBT之n漂移區的摻雜高很多，少數載子與重度摻雜之電荷平衡柱碰撞時，少數載子快速重組，故而大大縮短少數載子的壽命。此外，高摻雜濃度之n型摻雜柱與p型摻雜柱及固有之少數載子壽命控制所呈現的是免除IGBT處理常需之背側輻射或金屬摻雜處理。
裝置特徵之尺寸改變將導致不同之裝置性能和表現：a)P+集極開口愈寬，整個裝置表現更類似SJMOS，b)P+集極之延伸摻雜愈淺，整個裝置表現更類似SJMOS，c)N+汲極空隙內之n型摻雜濃度愈高，整個裝置表現更類似SJMOS，d)N柱相對N+汲極空隙比值愈低，整個裝置表現更類似SJMOS。
藉由小心選擇P+集極之摻雜水平、P+集極之深度、N+汲極空隙寬度、場終止之摻雜水平及N+汲極空隙之摻雜水平，可以將雙極導通控制在高電 流密度水平流過P+集極。在高電流密度水平時，集極節點與環繞反型摻雜之間的電壓降足以將集極正向偏壓，以便啟動雙極導通模式。
圖1A展示超接合金氧半雙極電晶體(SJMOSBT)結構之剖視圖。
圖1B展示SJMOSBT結構之背側的剖面。
圖1C展示SJMOSBT結構之頂側的剖面。
圖1D展示SJMOSBT結構的剖面，其中柱對空隙比為1比1。
圖1E展示SJMOSBT結構的剖面，其中柱對空隙比為2比1。
圖1F展示SJMOSBT結構的剖面，其中柱對空隙比為10比1。
圖2是IGBT、SJMOS及SJMOSBT之Rds(on)相對電流密度之曲線圖。
圖3展示各種SJMOSBT設計相對IGBT的Rds(on)相對電流密度曲線。
圖4A之曲線圖展示IGBT的電流切換波形。
圖4B之曲線圖展示第一種SJMOSBT設計的電流切換波形。
圖4C之曲線圖展示第二種SJMOSBT設計的電流切換波形。
圖4D之曲線圖展示第三種SJMOSBT設計的電流切換波形。
圖4E之曲線圖展示第四種SJMOSBT設計的電流切換波形。
圖4F之曲線圖展示第五種SJMOSBT設計的電流切換波形。
圖5A之曲線圖展示IGBT之電壓切換波形。
圖5B之曲線圖展示第一種SJMOSBT設計的電壓切換波形。
圖5C之曲線圖展示第二種SJMOSBT設計的電壓切換波形。
圖5D之曲線圖展示第三種SJMOSBT設計的電壓切換波形。
圖5E之曲線圖展示第四種SJMOSBT設計的電壓切換波形。
圖5F之曲線圖展示第五種SJMOSBT設計的電壓切換波形。
圖6之條形圖展示各種SJMOSBT設計相對IGBT之切換能量損失。
圖7A是建立垂直半導體裝置之程序之優選實施例的流程。
圖7B是一種處理晶圓方法之優選實施例的流程。
圖7C是一種處理晶圓頂側之優選實施例的流程。
圖7D是一種處理晶圓背側之優選實施例的流程。
本發明裝置之優選實施例是一個垂直導通之FET控制型功率裝置，在低電流密度時為單極導通而在高電流密度時轉換成雙極導通。在單極導通開啟之後開啟雙極導通。單極導通發生於高摻雜濃度、電荷平衡漂移區，因此，高摻雜動、電荷平衡區內之少數載子加強重組而使少數載子尾電流減少，故而達成快速切換。雙極導通關閉發生在單極導通關閉之前。這些特性可讓裝置快速切換，因為少數載子於雙極導通關閉到單極導通關閉之間的期間而使少數載子尾電流減少之故。
圖1A展示垂直半導體裝置100的部分剖視圖。垂直半導體裝置100是在晶圓102上形成之SJMOSBT。晶圓102包含頂側104和背側106。在一個優選實施例內，同一晶圓內形成許多相同的裝置並且被切割成也含有許多可得到高密度電流容量之裝置的部分。
在一個優選實施例內，垂直半導體裝置100是一個垂直隔離閘雙極電晶體(vertical insulated gate bipolar transistor(IGBT))，包含頂側之電荷平衡金氧半場效應電晶體(metal oxide semiconductor field effect transistor(MOSFET))和在該IGBT之P+集極140內的一組N+汲極空隙144。此空隙促使設備之單極操作，故裝置可達成單極與雙極兩種操作。
垂直半導體裝置100包含P+柱110和111及N柱112、113和115。P柱和N柱依規則交替方式安排，故而在其間建立電荷平衡。P柱和N駐延伸進入晶圓之深度170。在一個優選實施例內，深度170在約35μm與約45μm (±10%)之範圍內。P+柱110和111各有寬度177。在一個優選實施例內，寬度177平均約3.0μm(±10%)。P柱之摻雜濃度約7x1015atoms/cm3(±10%)。N柱113寬度之典型寬度179。在優選實施例內，寬度179約為3.0μm(±10%)。N柱之摻雜濃度約7x1015atoms/cm3(±10%)。P柱與N柱之間有交叉重疊而形成PN接面180、182、184和186。
垂直半導體裝置100包含在P+柱110和111下方形成之N漂移區154。N漂移區154由N型材料構成，摻雜濃度低於周圍材料1-2個數量級。在一個實施例內，N-漂移區之摻雜濃度約為7x1014atoms/cm3(±10%)。在一個優選實施例內，N漂移區154有深度173。在一個實施例內，深度173也就是在P柱底部與N型場終止之間的距離，約為7μm(±10%)。在一個典型實施例內，該深度在約4μm(±10%)到約10μm(±10%)範圍內。
參考圖1B，N型場終止138形成為在N漂移區下方之一層。N型場終止138有深度175，在一個優選實施例內，約為2.5μm(±10%)。N型場終止138以N型材料構成，摻雜濃度在約1015與約1017atoms/cm3(±10%)之間。
P+集極140形成為在N型場終止138下方之一層。P+集極140延深入晶圓102之深度152。深度152通常約在1μm-5μm範圍，一般使用一系列連鎖之中能量或高能量植入或這兩者來產生。P+集極之摻雜是P型材料，從約1017atoms/cm3(±10%)到約1019atoms/cm3(±10%)。
N+汲極空隙144在P+集極140內形成。N+汲極空隙144形成一個SJMOS N型汲極並且容許在低電流密度時為單極導通和促成通過高電流密度時的雙極導通通過P+集極140。N+汲極空隙144容許直接連接至SJMOS N型漂移區154，故而促成裝置打開與關閉期間的低-Rds(on)MOSFET操作。N+汲極空隙144延伸入晶圓102之深度152，約與P+集極140相同深度。N+汲極空隙144具有空隙寬度150。空隙寬度150通常在約0.5μm至約8μm(±10%)之間。N+汲極空隙144之n型摻雜水平在約1014與t 1016atoms/cm3(±10%) 之間。N+汲極空隙144因來自N型場終止區138之向外擴散，故在N型場終止區138之約1-2μm範圍之部分的摻雜水平在約1014至約1017atoms/cm3(±10%)之間。N+汲極空隙144轉換成汲極接點148。N+汲極空隙144因來自汲極接點148之向外擴散，故在汲極接點148之約1-2μm範圍之部分的摻雜水平在約1015 a至約1017atoms/cm3(±10%)之間。
汲極接點148與N+汲極空隙144和P+集極140接觸。汲極接點148之n型摻雜水平在約1018至約1020atoms/cm3(±10%)之間。在一個優選實施例內，N+汲極空隙144與P+集極140之間的連接由金屬層156提供。
在P+集極140與N+汲極空隙144之各側之間形成P-N接面141和142。在工作時，空隙寬度150、深度152和空隙之淨摻雜濃度的組合，使P+集極與N型場終止形成的電壓降足以將P-N接面145和146正向翩壓至所需之SJMOS汲極電流水平而直接使此汲極電流流過空隙。此電流水平亦將N型場終止138與P+集極140之間的P-N接面正向偏壓，促使裝置成為多數載子攜帶模式而做雙極工作。在達到此電流水平之前，垂直半導體100之單極工作是多數載子攜帶模式。
圖1C展示垂直半導體100之頂側104。頂側104包含一個源極端子132和一個閘極端子134。源極端子132連接至源極部分118、123、125及130，還有主體接點部分126和127。閘極端子134連接至閘極部分116、120、和128。閘極部分116直接在氧化部分117上方並與其相鄰，氧化部分117之一端在源極部分118上方。源極部分118相鄰源極部分123。源極部分118、源極部分123和主體接點部分126各位於P+柱110上方。閘極部分120在氧化部分121上方並直接相鄰，後者之第一端122在源極部分123上方而第二端124在源極部分125上方。源極部分125與源極部分130相鄰。源極部分125、源極部分130和主體接點部分127位於P+柱111上方。閘極部分128在氧化部分129上方並直接相鄰，後者之一端在源極部分130上方。閘極部 分116、120和128通常是n型多晶矽。閘極部分通常約3μm-5μm(±10%)寬並且小於約1μm(±10%)深。源極部分118、123、125和130為n摻雜之矽，通常為砷和/或磷。源極部分約1μm寬並且小於約1μm深(±10%)。在另一優選實施例內，各氧化部分之各源極部分為不連續、不重疊的，並且形成分開的電氣隔離摻雜井。
圖1D展示另一個優選實施例。在此實施例內，垂直半導體100之每一個N柱112有一個N+汲極空隙144。由於汲極電流開口(亦即P+集極140內之N+汲極空隙144)之大數量相近N柱的數量且因而減少流經任一個單一開口的電流，因此需要更高的總汲極電流來達到使P+集極到N場終止二極體正向偏壓，所以，此裝置從SJMOS行為(單極導通和隨著汲極電流增加而增加Rds(on))於極高之汲極電流水平轉換到IGBT(雙極導通和隨著集極電流增加而減少Rds(on))操作。
圖1E展示另一個優選實施例。在此實施例內，垂直半導體100之每兩個N柱112有一個N+汲極空隙144。由於汲極電流開口數少於N柱數量，流經單一開口的電流增加而需要較低之總汲極電流來達到使P+集極到N場終止二極體正向偏壓，所以，此裝置在比圖1D低之汲極電流水平從SJMOS行為轉換到IGBT。
圖1F展示另一個優選實施例。在此實施例內，垂直半導體100之每十個N柱112有一個N+汲極空隙144。由於汲極電流開口數少於N柱數量，流經任一個單一開口的電流增加故而需要較低之總汲極電流來達到使P+集極到N場終止二極體正向偏壓，所以，此裝置在比圖1E低之汲極電流水平從SJMOS行為轉換到IGBT。
圖2之曲線組200展示IGBT、SJMOS、和SJMOSBT裝置的Rds(cn)對應電流密度變化。曲線202為傳統之IGBT裝置，從低電流密度之大導通電阻開始而以指數型衰退到每平方公分600安培(A/cm2)時小於1x10-2歐姆。 曲線204為傳統之SJMOS裝置，導通電阻從400A/cm2電流密度開始大致以指數型增加。曲線206是混和型裝置，如垂直半導體裝置100。如圖所示，在低電流密度時之導通電阻約9x10-2歐姆，遠低於IGBT的導通電阻。隨著電流密度增加，SJMOSBT之導通電阻約成指數型減少，在600A/cm2趨近穩定1.2x10-2歐姆。
圖三之曲線組300展示五個SJMOSBT結構設計(SJMOSBT 1、SJMOSBT 2、SJMOSBT 3、SJMOSBT 4、和SJMOSBT 5)、一個IGBT、及一個SJMOS之Rds(on)相對電流密度比較。下面之表1描述圖3之裝置的參數。
下面之表2列出SJMOSBT 1、SJMOSBT 2、SJMOSBT 3、SJMOSBT 4、和SJMOSBT 5之其他參數。
藉6次於不同能量水平植入P+濃度雜質到晶圓背側，建立五種不同SJMOSBT設計的集極。不同實施例可以使用於不同能量水平之不同植入次數來得到所需之集極深度和摻雜濃度水平。前面的表2標示SJMOSBT 1、SJMOSBT 2、SJMOSBT 3、SJMOSBT 4、和SJMOSBT 5之6次雜質摻雜個別所用的植入劑量水平。
下面的表3列出SJMOSBT 1、SJMOSBT 2、SJMOSBT 3、SJMOSBT 4、和SJMOSBT 5之6次植入摻雜雜質所用之能量水平。例如，SJMOSBT 1之各P+集極植入在垂直半導體的被遮罩過之背側內植入1013atoms/cm2的雜質濃度。第一次植入於約45萬電子伏特(KeV)執行，第二次於約925KeV，第三次於約1400KeV，第四次於約1850KeV，第五次於約2325KeV，第六次於約2800KeV。相繼植入愈來愈提高能量水平以便使雜質劑量更深入晶圓內
優選實施例可以改變於各能量水平之植入數和劑量
SJMOSBT 1因具有最大之空隙寬度、最大之空隙摻雜濃度、最淺的集極深度、和最低之集極摻雜濃度，故如曲線304所示，具有最像SJMOS的導通電阻曲線。
SJMOSBT 2具有與SJMOSBT 1相同之遮罩繪製汲極空隙，但是所用之P+集極植入為SJMOSBT1的兩倍，造成比SJMOSBT 1較小之空隙寬度和空隙摻雜濃度及較大之集極深度，所以第二像SJMOS的導通電阻曲線，如曲線306。圖3內明顯顯示SJMOSBT 1與SJMOSBT 2兩者從SJMOS(Rds(on)隨著電流密度增加而增加)到IGBT模式(Rds(on)隨著電流密度增加而減少)的轉換。
SJMOSBT3如曲線308所示，第三像IGBT之導通電阻曲線。SJMOSBT 3之遮罩繪製汲極空隙為SJMOSBT 1和SJMOSBT 2之寬度的一半，與SJMOSBT 1相同之P+集極植入，造成比SJMOSBT 1和SJMOSBT 2更小的最終空隙寬度，並且更像IGBT之Rds(on)與電流密度相關性，但在約20A/cm2處仍可觀察到從類SJMOS到類IGBT的轉換。
SJMOSBT 4如曲線310所示，第二像IGBT之導通電阻曲線。SJMOSBT 4之遮罩繪製汲極空隙與SJMOSBT 3相同，但是所用之P+集極植入為SJMOSBT3的兩倍，造成相較SJMOSBT 3更小之空隙寬度、相似之空隙摻雜濃度及比較大之集極深度。
SJMOSBT 5如曲線312所示，最像IGBT之導通電阻曲線。SJMOSBT 5之遮罩繪製汲極空隙比SJMOSBT 3和4小，及與SJMOSBT 4相同之P+集極植入，造成各SJMOSBT中最小的空隙寬度。
IGBT裝置是曲線302，SJMOS裝置是曲線314。SJMOSBT 1(曲線304)和SJMOSBT 2(曲線306)是SJMOSBT裝置之中，最像SJMOS者，在極低電流 密度時之導通電阻低於IGBT之曲線302。SJMOSBT 4(曲線310)and SJMOSBT 5(曲線312)是SJMOSBT裝置之中，最像IGBT者，在極低電流密度時有高導通電阻並在高電流密度時有較低之導通電阻。這些變化顯示依據所選之空隙寬度、空隙摻雜水平、集極深度、和集極摻雜水平，可以控制SJMOSBT特性。這種設計變通性可用來優化裝置以便在各樣末端電路應用中提供最佳性能。
圖4A到4F內，曲線402展示圖3所描述之IGBT的電流切換波形，圖4B到4F之曲線404、406、408、410、和412分別展示圖3所描述之SJMOSBT 1、SJMOSBT 2、SJMOSBT 3、SJMOSBT 4和SJMOSBT 5的電流切換波形。
圖4A內，曲線402展示IGBT之電流，於8.39微秒從約65安培關閉並於約9.25微秒穩定在0.18安培，電流切換時間約0.86微秒，各值依據裝置的幾何配置在正負百分之10內選擇。
圖4B內，曲線404展示第一SJMOSBT之電流，於8.39微秒從約64安培開始閉並於約8.42微秒關閉在-0.06安培，電流切換時間約0.03微秒，各值依據裝置的幾何配置在正負百分之10內選擇。
圖4C內，曲線406展示第二SJMOSBT之電流，於8.39微秒從約64安培開始關閉並於約8.42微秒關閉在-0.16安培，電流切換時間約0.03微秒，各值依據裝置的幾何配置在正負百分之10內選擇。
圖4D內，曲線408展示第三SJMOSBT之電流，於8.39微秒從約64安培開始關閉並於約8.42微秒穩定在0.07安培，電流切換時間約0.03微秒，各值依據裝置的幾何配置在正負百分之10內選擇。
圖4E內，曲線410展示第四SJMOSBT之電流，於8.39微秒從約64安培開始關閉並於約8.42微秒關閉在0.21安培，電流切換時間約0.04微秒，各值依據裝置的幾何配置在正負百分之10內選擇。
圖4F內，曲線412展示第五SJMOSBT之電流，於8.39微秒從約64安 培開始關閉並於約8.45微秒關閉在0.63安培，電流切換時間約0.06微秒，各值依據裝置的幾何配置在正負百分之10內選擇。
圖5A到5F內，曲線502展示圖3所描述之IGBT的電壓切換波形，圖5B到5F之曲線504、506、508、510、和512分別展示圖3所描述之SJMOSBT 1、SJMOSBT 2、SJMOSBT 3、SJMOSBT 4和SJMOSBT 5的電壓開關。
圖5A內，曲線502展示IGBT之電壓切換波形。裝置於約8.18微秒以約2.22伏特打開，約於8.37微秒垂直傾斜至約44.78伏特，於約8.41微秒過衝到438.88伏特，開始水平傾斜到8.45微秒之約414.14伏特，並且於8.60微秒穩定於403.87伏特，各值依據裝置的幾何配置在正負百分之10內選擇。
圖5B內，曲線504展示第一SJMOSBT之電壓切換波形。裝置於約8.18微秒以約6.35伏特開始打開，約於8.22微秒垂直傾斜至約18.35伏特，於約8.24微秒過衝到506.05伏特，開始水平傾斜到8.27微秒之約415.87伏特，並且於8.39微秒穩定於403.92伏特，各值依據裝置的幾何配置在正負百分之10內選擇，這很明顯比圖5A之曲線502的IGBT之切換時間改善。
圖5C內，曲線506展示第二SJMOSBT之電壓切換波形。裝置於約8.18微秒以約5.95伏特打開，約於8.22微秒開始垂直傾斜至約14.40伏特，於約8.24微秒過衝到511.59伏特，約8.27微秒開始水平傾斜到約418.10伏特，並且於8.39微秒穩定於403.93伏特，各值依據裝置的幾何配置在正負百分之10內選擇，這很明顯比圖5A之曲線502的IGBT之切換時間改善。
圖5D內，曲線508展示第三SJMOSBT之電壓切換波形。裝置於約8.18微秒以約4.83伏特開始打開，約於8.22微秒垂直傾斜至約12.74伏特，於約8.24微秒過衝到510.48伏特，於8.27微秒開始水平傾斜至約417.55伏特，並且於8.39微秒穩定於404.02伏特，各值依據裝置的幾何配置在正負百分之10內選擇，這很明顯比圖5A之曲線502的IGBT之切換時間改善。
圖5E內，曲線510展示第四SJMOSBT之電壓切換波形。裝置於約8.18 微秒以約3.15伏特開始打開，約於8.23微秒開始垂直傾斜至約11.77伏特，於約8.25微秒過衝到497.28伏特，於8.28微秒開始水平傾斜到約418.41伏特，並且於8.39微秒穩定於404.23伏特，各值依據裝置的幾何配置在正負百分之10內選擇，這很明顯比圖5A之曲線502的IGBT之切換時間改善。
圖5F內，曲線512展示第五SJMOSBT之電壓切換波形。裝置於約8.18微秒以約2.41伏特開始打開，約於8.23微秒開始垂直傾斜至約12.91伏特，於約8.27微秒過衝到481.39伏特，於8.30微秒開始水平傾斜至約422.21伏特，並且於8.39微秒穩定於404.86伏特，各值依據裝置的幾何配置在正負百分之10內選擇，這很明顯比圖5A之曲線502的IGBT之切換時間改善。
圖6內之條狀圖600展示圖3描述之IGBT及SJMOSBT 1、SJMOSBT 2、SJMOSBT 3、SJMOSBT 4、和SJMOSBT 5的功率損失。下面的表5展示各SJMOSBT相較IGBT之能量損失減少百分比。
圖表600描述從圖4A-4F及5A-5F內之開關波形計算來之切換能量損失。SJMOSBT之損失能量比IGBT少80到90%。
參考圖7A，程序700在晶圓102上建立垂直半導體裝置100。
在可選步驟701，選擇垂直半導體裝置100的特性。在一個優選實施例內，選擇集極摻雜水平、進入背側106之深度152、空隙寬度150、及在N+汲極空隙內之摻雜水平，以便將合成裝置之切換能量損失最小化。在一個優選實施例內，選擇從單極導通到雙極導通之間轉換的電流密度水平、晶圓摻雜水平、集極摻雜水平、進入背側之深度152、空隙寬度150、及及在N+汲極空隙內之摻雜水平，以便同時提供比類似尺寸而在低及高電能密度兩者都僅能做雙極導通之裝置有更低的切換能量損失、高開關速度、和單極導通模式之低電流密度時的低Rds(on)，例如不幫韓N+汲極空隙之IGBT。
步驟702，處理晶圓102之頂部以便形成P+柱110和N柱112。在一個優選實施例內，使用交插遮罩植入之多epi沉積來建立p型和n型摻雜的交替柱。在另一個優選實施例內，使用深溝蝕刻和選擇性沉積的epi填溝、或用隔離劑再填、或於再填充多晶矽之其餘部分前用隔離層覆蓋溝槽開口來形成p型和n型摻雜的交替柱。
步驟703處理頂側104。在另一個優選實施例內，垂直半導體裝置100在頂側104使用平面閘極建構MOSFET。在另一個優選實施例內，垂直半導體裝置100使用溝槽式閘極建構MOSFET。
在可選步驟704，若先前於步驟701未選擇裝置特性，就選擇裝置特性。藉此可將裝置特性(亦即SJMOS相對IGBT行為之程度，這是由空隙寬度、空隙數、總空隙寬度、集極深度、和空隙與集極之摻雜水平所控制)之選擇延後到完成頂側處理之後。頂側之SJMOS不因在背側集極增加汲極空隙而受調整，因此，只需處理晶圓背側來控制裝置之SJMOS相對IGBT行為。
步驟705處理背側106。在一個優選實施例內，使用氫植入或磷植入或其他n型摻雜方法來創建N型場終止138。在一個優選實施例內，使用一或數個光刻遮罩，高能量植入和雷射退火在背側106建立集極。
圖7B進一步描述晶圓處理步驟702之一個優選實施例。處理步驟702在垂直半導體裝置100內建立N柱112和P+柱110。N柱112在靠近中央處為近於1015atoms/cm3的高摻雜濃度水平，然後，摻雜濃度因P+柱110之p型摻雜向外擴散而向側邊下降。
步驟721，創建初始外延(“Epi”)層。在一個優選實施例中，初始外延層包括將成為N漂移區154並且具有中等1014原子/cm3 n型的均勻摻雜水平的部分。
步驟722，創建另一Epi層。該另一Epi層相較該初始Epi層是較高摻雜濃度之n型Epi層，具有1015atoms/cm3的高濃度摻雜水平。
步驟723，將另一Epi層之頂側做植入遮罩的製圖。植入遮罩包含一或數個孔以便將摻入雜質植入該另一Epi層。
步驟724，透過植入遮罩將摻雜劑植入。在一個優選實施例內，植入之摻雜劑是p型雜質，相當均勻之高度水平1015atoms/cm3。於步驟726結束處理702。參考圖7C，進一步說明一個優選實施例之頂側處理步驟703。處理步驟703在垂直半導體100內，建立源極部分118、123、125和130、氧化部分117、121、和129、及閘極部分116、120、和128。
步驟731，形成氧化部分117、120、和128的物質在頂側104上成長。
步驟732，形成閘極部分116、120和128的物質沉積於氧化部分117、121、和129上面。在一個優選實施例內，在先前長成或沉積之氧化層上施加連續之閘極層，不需要之閘極和氧化材料用蝕刻方式移除。在另一優選實施例內，該閘極建成一個溝槽型閘極。
步驟733，垂直半導體裝置100之該主體、主體接點、和源極摻雜劑被植入晶圓102之頂側104內。在一個優選實施例內，使用光蝕處理把n型雜質當作摻雜劑植入在頂側104之P+柱110內。
圖7D進一步說明背側處理步驟705的一個一選實施例。
步驟741，將N型場終止全面性植入該背側。
步驟742，將背側製圖作P+集極之遮罩。
步驟743，用一系列KeV或MeV(或兩者)p型植入背側，形成深度延伸之P+集極。
步驟744，在背側全面性植入N+汲極之接點。接點植入選用比P+集極接點低濃度故而不致使P+集極接點轉換。
步驟745，背側植入採用低溫盧退火，或使用雷射退火(優選)。
步驟746，沉積全面性之背側金屬化，以便同時接觸N+汲極空隙與P+集極區。
本領域技術人員會理解，發表的實施例可以有調整，並且仍應在本發明之觀念內。因此，本發明不限於已經發表之特定實施例而是要涵蓋在請求專利範圍和精神內的修改。

Claims (25)

  1. 一種超接合金氧半雙極電晶體，包含：一個源極端子；一個閘極端子；一個連接至該源極端子的源極部分；一個相鄰該源極端子的的主體接點部分；一個在該主體接點部分下方之延伸p柱；一個在該延伸p柱之第一側的第一n柱；一個在該延伸p柱之第二側的第二n柱；一個在該延伸p柱、該第一n柱、及該第二n柱下方之n型漂移區；一個在該n型漂移區下方之n型場終止；一個在該n型場終止下方之P+集極層；一個在該P+集極層內之N+汲極空隙；一個在該N+汲極空隙下方之汲極接點；並且其中該N+汲極空隙促成在低電流密度時之低R ds(on)單極導通及高電流密度時雙極導通。
  2. 請求專利部分第1項之超接合金氧半雙極電晶體，其中：該延伸p柱之摻雜濃度為約7x10 15atoms/cm 3；該第一n柱與該第二n柱之摻雜濃度為約7x10 15atoms/cm 3；該n漂移區之摻雜濃度為約7x10 14atoms/cm 3。
  3. 請求專利部分第2項之超接合金氧半雙極電晶體，其中該n型場終止層之摻雜濃度在約10 15與約10 17atoms/cm 3之間。
  4. 請求專利部分第3項之超接合金氧半雙極電晶體，其中：該P+集極之摻雜濃度在約10 17與約10 19atoms/cm 3之間；及該N+汲極空隙之摻雜濃度在約10 14與約10 16atoms/cm 3之間。
  5. 請求專利部分第6項之超接合金氧半雙極電晶體，其中該N+汲極空隙在該n型場終止層內部約1至2μm處之摻雜濃度在約10 14與約10 17atoms/cm 3之間。
  6. 請求專利部分第1項之超接合金氧半雙極電晶體，其中該延伸p柱深度在約35μm至約45μm之間，寬度約3μm。
  7. 請求專利部分第1項之超接合金氧半雙極電晶體，其中該N漂移區深度在約4μm至約10μm之間。
  8. 請求專利部分第1項之超接合金氧半雙極電晶體，其中該n型場終止深度約2.5μm。
  9. 請求專利部分第1項之超接合金氧半雙極電晶體，其中該P+集極層深度在約.1μm至約5μm之間。
  10. 請求專利部分第1項之超接合金氧半雙極電晶體，其中該N+汲極空隙深度在約1μm至約5μm之間，寬度在約0.5μm至約8μm之間。
  11. 請求專利部分第2項之超接合金氧半雙極電晶體，其中該N+汲極空隙位於該第二N柱下方。
  12. 一種超接合金氧半雙極電晶體，包含：一組源極部分；一組主體接點部分，該組主體接點部分之各主體接點部分與該組源極部分之對應的源極部分相鄰；一組延伸p柱，該組P柱之各P柱在該組主體接點部分之對應主體接點部分的下方；一組N柱，該組N柱之各N柱與該組延伸P柱之一個延伸P柱相鄰；一個在該組延伸p柱、該組第一N柱、及該組第二N柱下方之N漂移區；一個在該N型漂移區下方之N型場終止層；一個在該N型漂移區下方之P+集極層；一組在該P+集極層內之N+汲極空隙；並且 其中該組N+汲極空隙促成單極導通在預定電密度轉換至雙極導通。
  13. 請求專利部分第12項之超接合金氧半雙極電晶體，其中該組N+汲極空隙之一個N+汲極空隙位於該組N柱之一個N柱下方。
  14. 請求專利部分第12項之超接合金氧半雙極電晶體，其中該組汲極空隙之一個汲極空隙位於該組N柱之每隔一個N柱下方。
  15. 請求專利部分第12項之超接合金氧半雙極電晶體，其中該組汲極空隙之一個汲極空隙位於該組N柱之每第十個N柱下方。
  16. 一種在晶圓上建立超接合金氧半雙極電晶體的方法，包含下列步驟：從下列群組之中選擇一組處理參數：一個集極摻雜濃度水平；一個集極延伸深度；一個集極摻雜濃度；一個空隙寬度；一個空隙摻雜濃度；在晶圓的頂側形成一組P柱和N柱；在晶圓的頂側形成一個MOSFET；在晶圓背側內形成一個N型場終止區；及在晶圓背側內形成至少有一個N+汲極空隙的P+集極。
  17. 在請求專利部分第16項之在晶圓上建立超接合金氧半雙極電晶體的方法，包含如下步驟：建立第一N型Epi層；建立第二N型Epi層；使用植入遮罩製作第二N型Epi層之圖型；及透過植入遮罩植入P型摻雜劑。
  18. 在請求專利部分第16項之在晶圓上建立超接合金氧半雙極電晶體的方法，尚包含如下步驟： 在該晶圓頂側長成氧化層；在氧化層上形成一個閘極部分；及在該晶圓頂側植入一個主體、一個主體接點及一組源極摻雜。
  19. 在請求專利部分第16項之在晶圓上建立超接合金氧半雙極電晶體的方法，尚包含如下步驟：使用全面性植入方式植入N型場終止；在該晶圓背側使用P+集極遮罩製作圖型；將P型材料植入該晶圓背側以形成P+集極；使用全面性植入在晶圓背側內植入N+汲極接點；將該晶圓背側退火；及在晶圓背側沉積一個全面性金屬化，與P+集極和N+汲極接點接觸。
  20. 在請求專利部分第16項之在晶圓上建立超接合金氧半雙極電晶體的方法，其中選擇一組處理參數之步驟尚包含從下列族群選擇一組參數：
  21. 在請求專利部分第16項之在晶圓上建立超接合金氧半雙極電晶體的方法，其中選擇一組處理參數之步驟尚包含從下列族群選擇：
  22. 一個控制電流之垂直半導體裝置，包含：一個垂直隔離閘極雙極電晶體(vertical insulated gate bipolar transistor(IGBT))，包含一個頂側電荷平衡金屬氧化半導體場效應電晶體(charge balanced metal oxide semiconductor field effect transistor(MOSFET))；在該IGBT之集極內之一組空隙；及該組空隙促成該垂直半導體裝置的單極與雙極操作。
  23. 一個垂直半導體裝置，包含：一個垂直超接合金氧半場效應電晶體；植入該MOSFET背側之一組集極節點，形成一個集極和一組汲極空隙；一個在該集極與第一組柱之間的場終止；該組汲極空隙促成垂直半導體裝置之單極與雙極操作；及該組集極節點促成該裝置在一個預先定義之電流密度水平以上時就在做雙極操作。
  24. 一個垂直半導體裝置，包含：一個頂表面；一個在該頂表面內之超接合金氧半場效應電晶體(super junction metal oxide semiconductor field effect transistor(SJMOSFET))；一個在該底表面之N+汲極區；一個在該N+汲極區內形成之P+集極區；一個與該P+集極區相鄰之N+場終止區； 在該P+集極區內之多個N+汲極空隙；及由此，該多個N+汲極空隙促使以低電流密度進行單極導電並且以高電流密度進行雙極導電。
  25. 一個垂直半導體裝置，包含：一個頂表面；一個底表面；一個在該頂表面內之超接合金氧半場效應電晶體(SJMOSFET)；及一系列P+集極區，形成一系列整合閘極雙極電晶體(IGBT)裝置嵌在該底表面內。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102554248B1 (ko) * 2019-02-28 2023-07-11 주식회사 디비하이텍 수퍼 정션 반도체 장치 및 이의 제조 방법
JP7505217B2 (ja) * 2019-05-15 2024-06-25 富士電機株式会社 超接合半導体装置および超接合半導体装置の製造方法
US20230246073A1 (en) * 2022-02-01 2023-08-03 Wolfspeed, Inc. Wide bandgap unipolar/bipolar transistor

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291856B1 (en) * 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP3636345B2 (ja) * 2000-03-17 2005-04-06 富士電機デバイステクノロジー株式会社 半導体素子および半導体素子の製造方法
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
DE102007063840B3 (de) * 2006-01-31 2015-07-16 Denso Corporation Halbleitervorrichtungen mit Super-Junction-Struktur
JP4564510B2 (ja) * 2007-04-05 2010-10-20 株式会社東芝 電力用半導体素子
JP5757101B2 (ja) * 2011-02-17 2015-07-29 富士電機株式会社 超接合半導体素子
US8766325B2 (en) * 2011-10-17 2014-07-01 Rohm Co., Ltd. Semiconductor device
US9431249B2 (en) * 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US8710620B2 (en) * 2012-07-18 2014-04-29 Infineon Technologies Ag Method of manufacturing semiconductor devices using ion implantation
CN104254920B (zh) * 2012-07-19 2017-03-08 富士电机株式会社 半导体装置及半导体装置的制造方法
US8975136B2 (en) 2013-02-18 2015-03-10 Infineon Technologies Austria Ag Manufacturing a super junction semiconductor device
JP2014187200A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置の製造方法
US9041096B2 (en) * 2013-04-16 2015-05-26 Rohm Co., Ltd. Superjunction semiconductor device and manufacturing method therefor
US9306045B2 (en) 2013-11-19 2016-04-05 United Microelectronics Corp. Semiconductor power device
US9559171B2 (en) 2014-10-15 2017-01-31 Fuji Electric Co., Ltd. Semiconductor device
EP3262678A4 (en) * 2015-02-27 2019-01-09 D3 Semiconductor LLC SURFACE DEVICES IN A VERTICAL POWER DEVICE
DE102015106979B4 (de) * 2015-05-05 2023-01-12 Infineon Technologies Austria Ag Halbleiterwafer und Verfahren zum Herstellen von Halbleitervorrichtungen in einem Halbleiterwafer
DE102015118322B4 (de) * 2015-10-27 2024-04-04 Infineon Technologies Ag Bipolartransistor mit Superjunction-Struktur
JP6693131B2 (ja) * 2016-01-12 2020-05-13 富士電機株式会社 半導体装置
DE102016101647A1 (de) * 2016-01-29 2017-08-17 Infineon Technologies Austria Ag Halbleitervorrichtung mit superjunction-struktur und transistorzellen in einem übergangsbereich entlang einem transistorzellenbereich
US10002920B1 (en) * 2016-12-14 2018-06-19 General Electric Company System and method for edge termination of super-junction (SJ) devices

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