JPH09307104A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
Abstract
(57)【要約】
【課題】 十分に小さいターンオフ損失を有する半導体
装置およびその製造方法を提供することにある。 【解決手段】 ｎ型バッファ層２とｐ型コレクタ層４と
の間にｎ型バッファ層２よりも不純物濃度が高いｎ+ 型
層３が設けられ、ｐ型コレクタ層４の第１主面に向かう
拡散深さが、第１領域４ａよりも第２領域４ｂの方が深
く形成されている。
装置およびその製造方法を提供することにある。 【解決手段】 ｎ型バッファ層２とｐ型コレクタ層４と
の間にｎ型バッファ層２よりも不純物濃度が高いｎ+ 型
層３が設けられ、ｐ型コレクタ層４の第１主面に向かう
拡散深さが、第１領域４ａよりも第２領域４ｂの方が深
く形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、高電圧インバ
ータなどに使用される高耐圧型半導体装置の構造および
その製造方法に関するものである。
びその製造方法に関し、より特定的には、高電圧インバ
ータなどに使用される高耐圧型半導体装置の構造および
その製造方法に関するものである。
【０００２】
【従来の技術】近年、高電圧のインバータなどで高速、
低オン電圧の高耐圧半導体素子が求められている。数千
ボルト級の領域では、従来ＧＴＯ（Gate Turn-Off ）サ
イリスタ素子が使用されてきたが、高速化の可能なＩＧ
ＢＴ（Insulated Gate BipolarTransistor ）の高耐圧
化が検討されるようになっている。
低オン電圧の高耐圧半導体素子が求められている。数千
ボルト級の領域では、従来ＧＴＯ（Gate Turn-Off ）サ
イリスタ素子が使用されてきたが、高速化の可能なＩＧ
ＢＴ（Insulated Gate BipolarTransistor ）の高耐圧
化が検討されるようになっている。
【０００３】このＩＧＢＴは、電流が単一のキャリアの
みを用いるユニポーラデバイスであるＭＯＳデバイスと
は異なり、ｐ型コレクタ層側からのホールの注入があ
り、ｎ - 型層内で伝導度変調が引き起こされることによ
って低いオン電圧が可能となる。
みを用いるユニポーラデバイスであるＭＯＳデバイスと
は異なり、ｐ型コレクタ層側からのホールの注入があ
り、ｎ - 型層内で伝導度変調が引き起こされることによ
って低いオン電圧が可能となる。
【０００４】次に、ＩＧＢＴにおけるターンオフ状態の
動作電流においては、ゲート電圧がしきい値電圧以下に
なると、チャネルが消滅しオフ過程が始まる。ソース領
域からの電子の供給がなくなると、ＩＧＢＴ内部のキャ
リアが減少し、ｎ- 型層とｐウェル（ベース）との間の
ｐｎ接合が空乏化する。このターンオフ動作において
は、過剰少数キャリアであるホールの消失過程が律速す
る。
動作電流においては、ゲート電圧がしきい値電圧以下に
なると、チャネルが消滅しオフ過程が始まる。ソース領
域からの電子の供給がなくなると、ＩＧＢＴ内部のキャ
リアが減少し、ｎ- 型層とｐウェル（ベース）との間の
ｐｎ接合が空乏化する。このターンオフ動作において
は、過剰少数キャリアであるホールの消失過程が律速す
る。
【０００５】すなわち、過剰少数キャリアの蓄積量を減
らすか、あるいは、過剰少数キャリアであるホールを速
やかに減少させることが重要になる。これを実現する構
造として、ホールの注入を抑制する構造が用いられてい
る。このとき、一般にホールの抑制によってオン電圧が
上昇するため、ターンオフ時間とオン電圧のトレードオ
フ関係に注意する必要がある。
らすか、あるいは、過剰少数キャリアであるホールを速
やかに減少させることが重要になる。これを実現する構
造として、ホールの注入を抑制する構造が用いられてい
る。このとき、一般にホールの抑制によってオン電圧が
上昇するため、ターンオフ時間とオン電圧のトレードオ
フ関係に注意する必要がある。
【０００６】過剰少数キャリアであるホールの注入を抑
制し、速やかに減少させるために、従来行なわれてきた
技術の１つとして、裏面側（コレクタ側）の短絡構造が
ある。ここで、この構造を有するＩＧＢＴについて、図
４１を参照して説明する。
制し、速やかに減少させるために、従来行なわれてきた
技術の１つとして、裏面側（コレクタ側）の短絡構造が
ある。ここで、この構造を有するＩＧＢＴについて、図
４１を参照して説明する。
【０００７】図４１は、従来検討されてきた高耐圧ＩＧ
ＢＴの構成を示す概略断面図である。この高耐圧ＩＧＢ
Ｔは、シリコン基板などからなるｎ- 型層１と、その第
２主面側（図中下側）には、ｎ型バッファ層２と、ｐ型
コレクタ層４と、コレクタ電極５と、コレクタ端子６と
を備えている。
ＢＴの構成を示す概略断面図である。この高耐圧ＩＧＢ
Ｔは、シリコン基板などからなるｎ- 型層１と、その第
２主面側（図中下側）には、ｎ型バッファ層２と、ｐ型
コレクタ層４と、コレクタ電極５と、コレクタ端子６と
を備えている。
【０００８】一方、ｎ- 型層１の第１主面（図中上側）
には、ｐ型ウェル１０ｃと、ｎ+ 型エミッタ領域１０
ａ，１０ｂと、ｐ+ 型不純物層９と、トレンチ溝７ａ、
ゲート絶縁膜７ｂ、埋込ゲート７ｃからなるゲートトレ
ンチとが設けられている。
には、ｐ型ウェル１０ｃと、ｎ+ 型エミッタ領域１０
ａ，１０ｂと、ｐ+ 型不純物層９と、トレンチ溝７ａ、
ゲート絶縁膜７ｂ、埋込ゲート７ｃからなるゲートトレ
ンチとが設けられている。
【０００９】さらに、埋込ゲート７ｃには、ゲート電極
７ｄが設けられ、ゲート端子７ｇに接続されている。一
方、エミッタ領域１０ａ，１０ｂおよびｐ+ 型不純物層
９には、エミッタ電極１１が設けられ、エミッタ端子７
ｅに接続されている。
７ｄが設けられ、ゲート端子７ｇに接続されている。一
方、エミッタ領域１０ａ，１０ｂおよびｐ+ 型不純物層
９には、エミッタ電極１１が設けられ、エミッタ端子７
ｅに接続されている。
【００１０】なお、図４２に、Ｉ′−Ｉ線断面に従った
不純物のドーピングプロファイルを示し、図４３に、
Ｊ′−Ｊ線断面に従った不純物のドーピングプロファイ
ルを示す。
不純物のドーピングプロファイルを示し、図４３に、
Ｊ′−Ｊ線断面に従った不純物のドーピングプロファイ
ルを示す。
【００１１】このＩＧＢＴにおいては、高耐圧化のため
低不純物濃度で、厚いｎ- 型層１を使用し、かつｐｉｎ
構造として低損失化を図るためコレクタ側には、ｎ型バ
ッファ層２とｐ型コレクタ層４を設けることが一般的に
行なわれている。
低不純物濃度で、厚いｎ- 型層１を使用し、かつｐｉｎ
構造として低損失化を図るためコレクタ側には、ｎ型バ
ッファ層２とｐ型コレクタ層４を設けることが一般的に
行なわれている。
【００１２】さらに、このＩＧＢＴにおいては、高電圧
動作の安定化を狙って、ｐ型コレクタ層４を一部形成し
ない部分を設けて、コレクタ電極５とｎ型バッファ層２
とをｎ型半導体領域１３で短絡した、いわゆるコレクタ
ショート構造が用いられている。
動作の安定化を狙って、ｐ型コレクタ層４を一部形成し
ない部分を設けて、コレクタ電極５とｎ型バッファ層２
とをｎ型半導体領域１３で短絡した、いわゆるコレクタ
ショート構造が用いられている。
【００１３】しかしながら、このコレクタショート構造
においては、ターンオフ時の電力損失であるターンオフ
損失が大きいという問題点がある。さらに、ターンオン
時に電子がｎ型半導体領域１３を通ってコレクタ電極５
に抜けてしまい、その結果、ｎ型バッファ層２とｐ型コ
レクタ層４との接合電位を超える大きさの電圧降下が生
じにくいという問題点がある。
においては、ターンオフ時の電力損失であるターンオフ
損失が大きいという問題点がある。さらに、ターンオン
時に電子がｎ型半導体領域１３を通ってコレクタ電極５
に抜けてしまい、その結果、ｎ型バッファ層２とｐ型コ
レクタ層４との接合電位を超える大きさの電圧降下が生
じにくいという問題点がある。
【００１４】具体的には、このコレクタショート構造で
は、ｎ型バッファ領域１３の抵抗Ｒ１に流れる電流の電
圧降下と、ｎ型バッファ層２の横方向抵抗Ｒ２に流れる
横方向電流による電圧降下との和が、約０．７Ｖを超え
るまではｐ型コレクタ層４とｎ型バッファ層２との接合
にとって十分な順バイアス条件とならない。
は、ｎ型バッファ領域１３の抵抗Ｒ１に流れる電流の電
圧降下と、ｎ型バッファ層２の横方向抵抗Ｒ２に流れる
横方向電流による電圧降下との和が、約０．７Ｖを超え
るまではｐ型コレクタ層４とｎ型バッファ層２との接合
にとって十分な順バイアス条件とならない。
【００１５】このため、抵抗Ｒ１，抵抗Ｒ２の抵抗値が
小さいと、ｐ型コレクタ層４からのｎ- 型層１へのホー
ルの注入がほとんど起こらず、このＩＧＢＴは、高いオ
ン抵抗を持ったＭＯＳＦＥＴ（Metal Oxide Semiconduc
tor Field Effect Transistor ）のような動作をする。
したがって、１Ａ／ｃｍ2 程度の低い電流密度でもＩＧ
ＢＴとして低いオン電圧を得るためには、抵抗Ｒ１，抵
抗Ｒ２の抵抗値を十分に大きくする必要がある。
小さいと、ｐ型コレクタ層４からのｎ- 型層１へのホー
ルの注入がほとんど起こらず、このＩＧＢＴは、高いオ
ン抵抗を持ったＭＯＳＦＥＴ（Metal Oxide Semiconduc
tor Field Effect Transistor ）のような動作をする。
したがって、１Ａ／ｃｍ2 程度の低い電流密度でもＩＧ
ＢＴとして低いオン電圧を得るためには、抵抗Ｒ１，抵
抗Ｒ２の抵抗値を十分に大きくする必要がある。
【００１６】しかし、通常のｐ型コレクタ層４とｎ型バ
ッファ層２の構成では、Ｒ２＞＞Ｒ１となる。このた
め、抵抗Ｒ２を実用的な値とするためには、図４１に示
すように、ｎ型半導体領域１３の間隔Ｌ１を数百μｍと
極めて広くする必要がある。
ッファ層２の構成では、Ｒ２＞＞Ｒ１となる。このた
め、抵抗Ｒ２を実用的な値とするためには、図４１に示
すように、ｎ型半導体領域１３の間隔Ｌ１を数百μｍと
極めて広くする必要がある。
【００１７】この間隔Ｌ１は、図４１に示すトレンチ型
のＩＧＢＴにおいては、セルサイズ（Ｌ２）が、通常
５．０μｍ程度に比べ非常に広くなってしまう。その結
果、ｐ型コレクタ層４からｎ型バッファ層２へのホール
注入は、ＩＧＢＴ素子内でｎ型半導体領域１３から遠い
位置にあるＩＧＢＴのセルでは多くなり、ｎ型半導体領
域１３から近い位置にあるＩＧＢＴのセルでは少なくな
る。したがって、チップ内における各ＩＧＢＴにおいて
大きな動作の不均一が発生するという問題点があった。
のＩＧＢＴにおいては、セルサイズ（Ｌ２）が、通常
５．０μｍ程度に比べ非常に広くなってしまう。その結
果、ｐ型コレクタ層４からｎ型バッファ層２へのホール
注入は、ＩＧＢＴ素子内でｎ型半導体領域１３から遠い
位置にあるＩＧＢＴのセルでは多くなり、ｎ型半導体領
域１３から近い位置にあるＩＧＢＴのセルでは少なくな
る。したがって、チップ内における各ＩＧＢＴにおいて
大きな動作の不均一が発生するという問題点があった。
【００１８】また、大電流動作時には、ｐ型コレクタ層
４とｎ型バッファ層２との間の電圧降下が０．８Ｖ程度
にクランプされる。このため、図４１に示すｎ型半導体
領域１３の抵抗Ｒ１に流れる電流は、０．８／Ｒ１とな
り、ほとんどコレクタ電流密度に依存しなくなる。
４とｎ型バッファ層２との間の電圧降下が０．８Ｖ程度
にクランプされる。このため、図４１に示すｎ型半導体
領域１３の抵抗Ｒ１に流れる電流は、０．８／Ｒ１とな
り、ほとんどコレクタ電流密度に依存しなくなる。
【００１９】したがって、コレクタ電流密度が高い場合
には、ｎ型半導体領域１３を流れる電流のコレクタ電流
密度に対する割合が小さくなるため、ｎ型半導体領域１
３の効果が低下し、ほとんどｎ型半導体領域１３を設け
ないものと同様の大量のホールをｎ- 型層１に注入する
ことになってしまう。
には、ｎ型半導体領域１３を流れる電流のコレクタ電流
密度に対する割合が小さくなるため、ｎ型半導体領域１
３の効果が低下し、ほとんどｎ型半導体領域１３を設け
ないものと同様の大量のホールをｎ- 型層１に注入する
ことになってしまう。
【００２０】また、一般的にＩＧＢＴをインバータ回路
に応用した場合、図４４に示すような回路が使用され
る。図４４を参照して、この回路はＩＧＢＴよりなる主
スイッチＳ１、Ｓ２に逆並列に高速ダイオードＤ１、Ｄ
２を接続して、誘導性負荷Ｌに流れる電流を電源Ｐ１、
Ｐ２に環流させる回路である。この回路では、ダイオー
ドに環流する際に発生するダイオードの順電圧降下（過
渡的なものも含めて）により、主スイッチをなすＩＧＢ
Ｔが逆バイアスされる場合が生じる。
に応用した場合、図４４に示すような回路が使用され
る。図４４を参照して、この回路はＩＧＢＴよりなる主
スイッチＳ１、Ｓ２に逆並列に高速ダイオードＤ１、Ｄ
２を接続して、誘導性負荷Ｌに流れる電流を電源Ｐ１、
Ｐ２に環流させる回路である。この回路では、ダイオー
ドに環流する際に発生するダイオードの順電圧降下（過
渡的なものも含めて）により、主スイッチをなすＩＧＢ
Ｔが逆バイアスされる場合が生じる。
【００２１】具体的には、図４４においてスイッチＳ１
をオン状態にすると、実線の矢印で示すように回路内に
電流が流れる。この状態からスイッチＳ１をオフする
と、誘導性負荷Ｌに実線の矢印方向に電流が流れ続けよ
うとする。その結果、点線の矢印で示すように高速ダイ
オードＤ２に電流が流れようとするため、スイッチＳ２
のＩＧＢＴに逆電圧が印加される。
をオン状態にすると、実線の矢印で示すように回路内に
電流が流れる。この状態からスイッチＳ１をオフする
と、誘導性負荷Ｌに実線の矢印方向に電流が流れ続けよ
うとする。その結果、点線の矢印で示すように高速ダイ
オードＤ２に電流が流れようとするため、スイッチＳ２
のＩＧＢＴに逆電圧が印加される。
【００２２】したがって、図４１に示すコレクタショー
ト構造のＩＧＢＴに逆電圧が印加された場合、エミッタ
電極１１に正電圧が印加され、コレクタ電極５に負電圧
が印加される。このため、ｐ型ウェル１０ｃとｎ- 型層
１との接合部が順バイアスとなり、ｎ- 型層１にｐ型ウ
ェル１０ｃからホールが注入されることになる。
ト構造のＩＧＢＴに逆電圧が印加された場合、エミッタ
電極１１に正電圧が印加され、コレクタ電極５に負電圧
が印加される。このため、ｐ型ウェル１０ｃとｎ- 型層
１との接合部が順バイアスとなり、ｎ- 型層１にｐ型ウ
ェル１０ｃからホールが注入されることになる。
【００２３】このホールが再結合で消滅する前にＩＧＢ
Ｔに印加される電圧が逆転すると、このＩＧＢＴは導通
状態となってしまう。このように、ｎ- 型層１への不要
なホールの注入は、ＩＧＢＴの誤動作を引き起こすとい
う問題点があった。
Ｔに印加される電圧が逆転すると、このＩＧＢＴは導通
状態となってしまう。このように、ｎ- 型層１への不要
なホールの注入は、ＩＧＢＴの誤動作を引き起こすとい
う問題点があった。
【００２４】これらのコレクタショート構造の問題を解
決するＩＧＢＴのコレクタ側の構造が、特開平４−３０
４７６号公報、特開平６−３２６３１７号公報に開示さ
れている。
決するＩＧＢＴのコレクタ側の構造が、特開平４−３０
４７６号公報、特開平６−３２６３１７号公報に開示さ
れている。
【００２５】図４５は、上記公報に開示されたＩＧＢＴ
のコレクタ側の構造を示す概略断面図である。この構造
では、コレクタショート構造は採用されておらず、かつ
コレクタ領域２０３が、ｐ+ エミッタアイランド２０３
ａとｐ型エミッタ２０３ｂとの混在構造よりなってい
る。
のコレクタ側の構造を示す概略断面図である。この構造
では、コレクタショート構造は採用されておらず、かつ
コレクタ領域２０３が、ｐ+ エミッタアイランド２０３
ａとｐ型エミッタ２０３ｂとの混在構造よりなってい
る。
【００２６】
【発明が解決しようとする課題】しかしながら、図４５
に示す構造においても、以下に示す問題点がある。
に示す構造においても、以下に示す問題点がある。
【００２７】この図４５に示す構造においては、依然と
して、ターンオフ損失が大きく、不十分な場合があり、
この点において改善の余地があった。
して、ターンオフ損失が大きく、不十分な場合があり、
この点において改善の余地があった。
【００２８】またこれらの公報では、ｐ型コレクタ領域
２０３ｂのコレクタ面からの拡散深さが１．２μｍ程度
と極端に浅い。通常、このコレクタ面側は、ダイボンド
などの組立工程において、リードフレームなどに固定さ
れる面である。このため、ｐ型コレクタ領域２０３ｂの
拡散深さが浅いと、このリードフレームの固定時などに
おいて、コレクタ面近傍に各種のストレスの影響が現わ
れやすい。
２０３ｂのコレクタ面からの拡散深さが１．２μｍ程度
と極端に浅い。通常、このコレクタ面側は、ダイボンド
などの組立工程において、リードフレームなどに固定さ
れる面である。このため、ｐ型コレクタ領域２０３ｂの
拡散深さが浅いと、このリードフレームの固定時などに
おいて、コレクタ面近傍に各種のストレスの影響が現わ
れやすい。
【００２９】また、ｐ型コレクタ領域２０３ｂをコレク
タ面からの拡散深さを１．２μｍと極端に浅く形成する
には、ｐ型コレクタ領域２０３ｂ形成後の熱処理を考慮
しなければならない。たとえばｐ型コレクタ領域２０３
ｂを形成した後に、ｎ+ エミッタ領域５中の熱処理によ
り、ｐ型コレクタ領域２０３ｂの拡散深さが１．２μｍ
より大きくならないようにしなければならない。このよ
うに、ウエハプロセスにおける各不純物領域形成のため
の熱処理条件との競合を考慮しなければならないという
製造上の問題点がある。
タ面からの拡散深さを１．２μｍと極端に浅く形成する
には、ｐ型コレクタ領域２０３ｂ形成後の熱処理を考慮
しなければならない。たとえばｐ型コレクタ領域２０３
ｂを形成した後に、ｎ+ エミッタ領域５中の熱処理によ
り、ｐ型コレクタ領域２０３ｂの拡散深さが１．２μｍ
より大きくならないようにしなければならない。このよ
うに、ウエハプロセスにおける各不純物領域形成のため
の熱処理条件との競合を考慮しなければならないという
製造上の問題点がある。
【００３０】したがって、この発明の１つの目的は、十
分に小さいターンオフ損失を有する半導体装置およびそ
の製造方法を提供することにある。
分に小さいターンオフ損失を有する半導体装置およびそ
の製造方法を提供することにある。
【００３１】また、本発明の他の目的は、各不純物領域
形成時の熱処理の影響を考慮する必要のない半導体装置
およびその製造方法を提供することにある。
形成時の熱処理の影響を考慮する必要のない半導体装置
およびその製造方法を提供することにある。
【００３２】
【課題を解決するための手段】この発明に基づいた半導
体装置においては、真性もしくは第１導電型の半導体基
板の第１主面と第２主面との間で主電流が流れる半導体
装置であって、第２主面側に前記半導体基板よりも不純
物濃度が高濃度である第１導電型の第１半導体層と、第
１半導体層の一部領域に第１半導体層よりも不純物濃度
が高濃度の第１導電型の第２半導体層と、第１半導体層
と前記第２半導体層とを覆うように形成された前記第１
導電型とは逆の導電型である第２導電型の第３半導体層
とを備えている。
体装置においては、真性もしくは第１導電型の半導体基
板の第１主面と第２主面との間で主電流が流れる半導体
装置であって、第２主面側に前記半導体基板よりも不純
物濃度が高濃度である第１導電型の第１半導体層と、第
１半導体層の一部領域に第１半導体層よりも不純物濃度
が高濃度の第１導電型の第２半導体層と、第１半導体層
と前記第２半導体層とを覆うように形成された前記第１
導電型とは逆の導電型である第２導電型の第３半導体層
とを備えている。
【００３３】さらに、第３半導体層から前記第１半導体
層へのホールの注入が抑制されず、前記第３半導体層か
ら前記第２半導体層へのホールの注入が抑制されるよう
に、前記第３半導体層の前記第１主面側へ向かう不純物
の拡散深さが、前記第２半導体層へ向かう第１領域より
も第１半導体層へ向かう第２領域の方が深く形成されて
いる。
層へのホールの注入が抑制されず、前記第３半導体層か
ら前記第２半導体層へのホールの注入が抑制されるよう
に、前記第３半導体層の前記第１主面側へ向かう不純物
の拡散深さが、前記第２半導体層へ向かう第１領域より
も第１半導体層へ向かう第２領域の方が深く形成されて
いる。
【００３４】次に、この発明に基づいた半導体装置の製
造方法の１つの局面においては、以下の工程を備えてい
る。
造方法の１つの局面においては、以下の工程を備えてい
る。
【００３５】まず、真性もしくは第１導電型の半導体基
板の第１主面と第２主面との間で主電流が流れる半導体
装置の製造方法であって、第２主面の全面に、前記半導
体基板よりも不純物濃度が高濃度である第１導電型の第
１半導体層が形成される。
板の第１主面と第２主面との間で主電流が流れる半導体
装置の製造方法であって、第２主面の全面に、前記半導
体基板よりも不純物濃度が高濃度である第１導電型の第
１半導体層が形成される。
【００３６】次に、第１半導体層の所定の領域にのみ第
１導電型の不純物を導入し、前記第１半導体層よりも不
純物濃度が高濃度である第１導電型の第２半導体層が形
成される。その後、第１半導体層および前記第２半導体
層の全面を第１導電型とは逆の導電型である第２導電型
の不純物を導入し、前記第１主面側へ向かう不純物の拡
散深さが、前記第２半導体層へ向かう領域よりも前記第
１半導体層へ向かう領域の方が深くなるように第２導電
型の第３不純物層が形成される。
１導電型の不純物を導入し、前記第１半導体層よりも不
純物濃度が高濃度である第１導電型の第２半導体層が形
成される。その後、第１半導体層および前記第２半導体
層の全面を第１導電型とは逆の導電型である第２導電型
の不純物を導入し、前記第１主面側へ向かう不純物の拡
散深さが、前記第２半導体層へ向かう領域よりも前記第
１半導体層へ向かう領域の方が深くなるように第２導電
型の第３不純物層が形成される。
【００３７】さらに、この発明に基づいた半導体装置の
製造方法の他の局面においては以下の工程を備えてい
る。
製造方法の他の局面においては以下の工程を備えてい
る。
【００３８】まず、真性もしくは第１導電型の半導体基
板の第１主面と第２主面との間で主電流が流れる半導体
装置の製造方法であって、第２主面の全面に第１導電型
の不純物を導入し、前記半導体基板よりも不純物濃度が
高濃度である第１導電型の第１半導体層が形成される。
板の第１主面と第２主面との間で主電流が流れる半導体
装置の製造方法であって、第２主面の全面に第１導電型
の不純物を導入し、前記半導体基板よりも不純物濃度が
高濃度である第１導電型の第１半導体層が形成される。
【００３９】次に、第１半導体層の所定の領域にのみ第
１導電型の不純物を導入し、前記第１半導体層よりも不
純物濃度が高濃度である第１導電型の第２半導体層が形
成される。
１導電型の不純物を導入し、前記第１半導体層よりも不
純物濃度が高濃度である第１導電型の第２半導体層が形
成される。
【００４０】次に、第１半導体層および前記第２半導体
層の全面に第１導電型とは逆の導電型である第２導電型
の不純物を注入し、その後、第１半導体層にのみさらに
第２導電型の不純物を注入して加熱処理を行なうことに
より、前記第１主面側へ向かう不純物の拡散深さが前記
第２半導体層へ向かう領域よりも前記第１半導体層へ向
かう領域の方が深く形成され、かつ、その不純物濃度が
第２半導体層へ向かう領域よりも前記第１半導体層へ向
かう領域の方が高濃度である第２導電型の第３不純物層
が形成される。
層の全面に第１導電型とは逆の導電型である第２導電型
の不純物を注入し、その後、第１半導体層にのみさらに
第２導電型の不純物を注入して加熱処理を行なうことに
より、前記第１主面側へ向かう不純物の拡散深さが前記
第２半導体層へ向かう領域よりも前記第１半導体層へ向
かう領域の方が深く形成され、かつ、その不純物濃度が
第２半導体層へ向かう領域よりも前記第１半導体層へ向
かう領域の方が高濃度である第２導電型の第３不純物層
が形成される。
【００４１】上記構造よりなる半導体装置およびその製
造方法によれば、第１半導体層と第３半導体層とに挟ま
れる領域に、第１半導体層と同一の導電型で、第１半導
体層よりも不純物濃度が高濃度である第２半導体層が形
成されることになる。
造方法によれば、第１半導体層と第３半導体層とに挟ま
れる領域に、第１半導体層と同一の導電型で、第１半導
体層よりも不純物濃度が高濃度である第２半導体層が形
成されることになる。
【００４２】その結果、第３半導体層と第１半導体層と
が接する領域において、ホールの注入が抑制され、第２
半導体層が介在する領域においては、ホールの注入を抑
制することが可能となり、ターンオフ時の電力損失であ
るターンオフ損失を小さくすることが可能となる。
が接する領域において、ホールの注入が抑制され、第２
半導体層が介在する領域においては、ホールの注入を抑
制することが可能となり、ターンオフ時の電力損失であ
るターンオフ損失を小さくすることが可能となる。
【００４３】また、従来のコレクタショート構造では領
域の抵抗値を実用的な値とするために、ショート部の間
隔が数百μｍ程度と極めて広くする必要があるため、結
果的にチップ内における半導体装置の特性に不均一が生
じるといった問題が生じていたが、本構造によれば、第
３半導体層の形成されるピッチを従来のショート部の間
隔の１／５程度まで小さくすることが可能であるため、
同一チップ内における半導体装置の特性の均一化を図る
ことが可能となる。
域の抵抗値を実用的な値とするために、ショート部の間
隔が数百μｍ程度と極めて広くする必要があるため、結
果的にチップ内における半導体装置の特性に不均一が生
じるといった問題が生じていたが、本構造によれば、第
３半導体層の形成されるピッチを従来のショート部の間
隔の１／５程度まで小さくすることが可能であるため、
同一チップ内における半導体装置の特性の均一化を図る
ことが可能となる。
【００４４】さらに、第３半導体層は、不純物の導入と
いう従来技術を用いて容易に製造することができるた
め、製造工程における問題も生じることがない。
いう従来技術を用いて容易に製造することができるた
め、製造工程における問題も生じることがない。
【００４５】
（実施の形態１）以下、この発明に基づいた実施の形態
１における半導体装置およびその製造方法について、図
１〜図１２を参照して説明する。
１における半導体装置およびその製造方法について、図
１〜図１２を参照して説明する。
【００４６】まず、図１を参照して、本実施の形態１に
おける半導体装置の断面構造について説明する。この半
導体装置は、従来技術の説明における図４２で示したＩ
ＧＢＴと同様の構成を有しており、同一の機能を有する
箇所には、同一の符号を付している。したがって、その
詳細な説明については省略する。
おける半導体装置の断面構造について説明する。この半
導体装置は、従来技術の説明における図４２で示したＩ
ＧＢＴと同様の構成を有しており、同一の機能を有する
箇所には、同一の符号を付している。したがって、その
詳細な説明については省略する。
【００４７】本実施の形態１におけるＩＧＢＴの構造上
の特徴は、ｎ型バッファ層２とｐ型コレクタ層４とに挟
まれる領域に、ｎ型バッファ層２よりも不純物濃度が高
濃度のｎ+ 型層３が形成されている点にある。
の特徴は、ｎ型バッファ層２とｐ型コレクタ層４とに挟
まれる領域に、ｎ型バッファ層２よりも不純物濃度が高
濃度のｎ+ 型層３が形成されている点にある。
【００４８】このｎ+ 型層３が形成される領域のｐ型コ
レクタ層４の第１領域４ａの第１主面へ向かう不純物の
拡散深さは、ｎ+ 型層３が形成されないｐ型コレクタ層
４の第２領域４ｂの第１主面への不純物拡散深さよりも
浅くなるように形成されている。ここで、図１中におけ
るＡ′−Ａ線，Ｂ′−Ｂ線に従った、不純物のプロファ
イルを図２および図３に示す。
レクタ層４の第１領域４ａの第１主面へ向かう不純物の
拡散深さは、ｎ+ 型層３が形成されないｐ型コレクタ層
４の第２領域４ｂの第１主面への不純物拡散深さよりも
浅くなるように形成されている。ここで、図１中におけ
るＡ′−Ａ線，Ｂ′−Ｂ線に従った、不純物のプロファ
イルを図２および図３に示す。
【００４９】次に、図９〜図１２を参照して、上述した
本実施の形態１におけるＩＧＢＴの製造工程について説
明する。
本実施の形態１におけるＩＧＢＴの製造工程について説
明する。
【００５０】まず、図９を参照して、不純物濃度が１×
１０13ｃｍ-3以下のｎ- シリコン基板からなるｎ- 型層
１の第２主面側に、ｎ型不純物として、たとえば拡散係
数の大きいリンのイオンなどを、注入量５×１０13〜５
×１０16ｃｍ-2、注入エネルギ１００ｋｅＶ以下で注入
し、その後１２００℃〜１２５０℃の高温下で、２０〜
３０時間加熱処理を行なうことにより、ｎ型バッファ層
２を形成する。
１０13ｃｍ-3以下のｎ- シリコン基板からなるｎ- 型層
１の第２主面側に、ｎ型不純物として、たとえば拡散係
数の大きいリンのイオンなどを、注入量５×１０13〜５
×１０16ｃｍ-2、注入エネルギ１００ｋｅＶ以下で注入
し、その後１２００℃〜１２５０℃の高温下で、２０〜
３０時間加熱処理を行なうことにより、ｎ型バッファ層
２を形成する。
【００５１】なお、ｎ型バッファ層２の製造方法として
は、他の方法として、エピタキシャル成長を用いて、イ
オン注入法により形成する場合と、同程度のｎ型不純物
濃度を有するシリコン結晶層を形成する場合とを用いる
ことができる。
は、他の方法として、エピタキシャル成長を用いて、イ
オン注入法により形成する場合と、同程度のｎ型不純物
濃度を有するシリコン結晶層を形成する場合とを用いる
ことができる。
【００５２】次に、図１０を参照して、さらに第２主面
側に、所定の開口部を有するレジスト膜２０をフォトリ
ソグラフィ技術を用いて成膜し、ｎ型バッファ層２に、
ｎ型の不純物として、たとえば拡散係数の大きいリンの
イオンなどを、ｎ型バッファ層２の注入量〜５×１０16
ｃｍ-2、注入エネルギ１００ｋｅＶ以下で注入し、その
後、１２００℃〜１２５０℃の高温で、１〜１０時間加
熱処理を行ない、ｎ+型層３を形成する。その後、図１
１に示すように、レジスト膜２０を除去する。
側に、所定の開口部を有するレジスト膜２０をフォトリ
ソグラフィ技術を用いて成膜し、ｎ型バッファ層２に、
ｎ型の不純物として、たとえば拡散係数の大きいリンの
イオンなどを、ｎ型バッファ層２の注入量〜５×１０16
ｃｍ-2、注入エネルギ１００ｋｅＶ以下で注入し、その
後、１２００℃〜１２５０℃の高温で、１〜１０時間加
熱処理を行ない、ｎ+型層３を形成する。その後、図１
１に示すように、レジスト膜２０を除去する。
【００５３】次に、図１２を参照して、第２主面側全面
に、ｐ型の不純物としてホウ素、ガリウムなどを注入量
ｎ+ 型層３の注入量〜５×１０16ｃｍ-2、注入エネルギ
１００ｋｅＶ以下で注入し、その後、１１００℃〜１２
００℃の高温で、１〜５時間加熱処理を行なうことで、
ｐ型コレクタ層２を形成する。以上の加熱処理を行なう
ことにより図２および図３に示すプロファイルからなる
ｎ型バッファ層２、ｎ + 型層３およびｐ型コレクタ層４
が形成される。
に、ｐ型の不純物としてホウ素、ガリウムなどを注入量
ｎ+ 型層３の注入量〜５×１０16ｃｍ-2、注入エネルギ
１００ｋｅＶ以下で注入し、その後、１１００℃〜１２
００℃の高温で、１〜５時間加熱処理を行なうことで、
ｐ型コレクタ層２を形成する。以上の加熱処理を行なう
ことにより図２および図３に示すプロファイルからなる
ｎ型バッファ層２、ｎ + 型層３およびｐ型コレクタ層４
が形成される。
【００５４】その後、公知技術を用いて、第２主面側に
コレクタ電極５、第１主面側にゲートトレンチなどを形
成することにより、図１に示す本実施の形態１のＩＧＢ
Ｔが完成する。このように、不純物注入技術を用いて容
易に図１に示すＩＧＢＴの構造を実現させることが可能
となる。
コレクタ電極５、第１主面側にゲートトレンチなどを形
成することにより、図１に示す本実施の形態１のＩＧＢ
Ｔが完成する。このように、不純物注入技術を用いて容
易に図１に示すＩＧＢＴの構造を実現させることが可能
となる。
【００５５】次に、本実施の形態１におけるＩＧＢＴの
特性について、図１に示すＩＧＢＴの断面構造にしたが
った、デバイスシュミレーションを行なった結果につい
て説明する。まず、コレクタ電極５付近における電流分
布について、図４〜図６を参照して説明する。なお、図
４は、コレクタ電極付近の電子電流分布図であり、図５
は、コレクタ電極付近のホール電流分布図であり、図６
は、コレクタ電圧とコレクタ電流との関係を示す図であ
る。
特性について、図１に示すＩＧＢＴの断面構造にしたが
った、デバイスシュミレーションを行なった結果につい
て説明する。まず、コレクタ電極５付近における電流分
布について、図４〜図６を参照して説明する。なお、図
４は、コレクタ電極付近の電子電流分布図であり、図５
は、コレクタ電極付近のホール電流分布図であり、図６
は、コレクタ電圧とコレクタ電流との関係を示す図であ
る。
【００５６】図１に示すＩＧＢＴにおいて、ｎ+ 型層３
の幅（Ｗ1 ）が５．０μｍの場合、Ｊ＝１００Ａ／ｃｍ
2 、Ｖ≒３．７Ｖにおける、ｎ型バッファ層２およびｎ
+ 型層３およびｐ型コレクタ層４近傍での、オン状態に
おける電子電流密度の分布の様子を図４に示し、ホール
電流密度の分布の様子を図５に示す。
の幅（Ｗ1 ）が５．０μｍの場合、Ｊ＝１００Ａ／ｃｍ
2 、Ｖ≒３．７Ｖにおける、ｎ型バッファ層２およびｎ
+ 型層３およびｐ型コレクタ層４近傍での、オン状態に
おける電子電流密度の分布の様子を図４に示し、ホール
電流密度の分布の様子を図５に示す。
【００５７】図４および図５においては、図１中の横寸
法方向をＸとし、図中縦方向の寸法をＹとしたときの電
子電流密度Ｊｅ、ホール電流密度Ｊh を示す。
法方向をＸとし、図中縦方向の寸法をＹとしたときの電
子電流密度Ｊｅ、ホール電流密度Ｊh を示す。
【００５８】まず、図４において、ｎ型バッファ層２内
の電子電流密度は約７０Ａ／ｃｍ2であり全体の電流密
度の約７０％を占めている。この電流は、ｐ型コレクタ
層４では、ｎ+ 型層３に接した領域では、約１１５Ａ／
ｃｍ2 と増大し、一方、ｎ型バッファ層２に接している
領域では約４０Ａ／ｃｍ2 しか流れていない。
の電子電流密度は約７０Ａ／ｃｍ2であり全体の電流密
度の約７０％を占めている。この電流は、ｐ型コレクタ
層４では、ｎ+ 型層３に接した領域では、約１１５Ａ／
ｃｍ2 と増大し、一方、ｎ型バッファ層２に接している
領域では約４０Ａ／ｃｍ2 しか流れていない。
【００５９】つまり、ｎ型バッファ層２内に多量に存在
する電子は、ｎ+ 型層３とｐ型コレクタ層４との接合面
を通じてコレクタ電極５に流出し、ｎ型バッファ層２と
ｐ型コレクタ層４との接合面を通じては少ししかホール
が流れ込まないことを示している。
する電子は、ｎ+ 型層３とｐ型コレクタ層４との接合面
を通じてコレクタ電極５に流出し、ｎ型バッファ層２と
ｐ型コレクタ層４との接合面を通じては少ししかホール
が流れ込まないことを示している。
【００６０】また、図５を参照して、上述した結果、ｎ
型バッファ層２とｐ型コレクタ層４の接合面からｐ型コ
レクタ層４に流れ込む電子を補償する形で、ｐ型コレク
タ層４からｎ型バッファ層２へ流れ込むホールの量も減
少し、ホールの注入量が制限されることがわかる。ま
た、図１のＡ′−Ａ断面よりも、Ｂ′−Ｂ断面の方が、
ホールの注入量が抑制されていることがわかる。
型バッファ層２とｐ型コレクタ層４の接合面からｐ型コ
レクタ層４に流れ込む電子を補償する形で、ｐ型コレク
タ層４からｎ型バッファ層２へ流れ込むホールの量も減
少し、ホールの注入量が制限されることがわかる。ま
た、図１のＡ′−Ａ断面よりも、Ｂ′−Ｂ断面の方が、
ホールの注入量が抑制されていることがわかる。
【００６１】次に、図６〜図８を参照して、図１に示す
ＩＧＢＴの断面構造にしたがった電流電圧特性につい
て、デバイスシミュレーションを行なった結果について
説明する。
ＩＧＢＴの断面構造にしたがった電流電圧特性につい
て、デバイスシミュレーションを行なった結果について
説明する。
【００６２】まず、図６において、ｎ+ 型層３の幅（Ｗ
1 ）が０μｍの場合について説明する。
1 ）が０μｍの場合について説明する。
【００６３】図７を参照して、電子電流とホール電流と
の比は、コレクタ電圧が２Ｖ以上では、電子電流が６６
％、ホール電流が３４％である。したがって、図６を参
照して、コレクタ電流を増加すると、コレクタ電流が増
加することがわかるが、図７および図８においては、コ
レクタ電極５における電子とホールとの電流比は、コレ
クタ電圧が２Ｖ以上ではほぼ一定となっていることがわ
かる。
の比は、コレクタ電圧が２Ｖ以上では、電子電流が６６
％、ホール電流が３４％である。したがって、図６を参
照して、コレクタ電流を増加すると、コレクタ電流が増
加することがわかるが、図７および図８においては、コ
レクタ電極５における電子とホールとの電流比は、コレ
クタ電圧が２Ｖ以上ではほぼ一定となっていることがわ
かる。
【００６４】次に、ｎ+ 型層３の幅（Ｗ1 ）が、５．０
μｍの場合について説明する。まず、図７を参照して、
電子電流とホール電流との比は、コレクタ電圧が１Ｖ以
上では、電子電流が６８〜７０％、ホール電流が３０〜
３２％である。
μｍの場合について説明する。まず、図７を参照して、
電子電流とホール電流との比は、コレクタ電圧が１Ｖ以
上では、電子電流が６８〜７０％、ホール電流が３０〜
３２％である。
【００６５】また、図６から、コレクタ電圧を増加する
とコレクタ電流が増加することがわかるが、図７および
図８からは、コレクタ電流における電子とホールとの電
流比は、コレクタ電圧が１Ｖ以上ではほぼ一定となって
いることがわかる。
とコレクタ電流が増加することがわかるが、図７および
図８からは、コレクタ電流における電子とホールとの電
流比は、コレクタ電圧が１Ｖ以上ではほぼ一定となって
いることがわかる。
【００６６】また、ホールの電流比は、Ｗ1 ＝０μｍの
場合よりもＷ1 ＝５．０μｍの場合の方が減少している
ことがわかる。
場合よりもＷ1 ＝５．０μｍの場合の方が減少している
ことがわかる。
【００６７】すなわち、コレクタ電極５から注入されて
いる電流全体に占めるホールの電流比は、Ｗ1 ＝０μｍ
の場合よりも、Ｗ1 ＝５．０μｍの場合の方が減少し、
ホールの注入が抑制されていることがわかる。
いる電流全体に占めるホールの電流比は、Ｗ1 ＝０μｍ
の場合よりも、Ｗ1 ＝５．０μｍの場合の方が減少し、
ホールの注入が抑制されていることがわかる。
【００６８】次に、ｎ+ 型層３の幅（Ｗ1 ）が６．０μ
ｍの場合について説明する。図７を参照して、電子電流
とホール電流との比は、コレクタ電圧が１Ｖ以上では電
子電流が７０〜７１％、ホール電流が２９〜３０％であ
る。
ｍの場合について説明する。図７を参照して、電子電流
とホール電流との比は、コレクタ電圧が１Ｖ以上では電
子電流が７０〜７１％、ホール電流が２９〜３０％であ
る。
【００６９】また、図６から、コレクタ電圧を増加する
とコレクタ電流が増加していることがわかるが、図７お
よび図８からは、コレクタ電極５における電子とホール
との電流比は、コレクタ電圧が１Ｖ以上ではほぼ一定と
なっていることがわかる。
とコレクタ電流が増加していることがわかるが、図７お
よび図８からは、コレクタ電極５における電子とホール
との電流比は、コレクタ電圧が１Ｖ以上ではほぼ一定と
なっていることがわかる。
【００７０】また、ホールの電流比は、Ｗ1 ＝０μｍの
場合よりも、Ｗ1 ＝５．０μｍの場合の方が減ってお
り、さらにＷ1 ＝５．０μｍよりもＷ1 ＝６．０μｍの
場合の方がさらに減少していることがわかる。
場合よりも、Ｗ1 ＝５．０μｍの場合の方が減ってお
り、さらにＷ1 ＝５．０μｍよりもＷ1 ＝６．０μｍの
場合の方がさらに減少していることがわかる。
【００７１】すなわち、コレクタ電極５から注入されて
いる電流全体に占めるホールの電流比は、Ｗ1 ＝０μｍ
＞５．０μｍ＞６．０μｍの順に減少し、コレクタ電極
からのホールの注入は抑制されていることがわかる。
いる電流全体に占めるホールの電流比は、Ｗ1 ＝０μｍ
＞５．０μｍ＞６．０μｍの順に減少し、コレクタ電極
からのホールの注入は抑制されていることがわかる。
【００７２】次に、ｎ+ 型層３の幅（Ｗ1 ）が７．０μ
ｍの場合について説明する。図７を参照して、電子電流
とホール電流との比は、コレクタ電圧が１Ｖ以上では、
電子電流が７７〜７８％、ホール電流が２２〜２３％で
ある。
ｍの場合について説明する。図７を参照して、電子電流
とホール電流との比は、コレクタ電圧が１Ｖ以上では、
電子電流が７７〜７８％、ホール電流が２２〜２３％で
ある。
【００７３】図６からは、コレクタ電圧を６Ｖまで増加
しても、コレクタ電流はあまり増えていないことがわか
る。
しても、コレクタ電流はあまり増えていないことがわか
る。
【００７４】この場合においても、図７および図８か
ら、コレクタ電極５における電子とホールとの電流比
は、コレクタ電圧が１Ｖ以上ではほぼ一定となっている
ことがわかる。
ら、コレクタ電極５における電子とホールとの電流比
は、コレクタ電圧が１Ｖ以上ではほぼ一定となっている
ことがわかる。
【００７５】以上の考察から、本実施の形態１における
ＩＧＢＴにおいては、コレクタ電極から注入されるホー
ルの全電流に占める割合は、コレクタ側の構造により決
定されており、オンしている状態では、コレクタ電流の
密度によらずほぼ一定の値を示している。
ＩＧＢＴにおいては、コレクタ電極から注入されるホー
ルの全電流に占める割合は、コレクタ側の構造により決
定されており、オンしている状態では、コレクタ電流の
密度によらずほぼ一定の値を示している。
【００７６】あるコレクタ電流の密度は、たとえば１０
０Ａ／ｃｍ2 になるコレクタ電圧値をオン電圧と呼ぶ
が、コレクタ側の構造を選ぶことにより、オン電圧値は
制御可能なことがわかる。
０Ａ／ｃｍ2 になるコレクタ電圧値をオン電圧と呼ぶ
が、コレクタ側の構造を選ぶことにより、オン電圧値は
制御可能なことがわかる。
【００７７】また、Ｗ1 ＝０μｍ，５．０μｍ，６．０
μｍのオン電圧値におけるホール電流の比は、０＞５．
０＞６．０の順に抑制されており、ホールの注入を抑制
することにより、オン電圧値が制御されていることがわ
かる。
μｍのオン電圧値におけるホール電流の比は、０＞５．
０＞６．０の順に抑制されており、ホールの注入を抑制
することにより、オン電圧値が制御されていることがわ
かる。
【００７８】また、本実施の形態１においては、ｎ+ 型
層３の横方向への拡散深さと縦方向への拡散深さの割合
が横／縦＝０．８程度であるとすると、ｎ+ 型層３のｎ
- 型層１に対する拡散深さが１０μｍの場合には、横方
向には左右に８μｍ程度拡散し、繰返しピッチが、おお
よそ２０μｍ程度以上あればホールの注入コントロール
が可能であることがわかる。
層３の横方向への拡散深さと縦方向への拡散深さの割合
が横／縦＝０．８程度であるとすると、ｎ+ 型層３のｎ
- 型層１に対する拡散深さが１０μｍの場合には、横方
向には左右に８μｍ程度拡散し、繰返しピッチが、おお
よそ２０μｍ程度以上あればホールの注入コントロール
が可能であることがわかる。
【００７９】したがって、従来におけるショートコレク
タ構造においては、ショート部の繰返しピッチが１００
μｍ程度必要であったが、本実施の形態１においては、
ｎ+型層３の繰返しピッチを１／５倍程度の長さに短く
設定できることが明らかになった。
タ構造においては、ショート部の繰返しピッチが１００
μｍ程度必要であったが、本実施の形態１においては、
ｎ+型層３の繰返しピッチを１／５倍程度の長さに短く
設定できることが明らかになった。
【００８０】また、本実施の形態１に示すように、トレ
ンチゲートＩＧＢＴなどの第１主面側のバイポーラ素子
の繰返しピッチの短いデバイスにおいては、繰返しピッ
チを短く設定することのできる本実施の形態におけるｎ
+ 型層の方が、半導体装置の特性の均一化を図る上で好
ましい構造であると言える。
ンチゲートＩＧＢＴなどの第１主面側のバイポーラ素子
の繰返しピッチの短いデバイスにおいては、繰返しピッ
チを短く設定することのできる本実施の形態におけるｎ
+ 型層の方が、半導体装置の特性の均一化を図る上で好
ましい構造であると言える。
【００８１】（実施の形態２）以下、この発明に基づい
た実施の形態２における半導体装置およびその製造方法
について、図１３〜図２０を参照して説明する。
た実施の形態２における半導体装置およびその製造方法
について、図１３〜図２０を参照して説明する。
【００８２】まず図１３を参照して、本実施の形態２に
おける半導体装置の断面構造について説明する。この半
導体装置は、上述した実施の形態１におけるＩＧＢＴと
同様の構成よりなり、同一の機能を有する箇所には同一
の符号を付している。
おける半導体装置の断面構造について説明する。この半
導体装置は、上述した実施の形態１におけるＩＧＢＴと
同様の構成よりなり、同一の機能を有する箇所には同一
の符号を付している。
【００８３】実施の形態１におけるＩＧＢＴと本実施の
形態２におけるＩＧＢＴとの相違点は、ｎ+ 型層３がｎ
型バッファ層２内のみではなく、ｎ- 型層１まで広く拡
散している点にある。ここで、図１３中Ｃ′−Ｃ、Ｄ′
−Ｄ線に従った不純物のプロファイルについて図１４お
よび図１５に示す。
形態２におけるＩＧＢＴとの相違点は、ｎ+ 型層３がｎ
型バッファ層２内のみではなく、ｎ- 型層１まで広く拡
散している点にある。ここで、図１３中Ｃ′−Ｃ、Ｄ′
−Ｄ線に従った不純物のプロファイルについて図１４お
よび図１５に示す。
【００８４】次に、図１６〜図２０を参照して、本実施
の形態２におけるＩＧＢＴの製造方法について説明す
る。
の形態２におけるＩＧＢＴの製造方法について説明す
る。
【００８５】まず、図１６を参照して、不純物濃度が１
×１０13ｃｍ-3以下のｎ- シリコン基板からなるｎ- 型
層１の第２主面側に、ｎ型不純物として、たとえば拡散
係数の大きいリンなどを、注入量５×１０13〜５×１０
16ｃｍ-2、注入エネルギ１００ｋｅＶ以下で注入する。
×１０13ｃｍ-3以下のｎ- シリコン基板からなるｎ- 型
層１の第２主面側に、ｎ型不純物として、たとえば拡散
係数の大きいリンなどを、注入量５×１０13〜５×１０
16ｃｍ-2、注入エネルギ１００ｋｅＶ以下で注入する。
【００８６】次に、図１７を参照して、第２主面側に、
所定の開口部を有するレジスト膜２１をフォトリソグラ
フィ技術を用いて成膜し、ｎ型バッファ層２に、ｎ型の
不純物として、たとえば拡散係数の大きいリンなどをｎ
型バッファ層２の注入量〜５×１０16ｃｍ-2、注入エネ
ルギ１００ｋｅＶ以下で注入する。その後、図１８に示
すように、レジスト膜２１を除去する。
所定の開口部を有するレジスト膜２１をフォトリソグラ
フィ技術を用いて成膜し、ｎ型バッファ層２に、ｎ型の
不純物として、たとえば拡散係数の大きいリンなどをｎ
型バッファ層２の注入量〜５×１０16ｃｍ-2、注入エネ
ルギ１００ｋｅＶ以下で注入する。その後、図１８に示
すように、レジスト膜２１を除去する。
【００８７】次に、基板を１２００℃〜１２５０℃の高
温で２０〜３０時間加熱処理を行ない、不純物を拡散さ
せて、図１９に示すように、ｎ型バッファ層２上にｎ+
型層３を完成させる。
温で２０〜３０時間加熱処理を行ない、不純物を拡散さ
せて、図１９に示すように、ｎ型バッファ層２上にｎ+
型層３を完成させる。
【００８８】次に、図２０を参照して、第２主面側全面
に、ｐ型の不純物として、ホウ素、ガリウムなどを注入
量ｎ+ 型層３の注入量以上〜５×１０16ｃｍ-3、注入エ
ネルギ１００ｋｅＶ以下で注入し、その後、１１００℃
〜１２００℃の高温で１〜５時間加熱処理を行なうこと
により、ｐ型コレクタ層２を完成させる。以上の加熱処
理を行なうことにより、図１４および図１５に示すプロ
ファイルからなるｎ型バッファ層２、ｎ+ 型層３および
ｐ型コレクタ層４が形成される。
に、ｐ型の不純物として、ホウ素、ガリウムなどを注入
量ｎ+ 型層３の注入量以上〜５×１０16ｃｍ-3、注入エ
ネルギ１００ｋｅＶ以下で注入し、その後、１１００℃
〜１２００℃の高温で１〜５時間加熱処理を行なうこと
により、ｐ型コレクタ層２を完成させる。以上の加熱処
理を行なうことにより、図１４および図１５に示すプロ
ファイルからなるｎ型バッファ層２、ｎ+ 型層３および
ｐ型コレクタ層４が形成される。
【００８９】その後、公知技術を用いて、第２主面側に
コレクタ電極５、第１主面側にゲートトレンチなどを形
成することにより、図１３に示す本実施の形態２におけ
るＩＧＢＴが完成する。
コレクタ電極５、第１主面側にゲートトレンチなどを形
成することにより、図１３に示す本実施の形態２におけ
るＩＧＢＴが完成する。
【００９０】以上、本実施の形態２におけるＩＧＢＴの
構造を用いることによっても、実施の形態１におけるＩ
ＧＢＴと同様に、第１領域４ａにおけるｐ型コレクタ層
４からｎ+ 型層３へのホールの注入が抑制されるように
なり、第２領域４ｂにおいて、ｐ型コレクタ層４からｎ
型バッファ層２へのホールが抑制されないことになる。
構造を用いることによっても、実施の形態１におけるＩ
ＧＢＴと同様に、第１領域４ａにおけるｐ型コレクタ層
４からｎ+ 型層３へのホールの注入が抑制されるように
なり、第２領域４ｂにおいて、ｐ型コレクタ層４からｎ
型バッファ層２へのホールが抑制されないことになる。
【００９１】また、ｎ+ 型層３の横方向（Ｘ）への拡散
深さと縦方向（Ｙ）への拡散深さの割合が、横／縦＝
０．８程度であるとすると、ｎ+ 型層３の基板に対する
拡散深さが４０μｍの場合には、横方向には、左右に３
２μｍ程度拡散し、繰返しのピッチがおおよそ６０μｍ
程度以上あれば、ホールの注入コントロールが可能とな
ることがわかる。したがって、オン電圧の制御が可能と
なることがわかる。
深さと縦方向（Ｙ）への拡散深さの割合が、横／縦＝
０．８程度であるとすると、ｎ+ 型層３の基板に対する
拡散深さが４０μｍの場合には、横方向には、左右に３
２μｍ程度拡散し、繰返しのピッチがおおよそ６０μｍ
程度以上あれば、ホールの注入コントロールが可能とな
ることがわかる。したがって、オン電圧の制御が可能と
なることがわかる。
【００９２】したがって、本実施の形態２においても、
従来のショートコレクタ構造に設けられるショート部の
ピッチに対して、３／５倍程度の長さに短く設定できる
ことが可能となる。
従来のショートコレクタ構造に設けられるショート部の
ピッチに対して、３／５倍程度の長さに短く設定できる
ことが可能となる。
【００９３】また、本実施の形態２においても、トレン
チゲートＩＧＢＴなどの表面の繰返しピッチの短いデバ
イスには、繰返しピッチを短く設定できる点で、半導体
装置の動作特性の均一性を向上させることが可能とな
る。
チゲートＩＧＢＴなどの表面の繰返しピッチの短いデバ
イスには、繰返しピッチを短く設定できる点で、半導体
装置の動作特性の均一性を向上させることが可能とな
る。
【００９４】（実施の形態３）以下、この発明に基づい
た実施の形態３における半導体装置およびその製造方法
について図２１〜図２９を参照して説明する。
た実施の形態３における半導体装置およびその製造方法
について図２１〜図２９を参照して説明する。
【００９５】本実施の形態３における半導体装置は、実
施の形態１において説明したＩＧＢＴと同様の構成より
なり、同一の機能を有する箇所には同一の符号を付して
いる。
施の形態１において説明したＩＧＢＴと同様の構成より
なり、同一の機能を有する箇所には同一の符号を付して
いる。
【００９６】まず、図２１を参照して、本実施の形態３
におけるＩＧＢＴと実施の形態１におけるＩＧＢＴとの
相違点は、ｐ型コレクタ層４の第１の領域４ａが第２の
領域４ｂよりも不純物濃度が高く設定され、さらに第１
主面に向かう不純物の拡散深さがさらに深くなるように
形成されている。ここで、図２１中Ｅ′−Ｅ、Ｆ′−Ｆ
線に対応する不純物濃度のプロファイルを図２２および
図２３に示す。
におけるＩＧＢＴと実施の形態１におけるＩＧＢＴとの
相違点は、ｐ型コレクタ層４の第１の領域４ａが第２の
領域４ｂよりも不純物濃度が高く設定され、さらに第１
主面に向かう不純物の拡散深さがさらに深くなるように
形成されている。ここで、図２１中Ｅ′−Ｅ、Ｆ′−Ｆ
線に対応する不純物濃度のプロファイルを図２２および
図２３に示す。
【００９７】次に、上記構造よりなる本実施の形態３に
おけるＩＧＢＴの製造方法について、図２４〜図２９を
参照して説明する。
おけるＩＧＢＴの製造方法について、図２４〜図２９を
参照して説明する。
【００９８】まず、図２４を参照して、不純物濃度が１
×１０13ｃｍ-3以下のｎ- シリコン基板からなるｎ- 型
層１の第２主面側に、ｎ型不純物として、たとえば拡散
係数の大きいリンのイオンなどを注入量５×１０13〜５
×１０16ｃｍ-2、注入エネルギ１００ｋｅＶ以下で注入
し、その後、１２００℃〜１２５０℃の高温で、２０〜
３０時間加熱処理を行なうことにより、ｎ型バッファ層
２を形成する。なお、ｎ型バッファ層の他の製造方法と
しては、エピタキシャル成長を用いて、イオン注入法に
より形成する場合と、同程度のｎ型不純物濃度を有する
シリコン結晶層を形成する方法を用いることも可能であ
る。
×１０13ｃｍ-3以下のｎ- シリコン基板からなるｎ- 型
層１の第２主面側に、ｎ型不純物として、たとえば拡散
係数の大きいリンのイオンなどを注入量５×１０13〜５
×１０16ｃｍ-2、注入エネルギ１００ｋｅＶ以下で注入
し、その後、１２００℃〜１２５０℃の高温で、２０〜
３０時間加熱処理を行なうことにより、ｎ型バッファ層
２を形成する。なお、ｎ型バッファ層の他の製造方法と
しては、エピタキシャル成長を用いて、イオン注入法に
より形成する場合と、同程度のｎ型不純物濃度を有する
シリコン結晶層を形成する方法を用いることも可能であ
る。
【００９９】次に、図２５を参照して、第２主面側に所
定の開口部を有するレジスト膜２２をフォトリソグラフ
ィ技術を用いて成膜し、ｎ型バッファ層２に、ｎ型の不
純物として、たとえば、拡散係数の大きいリンのイオン
などをｎ型バッファ層２の注入量〜５×１０16ｃｍ-2、
注入エネルギ１００ｋｅＶ以下で注入する。その後、図
２６に示すようにレジスト膜２２を除去した後、１２０
０℃〜１２５０℃の高温で１〜１０時間加熱処理を行な
い、ｎ+ 型層３を形成する。
定の開口部を有するレジスト膜２２をフォトリソグラフ
ィ技術を用いて成膜し、ｎ型バッファ層２に、ｎ型の不
純物として、たとえば、拡散係数の大きいリンのイオン
などをｎ型バッファ層２の注入量〜５×１０16ｃｍ-2、
注入エネルギ１００ｋｅＶ以下で注入する。その後、図
２６に示すようにレジスト膜２２を除去した後、１２０
０℃〜１２５０℃の高温で１〜１０時間加熱処理を行な
い、ｎ+ 型層３を形成する。
【０１００】次に、図２７を参照して、第２主面側全面
に、ｐ型の不純物として、ホウ素などを注入量ｎ+ 型層
３の注入量〜５×１０-16 ｃｍ-2、注入エネルギ１００
ｋｅＶ以下で注入し、ｐ型コレクタ層４を形成する。
に、ｐ型の不純物として、ホウ素などを注入量ｎ+ 型層
３の注入量〜５×１０-16 ｃｍ-2、注入エネルギ１００
ｋｅＶ以下で注入し、ｐ型コレクタ層４を形成する。
【０１０１】次に、ｎ+ 型層３を覆うように、リソグラ
フィ技術を用いて、レジスト膜２３を成膜し、このレジ
スト膜２３をマスクとして、ｐ型コレクタ層４に、ｐ型
の不純物として、ホウ素などを注入量ｎ+ 型層〜５×１
０-16 ｃｍ-2、注入エネルギ１００ｋｅＶ以下で注入
し、図２８に示すように、ｐ型コレクタ層４に、第１領
域４ａと、第１領域４ａよりも不純物濃度が高濃度の第
２領域４ｂを形成する。
フィ技術を用いて、レジスト膜２３を成膜し、このレジ
スト膜２３をマスクとして、ｐ型コレクタ層４に、ｐ型
の不純物として、ホウ素などを注入量ｎ+ 型層〜５×１
０-16 ｃｍ-2、注入エネルギ１００ｋｅＶ以下で注入
し、図２８に示すように、ｐ型コレクタ層４に、第１領
域４ａと、第１領域４ａよりも不純物濃度が高濃度の第
２領域４ｂを形成する。
【０１０２】次に、図２９に示すように、基板を１１０
０℃〜１２００℃の高温で１〜５時間加熱処理を行なう
ことにより、ｐ型コレクタ層４を完成させる。以上の工
程により、図２２および図２３に示す不純物のプロファ
イルが完成する。
０℃〜１２００℃の高温で１〜５時間加熱処理を行なう
ことにより、ｐ型コレクタ層４を完成させる。以上の工
程により、図２２および図２３に示す不純物のプロファ
イルが完成する。
【０１０３】その後、公知の技術を用いて、第２主面側
にコレクタ電極５、第１主面側にゲートトレンチ等を形
成することにより、図２１に示す本実施の形態３におけ
るＩＧＢＴが完成する。
にコレクタ電極５、第１主面側にゲートトレンチ等を形
成することにより、図２１に示す本実施の形態３におけ
るＩＧＢＴが完成する。
【０１０４】以上、本実施の形態３におけるＩＧＢＴに
おいても、実施の形態２と同様の作用効果を得ることが
できる。したがって、ｎ+ 型層３の横方向への拡散深さ
と縦方向への拡散深さの割合が横／縦＝０．８程度であ
るとすると、ｎ+ 型層３のｎ - 型層１に対する拡散深さ
が１０μｍの場合には、横方向には左右に８μｍ程度拡
散し、繰返しピッチが、おおよそ２０μｍ程度以上あれ
ばホールの注入コントロールが可能であることがわか
る。
おいても、実施の形態２と同様の作用効果を得ることが
できる。したがって、ｎ+ 型層３の横方向への拡散深さ
と縦方向への拡散深さの割合が横／縦＝０．８程度であ
るとすると、ｎ+ 型層３のｎ - 型層１に対する拡散深さ
が１０μｍの場合には、横方向には左右に８μｍ程度拡
散し、繰返しピッチが、おおよそ２０μｍ程度以上あれ
ばホールの注入コントロールが可能であることがわか
る。
【０１０５】したがって、従来におけるショートコレク
タ構造においては、ショート部の繰返しピッチが１００
μｍ程度必要であったが、本実施の形態３においては、
ｎ+型層３の繰返しピッチを１／５倍程度の長さに短く
設定できることが明らかになった。
タ構造においては、ショート部の繰返しピッチが１００
μｍ程度必要であったが、本実施の形態３においては、
ｎ+型層３の繰返しピッチを１／５倍程度の長さに短く
設定できることが明らかになった。
【０１０６】また、本実施の形態１と同様に、トレンチ
ゲートＩＧＢＴなどの第１主面側のバイポーラ素子の繰
返しピッチの短いデバイスにおいては、繰返しピッチを
短く設定することのできる本実施の形態におけるｎ+ 型
層の方が、半導体装置の特性の均一化を図る上で好まし
い構造であると言える。
ゲートＩＧＢＴなどの第１主面側のバイポーラ素子の繰
返しピッチの短いデバイスにおいては、繰返しピッチを
短く設定することのできる本実施の形態におけるｎ+ 型
層の方が、半導体装置の特性の均一化を図る上で好まし
い構造であると言える。
【０１０７】さらに、本実施の形態３におけるＩＧＢＴ
においては、図１において、ｎ+ 型層３のｐ型コレクタ
層４側の形状（図１中Ｓで囲む領域）は、任意の形状に
設計することができない。これは、ｐ型コレクタ層４
は、図１２で示した工程に示すように、マスクを用いず
に、基板全面に一様にｐ型の不純物を注入するため、既
に基板に作り込んであるｎ+ 型層３とｐ型コレクタ層４
とによって、自然にｐｎ接合面が形成されるからであ
る。
においては、図１において、ｎ+ 型層３のｐ型コレクタ
層４側の形状（図１中Ｓで囲む領域）は、任意の形状に
設計することができない。これは、ｐ型コレクタ層４
は、図１２で示した工程に示すように、マスクを用いず
に、基板全面に一様にｐ型の不純物を注入するため、既
に基板に作り込んであるｎ+ 型層３とｐ型コレクタ層４
とによって、自然にｐｎ接合面が形成されるからであ
る。
【０１０８】一方、本実施の形態３においては、図２７
で示したように、第１領域４ａを形成するために、マス
クを用いて形成しているため、ｎ+ 型層３のｐ型コレク
タ層４側の形状（図２１中Ｓで囲む領域）の形状を任意
に設定することができる。その結果、ｎ+ 型層３を形成
する際に、ｎ+ 型層３の幅（Ｗ3 ）を自由に変えること
ができるため、その結果オン電圧の制御がより細かく制
御することが可能になる。
で示したように、第１領域４ａを形成するために、マス
クを用いて形成しているため、ｎ+ 型層３のｐ型コレク
タ層４側の形状（図２１中Ｓで囲む領域）の形状を任意
に設定することができる。その結果、ｎ+ 型層３を形成
する際に、ｎ+ 型層３の幅（Ｗ3 ）を自由に変えること
ができるため、その結果オン電圧の制御がより細かく制
御することが可能になる。
【０１０９】（実施の形態４）以下、この発明に基づい
た実施の形態４における半導体装置およびその製造方法
について図３０〜図４０を参照して説明する。
た実施の形態４における半導体装置およびその製造方法
について図３０〜図４０を参照して説明する。
【０１１０】まず、図３０を参照して、本実施の形態４
における半導体装置の断面構造について説明する。この
実施の形態４における半導体装置は、図１３に示す実施
の形態２におけるＩＧＢＴと比較した場合、ｐ型コレク
タ層４の第１の領域４ａの不純物濃度が第２の領域４ｂ
よりも高濃度に形成され、かつ第１主面へ向かう不純物
の拡散深さが深く形成されている。
における半導体装置の断面構造について説明する。この
実施の形態４における半導体装置は、図１３に示す実施
の形態２におけるＩＧＢＴと比較した場合、ｐ型コレク
タ層４の第１の領域４ａの不純物濃度が第２の領域４ｂ
よりも高濃度に形成され、かつ第１主面へ向かう不純物
の拡散深さが深く形成されている。
【０１１１】図３０におけるＧ′−Ｇ、Ｈ′−Ｈ線に対
応する不純物濃度のプロファイルを図３１および図３２
に示す。
応する不純物濃度のプロファイルを図３１および図３２
に示す。
【０１１２】次に、上記構造よりなる本実施の形態４に
おけるＩＧＢＴの製造方法について、図３３〜図４０を
参照して説明する。まず図３３を参照して、不純物濃度
が１×１０13ｃｍ-3以下のｎ- シリコン基板からなるｎ
- 型層１の第２主面側にｎ型不純物として、たとえば拡
散係数の大きいリンを注入量５×１０13〜５×１０16ｃ
ｍ-2、注入エネルギ１００ｋｅＶ以下で注入し、ｎ型バ
ッファ層２を形成する。
おけるＩＧＢＴの製造方法について、図３３〜図４０を
参照して説明する。まず図３３を参照して、不純物濃度
が１×１０13ｃｍ-3以下のｎ- シリコン基板からなるｎ
- 型層１の第２主面側にｎ型不純物として、たとえば拡
散係数の大きいリンを注入量５×１０13〜５×１０16ｃ
ｍ-2、注入エネルギ１００ｋｅＶ以下で注入し、ｎ型バ
ッファ層２を形成する。
【０１１３】次に、図３４を参照して、ｎ型バッファ層
２の表面に、所定の開口部を有するレジスト膜２４をフ
ォトリソグラフィ技術を用いて成膜し、ｎ型バッファ層
２に、ｎ型の不純物として、たとえば拡散係数の大きい
リンなどをｎ型バッファ層２の注入量〜５×１０16ｃｍ
-2、注入エネルギ１００ｋｅＶ以下で注入し、図３５に
示すように、ｎ+ 型層３を形成し、その後レジスト膜２
４を除去する。
２の表面に、所定の開口部を有するレジスト膜２４をフ
ォトリソグラフィ技術を用いて成膜し、ｎ型バッファ層
２に、ｎ型の不純物として、たとえば拡散係数の大きい
リンなどをｎ型バッファ層２の注入量〜５×１０16ｃｍ
-2、注入エネルギ１００ｋｅＶ以下で注入し、図３５に
示すように、ｎ+ 型層３を形成し、その後レジスト膜２
４を除去する。
【０１１４】次に、図３６を参照して、基板に対して、
１２００℃〜１２５０℃の高温で、２０〜３０時間加熱
処理を行なうことにより、ｎ型バッファ層２およびｎ+
型層３を完成させる。
１２００℃〜１２５０℃の高温で、２０〜３０時間加熱
処理を行なうことにより、ｎ型バッファ層２およびｎ+
型層３を完成させる。
【０１１５】次に図３７を参照して、第２主面側全面
に、ｐ型の不純物として、ホウ素などを注入量ｎ+ 型層
〜５×１０-16 ｃｍ-2、注入エネルギ１００ｋｅＶ以下
で注入し、ｐ型コレクタ層４を形成する。
に、ｐ型の不純物として、ホウ素などを注入量ｎ+ 型層
〜５×１０-16 ｃｍ-2、注入エネルギ１００ｋｅＶ以下
で注入し、ｐ型コレクタ層４を形成する。
【０１１６】次に、ｎ+ 型層３を覆うように、リソグラ
フィ技術を用いてレジスト膜２５を成膜し、このレジス
ト膜２５をマスクとして、ｐ型コレクタ層４にｐ型の不
純物としてホウ素などを注入量ｐ型コレクタ層以上〜５
×１０-16 ｃｍ-2、注入エネルギ１００ｋｅＶで注入
し、ｐ型コレクタ層４に、不純物濃度が高濃度である第
１領域４ａと、通常の不純物濃度である第２領域４ｂと
を形成する。
フィ技術を用いてレジスト膜２５を成膜し、このレジス
ト膜２５をマスクとして、ｐ型コレクタ層４にｐ型の不
純物としてホウ素などを注入量ｐ型コレクタ層以上〜５
×１０-16 ｃｍ-2、注入エネルギ１００ｋｅＶで注入
し、ｐ型コレクタ層４に、不純物濃度が高濃度である第
１領域４ａと、通常の不純物濃度である第２領域４ｂと
を形成する。
【０１１７】その後、図４０に示すように、基板に対し
て、１１００℃〜１２００℃の高温で、１〜５時間加熱
処理を行なうことにより、ｐ型コレクタ層４を完成させ
る。以上の工程により、図３１および図３２に示す不純
物濃度のプロファイルが完成する。
て、１１００℃〜１２００℃の高温で、１〜５時間加熱
処理を行なうことにより、ｐ型コレクタ層４を完成させ
る。以上の工程により、図３１および図３２に示す不純
物濃度のプロファイルが完成する。
【０１１８】以上、本実施の形態４におけるＩＧＢＴの
構造を用いることによっても、実施の形態２におけるＩ
ＧＢＴと同様に、第１領域４ａにおけるｐ型コレクタ層
４からｎ+ 型層３へのホールの注入が抑制されるように
なり、第２領域４ｂにおいて、ｐ型コレクタ層４からｎ
型バッファ層２へのホールが抑制されないことになる。
構造を用いることによっても、実施の形態２におけるＩ
ＧＢＴと同様に、第１領域４ａにおけるｐ型コレクタ層
４からｎ+ 型層３へのホールの注入が抑制されるように
なり、第２領域４ｂにおいて、ｐ型コレクタ層４からｎ
型バッファ層２へのホールが抑制されないことになる。
【０１１９】また、ｎ+ 型層３の横方向（Ｘ）への拡散
深さと縦方向（Ｙ）への拡散深さの割合が、横／縦＝
０．８程度であるとすると、ｎ+ 型層３の基板に対する
拡散深さが４０μｍの場合には、横方向には、左右に３
２μｍ程度拡散し、繰返しのピッチがおおよそ６０μｍ
程度以上あれば、ホールの注入コントロールが可能とな
ることがわかる。したがって、オン電圧の制御が可能と
なることがわかる。
深さと縦方向（Ｙ）への拡散深さの割合が、横／縦＝
０．８程度であるとすると、ｎ+ 型層３の基板に対する
拡散深さが４０μｍの場合には、横方向には、左右に３
２μｍ程度拡散し、繰返しのピッチがおおよそ６０μｍ
程度以上あれば、ホールの注入コントロールが可能とな
ることがわかる。したがって、オン電圧の制御が可能と
なることがわかる。
【０１２０】したがって、本実施の形態４においても、
実施の形態２と同様、従来のショートコレクタ構造に設
けられるショート部のピッチに対して、３／５倍程度の
長さに短く設定できることが可能となる。
実施の形態２と同様、従来のショートコレクタ構造に設
けられるショート部のピッチに対して、３／５倍程度の
長さに短く設定できることが可能となる。
【０１２１】また、本実施の形態４においても、トレン
チゲートＩＧＢＴなどの表面の繰返しピッチの短いデバ
イスには、繰返しピッチを短く設定できる点で、半導体
装置の動作特性の均一性を向上させることが可能とな
る。
チゲートＩＧＢＴなどの表面の繰返しピッチの短いデバ
イスには、繰返しピッチを短く設定できる点で、半導体
装置の動作特性の均一性を向上させることが可能とな
る。
【０１２２】さらに、実施の形態２におけるＩＧＢＴに
おいては、図１３において、ｎ+ 型層３のｐ型コレクタ
層４側の形状（図１中Ｓで囲む領域）は、任意の形状に
設計することができない。これは、ｐ型コレクタ層４
は、図２０で示した工程に示すように、マスクを用いず
に、基板全面に一様にｐ型の不純物を注入するため、既
に基板に作り込んであるｎ+ 型層３とｐ型コレクタ層４
とによって、自然にｐｎ接合面が形成されるからであ
る。
おいては、図１３において、ｎ+ 型層３のｐ型コレクタ
層４側の形状（図１中Ｓで囲む領域）は、任意の形状に
設計することができない。これは、ｐ型コレクタ層４
は、図２０で示した工程に示すように、マスクを用いず
に、基板全面に一様にｐ型の不純物を注入するため、既
に基板に作り込んであるｎ+ 型層３とｐ型コレクタ層４
とによって、自然にｐｎ接合面が形成されるからであ
る。
【０１２３】一方、本実施の形態４においては、図３３
で示したように、第１領域４ａを形成するために、マス
クを用いて形成しているため、ｎ+ 型層３のｐ型コレク
タ層４側の形状（図３０中Ｓで囲む領域）の形状を任意
に設定することができる。その結果、ｎ+ 型層３を形成
する際に、ｎ+ 型層３の幅（Ｗ3 ）を自由に変えること
ができるため、オン電圧の制御がより細かく制御するこ
とが可能になる。
で示したように、第１領域４ａを形成するために、マス
クを用いて形成しているため、ｎ+ 型層３のｐ型コレク
タ層４側の形状（図３０中Ｓで囲む領域）の形状を任意
に設定することができる。その結果、ｎ+ 型層３を形成
する際に、ｎ+ 型層３の幅（Ｗ3 ）を自由に変えること
ができるため、オン電圧の制御がより細かく制御するこ
とが可能になる。
【０１２４】以上、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく、特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく、特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０１２５】
【発明の効果】以上、この発明に基づく半導体装置およ
びその製造方法によれば、第１半導体層と第３半導体層
とに挟まれる領域に、第１半導体層と同一の導電型で、
第１半導体層よりも不純物濃度が高濃度である第２半導
体層が形成されることになる。
びその製造方法によれば、第１半導体層と第３半導体層
とに挟まれる領域に、第１半導体層と同一の導電型で、
第１半導体層よりも不純物濃度が高濃度である第２半導
体層が形成されることになる。
【０１２６】その結果、第３半導体層と第１半導体層と
が接する領域において、ホールの注入が抑制され、第２
半導体層が介在する領域においては、ホールの注入を抑
制することが可能となり、ターンオフ時の電力損失であ
るターンオフ損失を小さくすることが可能となる。
が接する領域において、ホールの注入が抑制され、第２
半導体層が介在する領域においては、ホールの注入を抑
制することが可能となり、ターンオフ時の電力損失であ
るターンオフ損失を小さくすることが可能となる。
【０１２７】また、従来のコレクタショート構造では領
域の抵抗値を実用的な値とするために、ショート部の間
隔が数百μｍ程度と極めて広くする必要があるため、結
果的にチップ内における半導体装置の特性に不均一が生
じるといった問題が生じていたが、本構造によれば、第
３半導体層の形成されるピッチを従来のショート部の間
隔の１／５程度まで小さくすることが可能であるため、
同一チップ内における半導体装置の特性の均一化を図る
ことが可能となる。
域の抵抗値を実用的な値とするために、ショート部の間
隔が数百μｍ程度と極めて広くする必要があるため、結
果的にチップ内における半導体装置の特性に不均一が生
じるといった問題が生じていたが、本構造によれば、第
３半導体層の形成されるピッチを従来のショート部の間
隔の１／５程度まで小さくすることが可能であるため、
同一チップ内における半導体装置の特性の均一化を図る
ことが可能となる。
【０１２８】さらに、第３半導体層は、不純物の導入と
いう従来技術を用いて容易に製造することができるた
め、製造工程における問題も生じることがない。
いう従来技術を用いて容易に製造することができるた
め、製造工程における問題も生じることがない。
【図１】 この発明に基づく実施の形態１におけるＩＧ
ＢＴの断面構造図である。
ＢＴの断面構造図である。
【図２】 図１中Ａ′−Ａ線に従った不純物のプロファ
イルを示す図である。
イルを示す図である。
【図３】 図１中Ｂ′−Ｂ線に従った不純物のプロファ
イルを示す図である。
イルを示す図である。
【図４】 コレクタ電極付近の電子電流分布を示す図で
ある。
ある。
【図５】 コレクタ電極付近のホール電流分布を示す図
である。
である。
【図６】 コレクタ電圧とコレクタ電流との関係を示す
図である。
図である。
【図７】 コレクタ電極における電子とホールとの全電
流に占める割合を示す図である。
流に占める割合を示す図である。
【図８】 コレクタ電極におけるホールの全電流に占め
る割合を示す図である。
る割合を示す図である。
【図９】 この発明に基づく実施の形態１におけるＩＧ
ＢＴの製造工程を示す第１断面工程図である。
ＢＴの製造工程を示す第１断面工程図である。
【図１０】 この発明に基づく実施の形態１におけるＩ
ＧＢＴの製造工程を示す第２断面工程図である。
ＧＢＴの製造工程を示す第２断面工程図である。
【図１１】 この発明に基づく実施の形態１におけるＩ
ＧＢＴの製造工程を示す第３断面工程図である。
ＧＢＴの製造工程を示す第３断面工程図である。
【図１２】 この発明に基づく実施の形態１におけるＩ
ＧＢＴの製造工程を示す第４断面工程図である。
ＧＢＴの製造工程を示す第４断面工程図である。
【図１３】 この発明に基づく実施の形態２におけるＩ
ＧＢＴの断面構造図である。
ＧＢＴの断面構造図である。
【図１４】 図１３中Ｃ′−Ｃ線に従った不純物のプロ
ファイルを示す図である。
ファイルを示す図である。
【図１５】 図１３中Ｄ′−Ｄ線に従った不純物のプロ
ファイルを示す図である。
ファイルを示す図である。
【図１６】 この発明に基づく実施の形態２におけるＩ
ＧＢＴの製造工程を示す第１断面工程図である。
ＧＢＴの製造工程を示す第１断面工程図である。
【図１７】 この発明に基づく実施の形態２におけるＩ
ＧＢＴの製造工程を示す第２断面工程図である。
ＧＢＴの製造工程を示す第２断面工程図である。
【図１８】 この発明に基づく実施の形態２におけるＩ
ＧＢＴの製造工程を示す第３断面工程図である。
ＧＢＴの製造工程を示す第３断面工程図である。
【図１９】 この発明に基づく実施の形態２におけるＩ
ＧＢＴの製造工程を示す第４断面工程図である。
ＧＢＴの製造工程を示す第４断面工程図である。
【図２０】 この発明に基づく実施の形態２におけるＩ
ＧＢＴの製造工程を示す第５断面工程図である。
ＧＢＴの製造工程を示す第５断面工程図である。
【図２１】 この発明に基づく実施の形態３におけるＩ
ＧＢＴの断面構造図である。
ＧＢＴの断面構造図である。
【図２２】 図２１中Ｅ′−Ｅ線に従った不純物のプロ
ファイルを示す図である。
ファイルを示す図である。
【図２３】 図２１中Ｆ′−Ｆ線に従った不純物のプロ
ファイルを示す図である。
ファイルを示す図である。
【図２４】 この発明に基づく実施の形態３におけるＩ
ＧＢＴの製造工程を示す第１断面工程図である。
ＧＢＴの製造工程を示す第１断面工程図である。
【図２５】 この発明に基づく実施の形態３におけるＩ
ＧＢＴの製造工程を示す第２断面工程図である。
ＧＢＴの製造工程を示す第２断面工程図である。
【図２６】 この発明に基づく実施の形態３におけるＩ
ＧＢＴの製造工程を示す第３断面工程図である。
ＧＢＴの製造工程を示す第３断面工程図である。
【図２７】 この発明に基づく実施の形態３におけるＩ
ＧＢＴの製造工程を示す第４断面工程図である。
ＧＢＴの製造工程を示す第４断面工程図である。
【図２８】 この発明に基づく実施の形態３におけるＩ
ＧＢＴの製造工程を示す第５断面工程図である。
ＧＢＴの製造工程を示す第５断面工程図である。
【図２９】 この発明に基づく実施の形態３におけるＩ
ＧＢＴの製造工程を示す第６断面工程図である。
ＧＢＴの製造工程を示す第６断面工程図である。
【図３０】 この発明に基づく実施の形態４におけるＩ
ＧＢＴの断面構造図である。
ＧＢＴの断面構造図である。
【図３１】 図３０中Ｇ′−Ｇ線に従った不純物のプロ
ファイルを示す図である。
ファイルを示す図である。
【図３２】 図３０中Ｈ′−Ｈ線に従った不純物のプロ
ファイルを示す図である。
ファイルを示す図である。
【図３３】 この発明に基づく実施の形態４におけるＩ
ＧＢＴの製造工程を示す第１断面工程図である。
ＧＢＴの製造工程を示す第１断面工程図である。
【図３４】 この発明に基づく実施の形態４におけるＩ
ＧＢＴの製造工程を示す第２断面工程図である。
ＧＢＴの製造工程を示す第２断面工程図である。
【図３５】 この発明に基づく実施の形態４におけるＩ
ＧＢＴの製造工程を示す第３断面工程図である。
ＧＢＴの製造工程を示す第３断面工程図である。
【図３６】 この発明に基づく実施の形態４におけるＩ
ＧＢＴの製造工程を示す第４断面工程図である。
ＧＢＴの製造工程を示す第４断面工程図である。
【図３７】 この発明に基づく実施の形態４におけるＩ
ＧＢＴの製造工程を示す第５断面工程図である。
ＧＢＴの製造工程を示す第５断面工程図である。
【図３８】 この発明に基づく実施の形態４におけるＩ
ＧＢＴの製造工程を示す第６断面工程図である。
ＧＢＴの製造工程を示す第６断面工程図である。
【図３９】 この発明に基づく実施の形態４におけるＩ
ＧＢＴの製造工程を示す第７断面工程図である。
ＧＢＴの製造工程を示す第７断面工程図である。
【図４０】 この発明に基づく実施の形態４におけるＩ
ＧＢＴの製造工程を示す第８断面工程図である。
ＧＢＴの製造工程を示す第８断面工程図である。
【図４１】 従来技術におけるＩＧＢＴの断面構造図で
ある。
ある。
【図４２】 図４１中Ｉ′−Ｉ線に従った不純物のプロ
ファイルを示す図である。
ファイルを示す図である。
【図４３】 図４１中Ｊ′−Ｊ線に従った不純物のプロ
ファイルを示す図である。
ファイルを示す図である。
【図４４】 ＩＧＢＴが一般的にインバータ応用で用い
られる回路構造を示す図である。
られる回路構造を示す図である。
【図４５】 公報に開示された半導体装置のアノード
（コレクタ）側の構成を示す概略断面図である。
（コレクタ）側の構成を示す概略断面図である。
１ ｎ- 型層、２ ｎ型バッファ層、３ ｎ+ 型層、４
ｐ型コレクタ層、５コレクタ電極、６ コレクタ端
子、７ａ トレンチ溝、７ｂ ゲート絶縁膜、７ｃ 埋
込ゲート、７ｅ エミッタ端子、７ｇ ゲート端子、９
ｐ+ 型不純物層、１０ａ，１０ｂ ｎ+ 型エミッタ領
域、１０ｃ ｐ型ウェル。
ｐ型コレクタ層、５コレクタ電極、６ コレクタ端
子、７ａ トレンチ溝、７ｂ ゲート絶縁膜、７ｃ 埋
込ゲート、７ｅ エミッタ端子、７ｇ ゲート端子、９
ｐ+ 型不純物層、１０ａ，１０ｂ ｎ+ 型エミッタ領
域、１０ｃ ｐ型ウェル。
Claims (10)
- 【請求項１】 真性もしくは第１導電型の半導体基板の
第１主面と第２主面との間で主電流が流れる半導体装置
であって、 前記第２主面側に前記半導体基板よりも不純物濃度が高
濃度である第１導電型の第１半導体層と、 前記第１半導体層の一部領域に、前記第１半導体層より
も不純物濃度が高濃度の第１導電型の第２半導体層と、 前記第１半導体層と前記第２半導体層とを覆うように形
成された前記第１導電型とは逆の導電型である第２導電
型の第３半導体層と、を備え、 前記第３半導体層から前記第１半導体層へのホールの注
入が抑制されず、前記第３半導体層から前記第２半導体
層へのホールの注入が抑制されるように、前記第３半導
体層の前記第１主面側へ向かう不純物の拡散深さが、前
記第２半導体層へ向かう第１領域よりも前記第１半導体
層へ向かう第２領域の方が深く形成される、半導体装
置。 - 【請求項２】 前記第２半導体層は、 前記第１半導体層の領域内にのみ形成される、請求項１
に記載の半導体装置。 - 【請求項３】 前記第２半導体層は、 前記半導体基板の一部領域を含むように形成される、請
求項１に記載の半導体装置。 - 【請求項４】 前記第３半導体層は、 前記第１領域よりも前記第２領域の方が不純物濃度が高
濃度である、請求項１に記載の半導体装置。 - 【請求項５】 前記第１主面には、バイポーラ素子を有
する、請求項１に記載の半導体装置。 - 【請求項６】 前記バイポーラ素子は、トレンチ型ＩＧ
ＢＴである、請求項５に記載の半導体装置。 - 【請求項７】 真性もしくは第１導電型の半導体基板の
第１主面と第２主面との間で主電流が流れる半導体装置
の製造方法であって、 前記第２主面の全面に、前記半導体基板よりも不純物濃
度が高濃度の第１導電型の第１半導体層を形成する工程
と、 前記第１半導体層の所定の領域にのみ第１導電型の不純
物を導入し、前記第１半導体層よりも不純物濃度が高濃
度である第１導電型の第２半導体層を形成する工程と、 前記第１半導体層および前記第２半導体層の全面に、前
記第１導電型とは逆の導電型である第２導電型の不純物
を導入し、前記第１主面側へ向かう不純物の拡散深さ
が、前記第２半導体層へ向かう領域よりも前記第１半導
体層へ向かう領域の方が深くなるように第２導電型の第
３不純物層を形成する工程と、を備えた半導体装置の製
造方法。 - 【請求項８】 真性もしくは第１導電型の半導体基板の
第１主面と第２主面との間で主電流が流れる半導体装置
の製造方法であって、 前記第２主面の全面に第１導電型の不純物を導入し、前
記半導体基板よりも不純物濃度が高濃度の第１導電型の
第１半導体層を形成する工程と、 前記第１半導体層の所定の領域にのみ第１導電型の不純
物を導入し、前記第１半導体層よりも不純物濃度が高濃
度である第１導電型の第２半導体層を形成する工程と、 前記第１半導体層および前記第２半導体層の全面に、前
記第１導電型とは逆の導電型である第２導電型の不純物
を注入し、その後、前記第１半導体層にのみさらに第２
導電型の不純物を注入して、加熱処理を行なうことによ
り、前記第１主面側へ向かう不純物の拡散深さが、前記
第２半導体層へ向かう領域よりも前記第１半導体層へ向
かう領域の方が深く形成され、かつその不純物濃度が、
第２半導体層へ向かう領域よりも前記第１半導体層へ向
かう領域の方が高濃度である第２導電型の第３不純物層
を形成する工程と、を備えた、半導体装置の製造方法。 - 【請求項９】 前記第２半導体層を形成する工程は、 前記第２半導体層を前記第１半導体層内にのみ形成す
る、請求項７または請求項８に記載の半導体装置の製造
方法。 - 【請求項１０】 前記第２半導体層を形成する工程は、 前記第２半導体層を前記第１半導体層から前記半導体基
板の一部領域を含むように形成される、請求項７または
請求項８に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12165296A JP3352592B2 (ja) | 1996-05-16 | 1996-05-16 | 半導体装置およびその製造方法 |
| DE19644504A DE19644504B4 (de) | 1996-05-16 | 1996-10-25 | Halbleitervorrichtung mit hoher Durchbruchspannung und Verfahren zu deren Herstellung |
| US08/745,643 US5751023A (en) | 1996-05-16 | 1996-11-08 | Semiconductor device and method of manufacturing the same |
| KR1019970000342A KR100248644B1 (ko) | 1996-05-16 | 1997-01-09 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12165296A JP3352592B2 (ja) | 1996-05-16 | 1996-05-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307104A true JPH09307104A (ja) | 1997-11-28 |
| JP3352592B2 JP3352592B2 (ja) | 2002-12-03 |
Family
ID=14816556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12165296A Expired - Fee Related JP3352592B2 (ja) | 1996-05-16 | 1996-05-16 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5751023A (ja) |
| JP (1) | JP3352592B2 (ja) |
| KR (1) | KR100248644B1 (ja) |
| DE (1) | DE19644504B4 (ja) |
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| DE112017008011T5 (de) | 2017-09-07 | 2020-07-09 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
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| DE19727676A1 (de) * | 1997-06-30 | 1999-01-07 | Asea Brown Boveri | MOS gesteuertes Leistungshalbleiterbauelement |
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