JP5345596B2 - ソフトリカバリ挙動をもつサージ電流耐性半導体ダイオードおよび半導体ダイオードを製造する方法 - Google Patents
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Description
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で定義され、ここで、jpは正孔の電流密度であり、jは全電流密度である。したがって、高いエミッタ効率(γ→1)では、jの一部jpはできるだけ高くなるように意図される。そのとき、j=jn+jpが当てはまる。したがって、式(1)は、
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に変形される。
Schlangenotto H等、「Improved Recovery of Fast Power Diodes with Self−Adjusting p Emitter Efficiency」、IEEE El. Dev. Letters、10巻、322〜324頁、1989年
DE3633161C2
Drucke D、Silber D、「Power Diodes with Active Control of Emitter Efficiency」、Proceedings of the ISPSD、Osaka、231〜234頁、2001年
DE000010048857A1
DE 10361136 B4
2 第2の半導体領域、アノードエミッタゾーン、第2の半導体ゾーン
2a サブ領域
2c pドープされた層、pドープされたゾーン
3 コンタクトゾーン
3c nドープされたゾーン
4 第4の半導体領域、第4の半導体層、コンタクト領域、カソードコンタクト領域、カソードエミッタゾーン
5 アイランドゾーン
6 バッファ領域、バッファゾーン
7 エミッタゾーン
8 第1の金属被覆、第1の電極、アノード
9 第2の金属被覆、第2の電極、カソード
10 空乏領域、空間電荷領域
11 負荷pn接合、ダイオード
12 pn接合
14 ダイオード電流経路
15 表面
16 反対表面
17、17i フォトパターン化マスク、マスク
18 nドープチャネル領域
18a 空乏可能ゾーン、空乏可能領域
19 n−/n+接合
20 半導体本体、半導体基板
30 単結晶ベース基板
40 エピタキシャル層
100 半導体構成要素、バイポーラ半導体構成要素、nチャネルダイオード、半導体ダイオード、半導体構造
Claims (37)
- 第1の水平表面(15)、前記第1の表面(15)と実質的に平行に広がる第2の表面(16)、および少なくとも1つの負荷pn接合(11)を有する半導体本体(20)と、
前記第1の表面(15)上に配置された第1の金属被覆(8)と、
前記第2の表面(16)上に配置された第2の金属被覆(9)と、
前記半導体本体(20)においてnドープゾーンのみを通って前記第1の金属被覆(8)から前記第2の金属被覆(9)まで延びる少なくとも1つの電流経路と
を含み、
前記半導体本体(20)において、nドープされた第1の半導体領域(1)が前記第2の金属被覆(9)とオーミック接触するように配置されており、前記半導体本体(20)において互いに水平方向に離間した複数のpドープされた第2の半導体領域(2)が前記第1の表面(15)に垂直な断面内に配置されており、第2の半導体領域は前記第1の金属被覆(8)とオーミック接触し、それらは各々前記垂直断面において前記第1の半導体領域(1)と共に負荷pn接合(11)を形成しており、nドープチャネルゾーン(18)が前記垂直断面において近隣する第2の半導体領域(2)間に配置されており、前記電流経路が前記チャネルゾーンを通って延び、
前記第2の半導体領域(2)のドーパント濃度が、前記第2の半導体領域(2)が互いに最小距離にある前記水平面に対応する垂直深さで、垂直方向における最大値を有する、
バイポーラ半導体構成要素(100)。 - 前記第2の半導体領域(2)が5×1018/cm3を超える最大ドーパント濃度を有する、請求項1に記載のバイポーラ半導体構成要素(100)。
- 前記第1の半導体領域(1)が1015/cm3を下回る最大ドーパント濃度を有する、請求項1または2に記載のバイポーラ半導体構成要素(100)。
- 正の電圧差が前記第2の金属被覆(9)と前記第1の金属被覆(8)との間に印加されるとき、2つの金属被覆(8、9)を互いに電気的に絶縁する空間電荷領域(10)が形成されるように、近隣する第2の半導体領域(2)が、前記第1の表面(15)と平行に延びる方向に沿って、最小距離dにある、請求項1ないし3のいずれか一項に記載のバイポーラ半導体構成要素(100)。
- 前記距離dが約1μm未満である、請求項4に記載のバイポーラ半導体構成要素(100)。
- 前記距離dが、前記第1の表面(15)と平行に延びる方向に、前記第2の半導体領域(2)の最大範囲Lの10%未満である、請求項4または5に記載のバイポーラ半導体構成要素(100)。
- 前記第1の表面(15)と平行に広がる断面における前記第2の半導体領域(2)の面積比率が約90%から約98%である、請求項1ないし6のいずれか一項に記載のバイポーラ半導体構成要素(100)。
- 前記第2の半導体領域(2)のドーパント濃度が前記第1の金属被覆(8)で最大値を有する、請求項1ないし7のいずれか一項に記載のバイポーラ半導体構成要素(100)。
- 前記第2の半導体領域(2)がグリッドを形成する、請求項1ないし8のいずれか一項に記載のバイポーラ半導体構成要素(100)。
- 前記電流経路が前記負荷pn接合(11)と並列に接続されている、請求項1ないし9のいずれか一項に記載のバイポーラ半導体構成要素(100)。
- 前記半導体構成要素がパワー半導体構成要素である、請求項1ないし10のいずれか一項に記載のバイポーラ半導体構成要素(100)。
- 前記半導体構成要素がダイオード、サイリスタ、またはIGBTである、請求項1ないし11のいずれか一項に記載のバイポーラ半導体構成要素(100)。
- 動的アノードエミッタ効率を有する半導体ダイオード(100)であって、nドープチャネルゾーン(18)によってそれぞれが互いに離間された複数のpドープアノードエミッタゾーン(2)を含むアノード構造を含み、
前記pドープアノードエミッタゾーン(2)に接するアノード金属被覆(8)と、前記pドープアノードエミッタゾーン(2)と共に負荷pn接合(11)を形成するドリフト領域(1)とをさらに含み、
前記半導体本体(20)において、
前記nドープされたドリフト領域(1)がカソード金属被覆(9)とオーミック接触するように配置されており、
前記pドープアノードエミッタゾーン(2)が前記アノード金属被覆(8)の表面(15)に垂直な断面内に配置されており、
pドープアノードエミッタゾーンは前記アノード金属被覆(8)とオーミック接触し、
それらは各々前記垂直断面において前記ドリフト領域(1)と共に負荷pn接合(11)を形成しており、
前記nドープチャネルゾーン(18)が前記垂直断面において近隣する前記pドープアノードエミッタゾーン(2)間に配置されており、
前記電流経路が前記チャネルゾーンを通って延び、
前記pドープアノードエミッタゾーン(2)のドーパント濃度が、前記pドープアノードエミッタゾーン(2)が互いに最小距離にある前記水平面に対応する垂直深さで、垂直方向における最大値を有する、
半導体ダイオード(100)。 - 前記pドープアノードエミッタゾーン(2)が5×1018/cm3を超える最大ドーパント濃度を有する、請求項13に記載の半導体ダイオード(100)。
- 前記nドープチャネルゾーン(18)がnドープコンタクトゾーン(3)を含み、前記コンタクトゾーン(3)が、前記アノード金属被覆(8)と、常に2つの近隣するアノードエミッタゾーン(2)と、前記ドリフト領域(1)との間に配置されており、5×1018/cm3を超える最大ドーパント濃度を有する、請求項13または14に記載の半導体ダイオード(100)。
- 前記nドープチャネルゾーン(18)が、2つの近隣するアノードエミッタゾーン(2)の間に配置されているnドープチャネル領域(18a)であって、前記半導体ダイオードの逆方向に空乏化されるnドープチャネル領域(18a)を含む、請求項13ないし15のいずれか一項に記載の半導体ダイオード(100)。
- カソード金属被覆(9)と、前記カソード金属被覆(9)と電気接触するnドープコンタクト領域(4)と、前記コンタクト領域(4)を介して前記カソード金属被覆(9)に電気的に接続され、前記コンタクト領域(4)よりも低い最大ドーパント濃度を有するnドープバッファ領域(6)と、互いに離間され、前記コンタクト領域(4)と前記バッファ領域(6)との間に配置され、5×1016/cm3を超える最大ドーパント濃度を有する少なくとも2つのpドープアイランドゾーン(5)とを含むカソード構造をさらに含む、請求項13ないし16のいずれか一項に記載の半導体ダイオード(100)。
- アノード金属被覆(8)と、前記アノード金属被覆(8)とオーミック接触する複数の相互に離間したpドープアノードエミッタゾーン(2)とを含むアノード構造と、
カソード金属被覆(9)と、前記カソード金属被覆(9)とオーミック接触するnドープコンタクト領域(4)と、前記コンタクト領域(4)を介して前記カソード金属被覆(9)に電気的に接続され、前記コンタクト領域(4)よりも低い最大ドーパント濃度を有するnドープバッファ領域(6)と、互いに離間され、前記コンタクト領域(4)と前記バッファ領域(6)との間に配置される少なくとも2つのpドープアイランドゾーン(5)とを含むカソード構造と、
前記アノード構造と前記カソード構造との間に配置されたnドープドリフト領域(1)とを含み、
前記nドープドリフト領域(1)が前記カソード金属被覆(9)とオーミック接触するように配置されており、
前記pドープアノードエミッタゾーン(2)が前記アノード金属被覆(8)の表面(15)に垂直な断面内に配置されており、
前記pドープアノードエミッタゾーンは前記アノード金属被覆(8)とオーミック接触し、
それらは各々前記垂直断面において前記nドープドリフト領域(1)と共に負荷pn接合(11)を形成しており、
nドープチャネルゾーン(18)が前記垂直断面において近隣する前記pドープアノードエミッタゾーン(2)間に配置されており、
前記電流経路が前記チャネルゾーンを通って延び、
前記pドープアノードエミッタゾーン(2)のドーパント濃度が、前記pドープアノードエミッタゾーン(2)が互いに最小距離にある前記水平面に対応する垂直深さで、垂直方向における最大値を有する、半導体ダイオード(100)。 - 前記アノードエミッタゾーン(2)が5×1018/cm3を超える最大ドーパント濃度を有する、請求項18に記載の半導体ダイオード(100)。
- 前記nドープドリフト領域(1)の最大ドーパント濃度が前記バッファ領域(6)の最大ドーパント濃度未満である、請求項18または19に記載の半導体ダイオード(100)。
- 前記アノード構造が、前記アノード金属被覆(8)と電気接触するpドープエミッタゾーン(7)をさらに含み、前記pドープエミッタゾーン(7)の中には前記アノードエミッタゾーン(2)が埋め込まれており、前記pドープエミッタゾーン(7)の最大ドーパント濃度が前記アノードエミッタゾーン(2)の最大ドーパント濃度未満である、請求項18ないし20のいずれか一項に記載の半導体ダイオード(100)。
- 前記アノードエミッタゾーン(2)がそれぞれ前記ドリフト領域(1)と共に負荷pn接合(11)を形成する、請求項20に記載の半導体ダイオード(100)。
- 前記アノード構造がnドープコンタクトゾーン(3)をさらに含み、前記コンタクトゾーン(3)が、常に2つの近隣するアノードエミッタゾーン(2)と、前記アノード金属被覆(8)と、ドリフト領域(1)との間に配置されており、nドープコンタクトゾーン(3)の最大ドーパント濃度がドリフト領域(1)の最大ドーパント濃度よりも高い、請求項22に記載の半導体ダイオード(100)。
- 前記アイランドゾーン(5)の最大ドーパント濃度が約5×1016/cm3から5×1019/cm3である、請求項18ないし23のいずれか一項に記載の半導体ダイオード(100)。
- 前記アノード金属被覆(8)および前記カソード金属被覆(9)が互いに実質的に平行な平面内に配置されている、請求項18ないし24のいずれか一項に記載の半導体ダイオード(100)。
- 前記平行な平面と平行な方向の前記アイランドゾーン(5)間の距離が約1μmから約3μmである、請求項25に記載の半導体ダイオード(100)。
- 前記平行な平面に垂直な方向の前記アイランドゾーン(5)の範囲が約0.5μmから約3μmである、請求項25または26に記載の半導体ダイオード(100)。
- 電界が、オフ状態の場合に、前記アノードエミッタゾーン(2)と前記アイランドゾーン(5)との間のゾーンに完全に含まれて、前記アイランドゾーン(5)に達しないように、前記平行な平面に垂直な方向の前記バッファゾーン(6)の範囲が寸法決めされている、請求項25ないし27のいずれか一項に記載の半導体ダイオード(100)。
- 前記バッファゾーン(6)の範囲が約10μmから約100μmである、請求項28に記載の半導体ダイオード(100)。
- 前記アイランドゾーン(5)の前の約1μmから約30μmのオフ状態の場合の前記電界の大きさが実質的に0である、請求項28または29に記載の半導体ダイオード(100)。
- 前記アノード金属被覆(8)と平行に広がる断面における前記アイランドゾーン(5)の面積比率が約92%から約98%である、請求項18ないし30のいずれか一項に記載の半導体ダイオード(100)。
- 第1の水平表面(15)、および前記第1の表面(15)と実質的に平行に広がる第2の表面(16)を有する半導体本体(20)と、
前記第1の表面(15)上に配置された第1の金属被覆(8)と、
前記第2の表面(16)上に配置された第2の金属被覆(9)と、
前記第2の金属被覆(9)とオーミック接触するように前記半導体本体(20)中に配置されたnドープされた第1の半導体領域(1)と、
前記半導体本体(20)中で互いに水平に離間するように配置され、前記第1の半導体領域(1)と共に負荷pn接合を形成する少なくとも2つのpドープされた第2の半導体領域(2)と、
前記半導体本体(20)においてnドープゾーンのみを通って前記第1の金属被覆(8)から前記第2の金属被覆(9)まで延びる少なくとも1つの電流経路であり、前記電流経路の第1の区域が2つの近隣する第2の半導体領域(2)間に延びている、少なくとも1つの電流経路と
を含み、
前記半導体本体(20)において、
前記nドープされた第1の半導体領域(1)が前記第2の金属被覆(9)とオーミック接触するように配置されており、
前記半導体本体(20)において互いに水平方向に離間した複数のpドープされた第2の半導体領域(2)が前記第1の表面(15)に垂直な断面内に配置されており、
第2の半導体領域は前記第1の金属被覆(8)とオーミック接触し、
それらは各々前記垂直断面において前記第1の半導体領域(1)と共に負荷pn接合(11)を形成しており、
nドープチャネルゾーン(18)が前記垂直断面において近隣する前記第2の半導体領域(2)間に配置されており、
前記電流経路が前記チャネルゾーンを通って延び、
前記第2の半導体領域(2)のドーパント濃度が、前記第2の半導体領域(2)が互いに最小距離にある前記水平面に対応する垂直深さで、垂直方向における最大値を有する、バイポーラ半導体構成要素(100)。 - 前記第1の区域が、近隣する第2の半導体領域(2)によって水平に区切られた空乏可能ゾーン(18a)を有する、請求項32に記載のバイポーラ半導体構成要素(100)。
- 半導体ダイオード(100)を製造する方法であって、
第1の表面(15)まで達する弱くnドープされた第1の半導体ゾーン(1)を有する半導体基板(20)を用意するステップと、
アクセプタイオンを前記第1の表面(15)から全区域にわたって注入するステップと、
オプションの第1の高温ステップを実行するステップと、
前記第1の表面(15)上にフォトパターン化マスク(17)を生成するステップと、
エッチングステップを実行するステップと、次いで、
前記マスク(17)を通してドナーイオンを注入するステップと、
前記マスク(17)を除去するステップと、
第2の高温ステップを実行して、pドープされた第2の半導体領域(2)を形成するステップと
前記第1の表面(15)上にさらなるフォトパターン化マスク(17i)を生成するステップと、
前記第2の半導体領域(2)のドーパント濃度が、前記第2の半導体領域(2)が互いに最小距離にある前記水平面に対応する垂直深さで、垂直方向における最大値を有するように、前記さらなるマスク(17i)を通してドナーイオンを注入するステップと、
を含む、方法。 - 前記さらなるマスク(17i)が、前記マスク(17)とは実質的に逆のマスクに対応する、請求項34に記載の方法。
- 半導体ダイオード(100)を製造する方法であって、
第1の表面(15)まで達する弱くnドープされた第1の半導体ゾーン(1)を有する半導体基板(20)を用意するステップと、
ドナーイオンを前記第1の表面(15)を通して全区域にわたって注入するステップと、
前記第1の表面(15)上にフォトパターン化マスク(17)を生成するステップと、
エッチングステップを実行するステップと、次いで、
前記マスク(17)を除去するステップと、
アクセプタイオンを前記第1の表面(15)から前記全区域にわたって注入するステップと、
高温ステップを実行して、pドープされた第2の半導体領域(2)を形成するステップと、
前記第1の表面(15)上にさらなるフォトパターン化マスク(17i)を生成するステップと、
前記第2の半導体領域(2)のドーパント濃度が、前記第2の半導体領域(2)が互いに最小距離にある前記水平面に対応する垂直深さで、垂直方向における最大値を有するように、前記さらなるマスク(17i)を通してドナーイオンを注入するステップと、
を含む、方法。 - 前記第1の表面(15)上に第1の金属被覆(8)を生成するステップと、
前記第1の表面(15)の反対に配置される第2の表面(16)上に、第2の金属被覆(9)を生成するステップと
をさらに含む、請求項36に記載の方法。
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