JP4895918B2 - ロバスト性が高く、スイッチング損失の少ない、ソフトスイッチング半導体素子 - Google Patents

ロバスト性が高く、スイッチング損失の少ない、ソフトスイッチング半導体素子 Download PDF

Info

Publication number
JP4895918B2
JP4895918B2 JP2007147037A JP2007147037A JP4895918B2 JP 4895918 B2 JP4895918 B2 JP 4895918B2 JP 2007147037 A JP2007147037 A JP 2007147037A JP 2007147037 A JP2007147037 A JP 2007147037A JP 4895918 B2 JP4895918 B2 JP 4895918B2
Authority
JP
Japan
Prior art keywords
region
semiconductor
field stop
electric field
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007147037A
Other languages
English (en)
Other versions
JP2007324601A (ja
Inventor
マウダー アントン
フェルシュル ハンス−ペーター
プファッフェンレーナー マンフレート
シュルツ ハンス−ヨアヒム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2007324601A publication Critical patent/JP2007324601A/ja
Application granted granted Critical
Publication of JP4895918B2 publication Critical patent/JP4895918B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

発明の詳細な説明
本発明は、例えば、半導体ダイオード、ＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)、バイポーラトランジスタ、および、サイリスタといった、半導体素子に関するものである。
半導体パワーエレクトロニクスの分野では、極端な動作条件の下であっても半導体デバイスの破損を防止できるように、保護メカニズムを有する半導体デバイスを提供する試みがなされている。
このような保護メカニズムは、転流動作の間の穏やかさおよびロバスト性を最適化することによって高電圧フリーホイーリングダイオードにおいて得られる。誘電負荷をターンオフすると、逆電流の遮断が生じ、これにより、上記半導体素子の破損を伴う過電圧スパイクおよび／または電圧振動が生じてしまう。他方では、逆特性曲線（つまり、逆動作での該フリーホイーリングダイオードの電流／電圧特性曲線）は、このようなスイッチング動作が該半導体素子のハード障害に至らなかったとしても、激しい転流動作の後で変化してしまう。該逆特性曲線のこのような変化は、例えば漏れ電流の増加によって明らかになり、例えば背面側のエミッタと背面側の金属との不均質性によって助長される。このような不均質性は、イオン注入によって形成された平坦なエミッタにおいて、例えば、該イオン注入中の小さな欠陥、または、カソードの金属層のスパイクにより、該エミッタの領域が妨害されることによって生じてしまう。したがって、平坦なエミッタが注入されると、多くの場合、該エミッタの範囲において不均質性があり、これにより、エミッタ効果は弱まる。
上記転流動作中の穏やかさは、例えばｎ型の高ドープされた背面側のエミッタを挿入することにより、改善された。しかし同時に、スイッチング損失の増大およびスイッチングロバスト性の弱さは、受け入れなければならない。
また、ドイツ特許出願ＤＥ１０３６１１３６ Ｂ４は、電荷担体を注入することによって、半導体素子（例えば、半導体ダイオードまたはＩＧＢＴ）の転流の間に、スイッチング損失を基本的に増大することなく、穏やかなターンオフを達成することを提案している。この場合、該ｎ導電型の背面側のエミッタの上には、該ｐ導電型のいわゆる島が配置されている。該島は、該背面側のエミッタとともに、該ダイオードの逆電流を遮断する前に破損するｐｎ接合部を形成する。結果として、なだれメカニズムによって生成された電荷担体は、該負荷電流を運び続け、したがって、突然の電流遮断を防止する。これにより、有害な過電圧スパイクおよび／または振動が低減される。さらには、該正孔を注入することにより、該ｎ導電型のドリフト領域によって与えられたｎｎ＋背面側構造と、該ｎ＋導電型の該背面側のエミッタとにおいて、電界が蓄積されないようにすることができる。これにより、同様に、電流遮断が妨げられ、したがって、該穏やかさが改善される。
ドイツ特許出願１０２００５０３２０７４．０（優先日より前には非公開）は、階段状の深いエミッタを用いることにより特性曲線が丸くなることに対する方策について記載している。しかし、この場合の不都合な点は、該出願で提示された方策を該背面側のエミッタの上に位置する上記の島と組み合わせることができない点にある。なぜなら、ｐ型の島での該ｐｎ接合部の絶縁破壊電圧を設定するためにエミッタの不純物領域の寸法を決定する際の境界条件に適合できないからである。
スイッチング損失が低く、かつ、転流動作中の穏やかさおよびロバスト性に関する好ましい特性を有する半導体素子が、求められる。
ドイツ特許出願ＤＥ１０３６１１３６ Ｂ４ ドイツ特許出願１０２００５０３２０７４．０
本発明の一形態にかかる半導体素子は、側方方向に延びる第１電極と第２電極との間に形成された第１導電型の半導体基板であって、該第１導電型とは逆の第２導電型の少なくとも１つの第１半導体領域を有する半導体基板を備えている。該少なくとも１つの第１半導体領域は、該第１電極に隣接している。該半導体基板には、第１導電型の第２半導体領域が形成されている。該第２半導体領域は、該側方方向に交互に入れ替わる第１領域部と第２領域部とを備えている。該第１領域部のドーパント濃度は、該第２領域部のそれよりも低い。同様に、互いに間隔を空けている第２導電型の複数の第３半導体領域が、該側方方向に設けられている。それぞれ、該第３半導体領域は、該第１電極に向かう方向に対して垂直に該第２領域部に隣接している。
この場合、上記側方方向とは、上記第２電極が延びる方向を示しており、該第２電極は、上記半導体基板の任意の表面に沿っていてもよい。
上記第１導電型はｎ導電型であってもよい。この場合、上記第２導電型はｐ導電型である。同様に、第１導電型にｐ導電型を、第２導電型にｎ導電型を割り当てることができる。
上記第１電極および上記第２電極を、例えば、上記半導体基板の反対側の面に形成してもよい。該第１電極および該第２電極は、該半導体基板に対する接触抵抗の最も低い材料から形成されることが好ましい。例えば、該第１電極および該第２電極は、金属性の材料、または、金属性の材料と、金属シリサイドまたは金属窒化物との化合物から形成されている。他の材料の化合物も同様に考えられる。
上記第３半導体領域と上記第２領域部との間には、ｐｎ接合部が形成される。この場合、該第３半導体領域は、第２半導体領域の上に位置する島とみなされてもよく、該第２半導体領域は、背面側のエミッタを表している。一方では、該第３半導体領域と、さらには該第２半導体領域の第２領域部との構成によって、割り当てられたｐｎ接合部の絶縁破壊電圧を確立できる。これは、なだれの発生を最適化することによって転流の間に穏やかさを改善するためである。他方では、該第２領域部よりも低くドープされた第１領域部を選択することにより、背面側のエミッタのエミッタ効率を低減でき、これにより、ターンオフ損失に対して有利な効果が得られる。その結果、背面側のエミッタの様々な要求とは無関係に、該背面側において該第２半導体領域を最適化し、適合させることができ、さらに、島として上に配置された該第３半導体領域と、該第３半導体領域に連結された該ｐｎ接合部との寸法を決定できる。この場合、明白な効果は、特に、例えば低速スイッチング中または非常に高速な電流のターンオフ中の上記スイッチング損失が、非常に低くなるように構成設計できることである。これは、背面側のエミッタが比較的弱いためである。該エミッタから、ダイオードの特に有効な動作基点を規定できる。このような文脈において、特に、上記第２領域部よりも低ドープされた領域部が背面側のエミッタとして機能するということを、考慮する必要がある。
各転流動作中の電界が上記背面側のエミッタの方向に非常に遠くまで達するので、上記第３半導体領域と上記第２領域部とのｐｎ接合部におけるなだれ現象によって生じる該ダイオードのテイル電流が、例えば、上記転流スイッチのターンオン速度、または、漏れインダクタンスが、現在実行されているスイッチング動作中に存在している、といった、該アプリケーションの一般的な条件に適合している。さらには、該ｐｎ接合部において生じた上記注入された正孔によって、上記半導体基板のドリフト領域と上記第２半導体領域との間のｎｎ＋接合部で電界が蓄積されないようにし、したがって、該正孔は、さらに、該背面側においてプラズマが低減されないようにし、これにより、該転流動作中の穏やかさがさらに改善される。このような「自動調節する」正孔を上記半導体素子に注入することにより、該半導体素子上に位置するチップを、様々なアプリケーションの基部とすることができる。該チップは、自動的に、スイッチング損失を低減するとともに、上記境界条件に適合する。弱い背面側のエミッタを備えた半導体素子におけるサージ電流の強さに関する問題を、島として形成された該第３半導体領域のドーパント濃度を適切に選択することにより、縮小できる。なぜなら、該第３半導体領域は、順方向の動作において溢れている十分な電荷担体のゆえに溢れており、上記第１領域部よりも高ドープされた第２領域部は、該背面側のエミッタへの電荷担体の注入に用いられ、該背面側のエミッタ効率を上昇させるからである。
他の形態では、上記第２領域部は、上記第３半導体領域に対して上記側方方向に合同に形成されている。例えば、該第２領域部およびさらには該第３半導体領域が、共通のパターニング工程によって形成されてもよい。したがって、例えば、レジストまたはハードマスクといった共通の注入マスクを用いた注入によって、これら２つの部分が形成されてもよい。該第１領域部が該第２領域部よりも低ドープされているので、該第１領域部は、連続して形成されてもよく、該第２領域部の形成中にオーバードープされる。
さらには、上記第３半導体領域は、少なくとも特定の部分において、上記側方方向に上記第２領域部を超えて突き出ていてもよい。こうすることにより、特に該第２領域部への注入が、該第２領域部の側方端部部分において弱められるので、転流中の、上記第１領域部よりも高ドープされた第２領域部の上記エミッタ効率に対する寄与がさらに低減される。
上記第１領域部および上記第２領域部の横の寸法は、例えば、２ｍｍ〜４０ｍｍである。
例えば、上記半導体基板よりもドーパント濃度の高い第１導電型の電界停止領域が形成される。該電界停止領域は、該半導体基板に埋設されており、上記第２半導体領域から間隔を空けている。したがって、該電界停止領域は、該半導体基板内に埋設された電界停止領域として形成される。該電界停止領域は、逆差動で、該半導体基板のドリフト領域よりもスペースを狭くして、電界の低減を実現するために用いられる。該電界停止領域は、例えば、深い注入（例えば、プロトン励起ドナーによって実現されてもよい。
上記電界停止領域は、同様に、上記側方方向に隣接している一連の電界停止領域区域として形成されていてもよい。この場合、等電位線の形状に影響を与え、例えば、有効な素子特性に関して、空間的に交互に配置された第３半導体領域、およびさらには、第１領域区域および第２領域区域を調整できることが有効である。
この文脈では、上記電界停止領域区域が上記第１領域部に対して側方に合同に形成されることが有効である。同様に、該電界停止領域区域は、上記第１領域部を超えて側方に突き出ていてもよく、あるいは、上記第１領域部が、該電界停止領域区域を超えて側方に突き出ていてもよい。例えば上記電界の形状または他には上記背面側のエミッタ効率を最適化することにより、適切な構成を規定できる。
同様に、上記電界停止領域が側方に連続して形成されることが有効である。この場合、例えば、上記のプロセス順序においてすでに存在しているリソグラフィマスクを用いてコストを削減できる。しかし、該電界停止領域に専用のマスクを設けてもよい。
上記第２領域部を形成する不純物が、４×１０１４ｃｍ−２〜１×１０１６ｃｍ−２の範囲内の実効線量に相当することが有効である。
同様に、上記第１領域部を形成する不純物が１×１０１２ｃｍ−２〜４×１０１４ｃｍ−２の範囲内の実効線量に相当することが有効である。
この場合、背面側の金属と上記第１領域部および上記第２領域部とのオーミック接触を確実にするために、上記半導体基板の表面のドーパント濃度は、少なくとも１０１９ｃｍ−３である。
本発明の他の形態では、半導体素子が、側方方向に延びる第１電極と第２電極との間に形成された第１導電型の半導体基板であって、該第１導電型とは逆の第２導電型の少なくとも１つの第１半導体領域を有する半導体基板を備えている。該少なくとも１つの第１半導体領域は、該第１電極に隣接している。同様に、第１導電型の第２半導体領域が備えられており、該第２半導体領域は、該半導体基板内に形成されている。また、上記側方方向に互いに間隔を空けている第２導電型の複数の第３半導体領域が備えられており、該第２電極に向かう方向に該第２半導体領域が隣接している。さらに、該半導体基板よりもドーパント濃度の高い第１導電型の電界停止領域が備えられている。該電界停止領域は、該半導体基板に埋設されており、該第２半導体領域から間隔を空けており、該側方方向に互いに隣接した一連の電界停止領域区域として形成されている。したがって、この半導体素子は、上記した第１の側面の半導体素子と比べて、該第２半導体領域の、該側方方向に交互に入れ替わり該ドーパント濃度が異なっている上記第１領域部および上記第２領域部を有していない。該第２半導体領域のドーパント濃度にもよるが、このことは、より低いターンオフ損失の利点が、交互に配置された第１領域部および第２領域部を備えた上記半導体素子の場合に可能である程度には、得られないということである。それにもかかわらず、ロバスト性およびソフトスイッチングについて有効な特性が得られる。
上記第３半導体領域の横の寸法が２μｍ〜４０μｍであり、隣接している２つの第３半導体領域間の横幅が２μｍ〜４０μｍであることが、有効である。
他の形態では、上記第２電極から上記電界停止領域までの距離は、１μｍ〜５０μｍである。
上記第３半導体領域を形成する不純物が、４×１０１２ｃｍ−２〜１×１０１５ｃｍ−２内の実効線量に相当する。該第３半導体領域の実効線量を適切に選択することにより、該第３半導体領域と上記第２領域部との間のｐｎ接合部のなだれの発生が始まる瞬間を、所望の転流動作に最適に適応できる。該第３半導体領域における通常の最大のドーパント濃度は、ほぼ１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３であるか、あるいは他には、ほぼ１×１０１５ｃｍ−３〜５×１０１６ｃｍ−３である。該第３半導体領域の縦の長さは、例えば、ほぼ２μｍ〜２０μｍである。
他の形態では、半導体素子が、上記第１半導体領域に側方に隣接しているエッジ終端部を備えている。上記第２半導体領域の外部エッジは、該エッジ終端部から、上記半導体基板における両極性拡散距離の値の少なくとも２倍に相当する側方間隔をあけた位置にある。
上記エッジ終端部は、例えば、複数のフィールドプレートを含んでいてもよく、割り当てられたエッジ終端領域は、上記第１電極または上記第１半導体領域に隣接している。これにより、側方の電界を所望のように縮小できる。したがって、該エッジ終端部への上記電荷担体の注入が低減され、その結果、上記スイッチングロバスト性の増大が得られるので、本形態では、背面側のエミッタとして機能する第２半導体領域は、該エッジ終端部の下に形成されない。上記両極性拡散距離の少なくとも２倍に相当する、該背面側のエミッタと該エッジ終端部との間の距離により、ロバスト性が改善される。この文脈では、「ライフタイムキラー」として機能する再結合中心が上記半導体基板に組み込まれることが有効である。これにより、該両極性拡散距離を縮小でき、したがって、該背面側のエミッタと該エッジ終端部との間の距離に関連して所要チップ領域を最小にできる。
他の形態では、上記第１領域部は、上記半導体素子のエッジ終端部に延びており、上記第２領域部は、該エッジ終端部には存在しない。
本発明の他の有効な形態では、上記第３半導体領域は、上記半導体素子のエッジ終端部に延びている。
他の形態では、上記第１導電型の補助領域区域（該補助領域区域のドーパント濃度は上記半導体基板よりも高い）は、上記電界停止領域と上記第２電極との間に埋設されている。該補助領域区域は、例えば、上記第２半導体領域および電界停止領域よりも低いドーパント濃度を有している。
他の形態では、上記第１電極に隣接した上記第１導電型の少なくとも１つの他の半導体領域が、該第１半導体領域内に埋設されている。該少なくとも１つの他の半導体領域は、例えばバイポーラトランジスタのエミッタであってもよい。このとき、該第１半導体領域は該バイポーラトランジスタのベースを形成し、該第２半導体領域はコレクタを形成している。該他の半導体領域は、同様に、サイリスタとして形成された半導体素子の一部であってもよい。
これとは別の方法として、または、補足的には、上記第２導電型の他の半導体領域が、上記第２電極と上記第２半導体領域との間に配置されている。これにより、例えば、ＩＧＢＴを実現できる。
したがって、上記半導体素子は、例えば、ダイオード、バイポーラトランジスタ、ＩＧＢＴ、ＭＯＳＦＥＴ(金属酸化物半導体電界効果トランジスタ)、または他には、サイリスタであってもよい。
他の形態では、上記半導体基板よりもドーパント濃度の高い第１導電型の電界停止領域が形成されている。該電界停止領域は、上記第２半導体領域に隣接しており、上記第３半導体領域は、該電界停止領域内に埋設されている。
上記した値の範囲は、全て、一例として用いただけであり、いかなる制限をも構成するものではない。
以下に、図面を参照しながら実施形態について詳述する。
図１は、本発明の第１の模式的な実施形態にかかるダイオードを切断した概略断面図である。
図２は、上記第１の模式的な実施形態のダイオードのアノードとカソードとの間の電荷担体のプロファイルを概略的に示す図である。
図３は、本発明の第２の模式的な実施形態にかかるダイオードを切断した概略断面図である。
図４は、本発明の第３の模式的な実施形態にかかるダイオードを切断した概略断面図である。
図５は、本発明の第４の模式的な実施形態にかかるダイオードを切断した概略断面図である。
図１は、本発明の第１の模式的な実施形態にかかるダイオードを切断した概略断面図である。該ダイオードを、例えば、誘電負荷の転流動作用のフリーホイーリングダイオードとして用いてもよい。第１電極３が、半導体基板１の第１表面２に電気的に接続している。該第１電極３は、例えば金属によって形成されていてもよい。さらに、第２電極５が、半導体基板１の第２表面４に電気的に接続している。ｐ導電型の第１半導体領域６（該第１半導体領域はアノードとして用いられる）は、半導体基板１内に形成されており、該第１電極３に隣接している。
上記第２電極５に隣接して、ｎ導電型の第２半導体領域７が上記半導体基板１内に形成されている。該第２半導体領域は、背面側のエミッタとして用いられ、側方方向に交互に第１領域部８および第２領域部９を有している。この場合、該第１領域部８は、該第２領域部９よりも低くドープされている。さらに、該半導体基板１内には、ｐ＋導電型の複数の第３半導体領域１０が形成されている。該第３半導体領域は、側方方向に互いに間隔を空けており、該第２領域部に隣接しており、該第２領域部９によって、該第２電極５に接続されたｐｎ接合部を形成している。該第３領域部１０は、側方方向に、該第２領域部９に対してほぼ合同に配置されている。
上記ダイオードは、さらに、電界停止領域１１を備えている。該電界停止領域は、半導体基板１に埋設されており、第２半導体領域７から間隔を空けている。電界停止領域１１のドーパント濃度は、半導体基板１のそれよりも高い。該電界停止領域は、同様に、部分的に、側方方向に隣接している一連の電界停止領域区域１２として形成されている。電界停止領域区域１２は、第１領域部８の上方に、側方方向において該第１領域部とほぼ合同に配置されている。
半導体領域６と電界停止領域１１または第２半導体領域７との間に挿入された半導体領域よりも低くドープされた半導体基板１の部分は、ダイオードの場合には基部ゾーン、ＩＧＢＴの場合にはドリフトゾーンと呼ばれている。
上記半導体素子のエッジ終端部１４は、アノードとして用いられる第１半導体領域６に隣接している。エッジ終端部１４は、少なくとも１つの、または、複数のフィールドプレート１５と、さらに、ｐ導電型のエッジ終端領域１６とを備えている。エッジ終端領域１６は、第１表面２に達しており、ここで、適切なフィールドプレート１５に電気的に接続されている。エッジ終端部１４は、上記電界を側方に有効に低減するためのものである。
電界停止領域１１は、エッジ終端部１４の下に連続して形成されている。
しかし、背面側のエミッタとして用いられる第２半導体領域７は、エッジ終端部１４の下まで伸びておらず、該エッジ終端部から距離ｄの位置にある。これにより、背面側のエミッタからエッジ終端部１４への電荷担体の注入を低減でき、スイッチングロバスト性を上げることができる。該距離ｄは、半導体基板１の両極性拡散距離の少なくとも２倍であるように選択されることが好ましい。該両極性拡散距離を、その部分に関して、例えば「ライフタイムキラー」として用いられる該半導体基板の再結合中心に挿入することにより、低減できる。これにより、チップ領域を有効に節減できる。
第２領域部９の上に第３半導体領域１０が位置しているために、主に、第２領域部９よりも比較的低くドープされた第１領域部８は、少なくとも電流密度が過度に高くない場合、背面側のエミッタとして用いられる(電流密度が非常に高い場合、該第３半導体領域の順電圧への影響は、概して取るに足らないものである)。その結果、これに関連した背面側のエミッタ効率が低いので、スイッチング損失を低く保つことができる。各転流動作中の電界が第２半導体領域７の方向に非常に遠くまで達するので、第２領域部９と第３半導体領域１０とのｐｎ接合部におけるなだれ現象に起因して、該ダイオードのテール電流が生成される。該テール電流は、例えば、上記転極器のターンオン速度、または、スイッチング動作中に存在している漏れインダクタンスが丁度実行されるといった、動作中に広がる該アプリケーションの条件に適合したものである。さらに、第２領域部９と第３半導体領域１０との間になだれが発生することによって生じた注入された正孔は、第２半導体領域７および第１半導体領域８近傍の電界の蓄積を妨げるか、または、遅延させる。このため、該スイッチング動作の穏やかさに関してさらに改善する必要が生じる。
さらに、第３半導体領域１０および第２領域部９から形成されているｐ＋／ｎ＋領域の方向に、ターンオフ中の上記電界のパンチスルーが大きいために、これらのｐｎ接合部において基本的に均一に生じるなだれ現象が始まり、不具合のある位置での電流フィラメントの固定が結果的により困難であるか、または、回避される、ことが有効である。これにより、激しい転流動作中に漏れ電流が増加したことにより特性曲線が丸くなることが妨げられ、上記ダイオードのロバスト性が改善される。第３半導体領域１０に加えて、その上に位置する電界停止領域区域１２は、上記背面側での電界の低減を維持し、第１領域部８の方向に電流が流れてしまうのを妨げる。したがって、本実施形態のダイオードを、静的および動的な電界停止の組み合わせであると捉えてもよい。
図２は、上記ダイオードの順方向の状態において、第１の模式的な実施形態(参照：図１)における、アノードとして用いられる第１半導体領域６と、カソードとして用いられる第２半導体領域７との間の電子および正孔の電荷担体量の概略的表現を概略的に示している。上記ダイオードの深さに対する電子および正孔ｎ＝ｐの電荷担体量が示されている。いわゆる「ライフタイムキラー」として用いられる半導体基板１に再結合中心が挿入されている場合、電子および正孔によって満ちた電荷担体は、該概略的な曲線形状（ａ）にしたがって生じる。拡散距離比率を縮小するためのこのような再結合中心を用いなかった場合、このように電子および正孔ｎ＝ｐの濃度プロファイルを、概略的な曲線（ｂ）および（ｃ）で示す。第２領域部９および第３半導体領域１０から形成されているｎ＋／ｐ＋接合部の電気的破壊によって調整されるテール電流のゆえに、このような再結合中心を用いる必要なく、穏やかさが改善される、または、ダイオードの数を従来のダイオードよりも著しく削減できる。上に位置する島として用いられる第３半導体領域１０の下に位置するｎ＋型領域９が、順方向の場合の該ダイオードの注入にほとんど用いられないので、スイッチング特性の改善（例えば、第２半導体領域９と第３半導体領域１０との間のｐｎ接合部における電荷担体対のなだれ現象の開始）に関して、該ｎ＋型領域のドーパント濃度は最適に設定される。
図３は、第２の模式的な実施形態にかかるダイオードの断面図を概略的に示す図である。上記第１の模式的な実施形態に基づいた、この、または、これ以降の模式的な実施形態の構成要素を、以下では、同じ参照符号で示す。該構成要素についての記載を繰り返さずに省略する。代わりに、図１に関する記載部分を参照されたい。
図３に示した第２の模式的な実施形態は、背面側のエミッタ（つまり、第２半導体領域７）に関して図１に示した第１の模式的な実施形態とは異なっており、第３半導体領域１０は、エッジ終端部１４の下まで形成されている。同様に、該第１の模式的な実施形態とは違って、エッジ終端部１４の下に位置する電界停止領域１１は連続して形成されていないが、側方方向に隣接している一連の電界停止領域区域１２のグリッドパターンでエッジ終端部１４に延びている。
図４は、第３の模式的な実施形態にかかるダイオードの概略断面図を示している。このダイオードは、半導体基板１の導電型の補助領域区域１３が電界停止領域１１と第２電極５との間に埋設されており、該補助領域区域が側方方向に該電界停止領域と合同に配置されているという点で、図１に示した第１の模式的な実施形態とは異なっている。補助領域区域１３は、上記背面側（つまり、第２電極５）近傍の電界を低減するために用いられ、半導体基板１よりも高くドープされることが好ましいが、電界停止領域１１よりも低く、さらには、背面側のエミッタとして機能する第１領域部８よりも低くドープされることが好ましい。
図５は、第４の模式的な実施形態にかかるダイオードの断面図を概略的に示す図である。図４に示した第３の模式的な実施形態とは対照的に、ここでは、第３半導体領域１０は、第２領域部９よりも側方に突き出た、上に位置する島として形成されている。これにより、上記背面側のエミッタに割り当てられた第２領域部９の側方部からの電荷担体の注入をさらに抑制できる。さらに、電界停止領域区域１２、およびさらには、その補助領域区域１３は、第１領域区域８を超えて側方に突き出るように形成されている。同様に、第３半導体領域１０または電界停止領域区域１２／補助領域区域１３のみが、第２半導体領域７の割り当てられた領域８または９と合同に配置されていないということが、ありうる。
同様に、パターン形成されておらず容易に連続して形成される電界停止領域１１を実現することは可能であろう。同様に、端部または中央部において電界停止領域１１を除去することが、上記ダイオードの寸法を決定する際に有効である場合がある。
埋設された電界停止領域に代わるものとして、電界停止領域１１は、さらに、第２半導体領域７に直接隣接していてもよく、第３半導体領域１０は、この場合、電界停止領域１１に組み込まれている。このような電界停止領域を、例えば、上記表面からの不拡散、または、後続する打ち込み工程を伴うイオン注入によって、生成できる。
本発明の第１の模式的な実施形態にかかるダイオードを切断した概略断面図である。 上記第１の模式的な実施形態のダイオードのアノードとカソードとの間の電荷担体のグラフを概略的に示す図である。 本発明の第２の模式的な実施形態にかかるダイオードを切断した概略断面図である。 本発明の第３の模式的な実施形態にかかるダイオードを切断した概略断面図である。 本発明の第４の模式的な実施形態にかかるダイオードを切断した概略断面図である。

Claims (22)

  1. 側方方向に延びる第１電極と第２電極との間に形成された第１導電型の半導体基板であって、該第１導電型とは逆の第２導電型の、該第１電極に隣接している少なくとも１つの第１半導体領域を有する半導体基板と、
    該半導体基板に形成され、該側方方向に交互に入れ替わる第１領域部と第２領域部とを備え、該第１領域部のドーパント濃度が該第２領域部のそれよりも低い、該第１導電型の第２半導体領域と、
    該側方方向に互いに間隔を空けており、それぞれ、該第１電極に向かう方向に該第２領域部に隣接している、該第２導電型の複数の第３半導体領域とを含む、半導体素子。
  2. 上記第２領域部は、上記第３半導体領域に対して上記側方方向に合同に形成されている、請求項１に記載の半導体素子。
  3. 上記第３半導体領域は、少なくとも特定の部分において、上記側方方向に上記第２領域部を超えて突き出ている、請求項１に記載の半導体素子。
  4. 上記第１領域部および上記第２領域部の横の寸法は、それぞれ、２μｍ〜４０μｍである、請求項１に記載の半導体素子。
  5. 上記半導体基板よりもドーパント濃度の高い第１導電型の電界停止領域が配置され、該電界停止領域は、該半導体基板に埋設されており、上記第２半導体領域から間隔を空けている、請求項１に記載の半導体素子。
  6. 上記電界停止領域は、上記側方方向に隣接している一連の電界停止領域区域として形成される、請求項５に記載の半導体素子。
  7. 上記電界停止領域区域が上記第１領域部に対して側方に合同に形成されている、請求項６に記載の半導体素子。
  8. 該電界停止領域区域が上記第１領域部を超えて側方に突き出ているか、あるいは、上記第１領域部が該電界停止領域区域を超えて側方に突き出ている、請求項６に記載の半導体素子。
  9. 上記電界停止領域が側方に連続して形成されている、請求項５に記載の半導体素子。
  10. 上記第２領域部を形成する不純物が、４×１０14ｃｍ-2〜１×１０16ｃｍ-2の範囲内の実効線量に相当する、請求項１に記載の半導体素子。
  11. 上記第１領域部を形成する不純物が、１×１０12ｃｍ-2〜４×１０14ｃｍ-2の範囲内の実効線量に相当する、請求項１に記載の半導体素子。
  12. 上記第３半導体領域の横の寸法が２μｍ〜４０μｍであり、隣接している２つの第３半導体領域間の横幅が２μｍ〜４０μｍである、請求項１に記載の半導体素子。
  13. 上記第２電極から上記電界停止領域までの距離は、１μｍ〜５０μｍである、請求項５に記載の半導体素子。
  14. 上記第３半導体領域を形成する不純物が、４×１０12ｃｍ-2〜１×１０15ｃｍ-2内の実効線量に相当する、請求項１に記載の半導体素子。
  15. 上記第１半導体領域に側方に隣接しているエッジ終端部を含み、上記第２半導体領域の外部エッジが、該エッジ終端部から、上記半導体基板における両極性拡散距離の値の少なくとも２倍に相当する側方間隔をあけた位置にある、請求項１に記載の半導体素子。
  16. 上記第１領域部は、上記半導体素子のエッジ終端部に延びており、上記第２領域部は、該エッジ終端部には存在しない、請求項１に記載の半導体素子。
  17. 上記第３半導体領域は、上記半導体素子のエッジ終端部に延びている、請求項１に記載の半導体素子。
  18. 上記ドーパント濃度が上記半導体基板よりも高い、上記第１導電型の補助領域区域が、上記電界停止領域と上記第２電極との間に埋設されている、請求項１に記載の半導体素子。
  19. 上記第１電極に隣接した上記第１導電型の少なくとも１つの他の半導体領域が、該第１半導体領域内に埋設されている、請求項１に記載の半導体素子。
  20. 上記第２導電型の他の半導体領域が、上記第２電極と上記第２半導体領域との間に配置されている、請求項１に記載の半導体素子。
  21. 上記半導体素子は、ダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ、および、サイリスタからなるグループの素子に相当する、請求項１に記載の半導体素子。
  22. 上記半導体基板よりもドーパント濃度の高い第１導電型の電界停止領域が配置され、該電界停止領域は、上記第２半導体領域に隣接しており、上記第３半導体領域は、該電界停止領域内に埋設されている、請求項１に記載の半導体素子。
JP2007147037A 2006-06-02 2007-06-01 ロバスト性が高く、スイッチング損失の少ない、ソフトスイッチング半導体素子 Expired - Fee Related JP4895918B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102006025958.0 2006-06-02
DE102006025958A DE102006025958B3 (de) 2006-06-02 2006-06-02 Sanft schaltendes Halbleiterbauelement mit hoher Robustheit und geringen Schaltverlusten

Publications (2)

Publication Number Publication Date
JP2007324601A JP2007324601A (ja) 2007-12-13
JP4895918B2 true JP4895918B2 (ja) 2012-03-14

Family

ID=38513713

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007147037A Expired - Fee Related JP4895918B2 (ja) 2006-06-02 2007-06-01 ロバスト性が高く、スイッチング損失の少ない、ソフトスイッチング半導体素子

Country Status (3)

Country Link
US (1) US7812427B2 (ja)
JP (1) JP4895918B2 (ja)
DE (1) DE102006025958B3 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8159022B2 (en) * 2008-09-30 2012-04-17 Infineon Technologies Austria Ag Robust semiconductor device with an emitter zone and a field stop zone
JP2010109031A (ja) * 2008-10-29 2010-05-13 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP5526811B2 (ja) * 2010-01-29 2014-06-18 富士電機株式会社 逆導通形絶縁ゲート型バイポーラトランジスタ
JP5925991B2 (ja) 2010-05-26 2016-05-25 三菱電機株式会社 半導体装置
DE102010024257B4 (de) 2010-06-18 2020-04-30 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleiterbauelement mit zweistufigem Dotierungsprofil
US8466491B2 (en) * 2011-05-12 2013-06-18 Infineon Technologies Austria Ag Semiconductor component with improved softness
US8809902B2 (en) 2011-10-17 2014-08-19 Infineon Technologies Austria Ag Power semiconductor diode, IGBT, and method for manufacturing thereof
US8587025B1 (en) * 2012-07-03 2013-11-19 Infineon Technologies Ag Method for forming laterally varying doping concentrations and a semiconductor device
US9583578B2 (en) * 2013-01-31 2017-02-28 Infineon Technologies Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device
JP6028852B2 (ja) 2013-03-25 2016-11-24 富士電機株式会社 半導体装置
JP6028864B2 (ja) * 2013-07-08 2016-11-24 三菱電機株式会社 半導体装置
US9123828B2 (en) 2013-11-14 2015-09-01 Infineon Technologies Ag Semiconductor device and method for forming a semiconductor device
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014118768A1 (de) * 2014-12-16 2016-06-16 Infineon Technologies Ag Halbleiterbauelement mit einem metall-halbleiter-übergang und herstellungsweise dafür
JP6319151B2 (ja) 2015-03-23 2018-05-09 豊田合成株式会社 半導体装置および半導体装置の製造方法
DE102016115801B4 (de) * 2016-08-25 2020-10-29 Infineon Technologies Ag Transistorbauelement mit hoher stromfestigkeit
JP6939300B2 (ja) * 2016-11-17 2021-09-22 富士電機株式会社 半導体装置
CN108520857B (zh) * 2018-03-30 2021-06-08 株洲中车时代半导体有限公司 一种快恢复二极管及其制作方法
DE102018112109A1 (de) 2018-05-18 2019-11-21 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
JP7070303B2 (ja) * 2018-10-04 2022-05-18 三菱電機株式会社 半導体装置
JP7266761B2 (ja) * 2020-03-17 2023-04-28 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト より緩やかな逆回復のために電荷キャリアを徐々に注入する半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5250175A (en) * 1975-10-20 1977-04-21 Semiconductor Res Found Electrostatic induction type thyristor
GB2237930A (en) * 1989-11-01 1991-05-15 Philips Electronic Associated A semiconductor device and method of manufacturing a semiconductor device
DE19823944A1 (de) * 1998-05-28 1999-12-02 Siemens Ag Leistungsdioden-Struktur
DE10243758A1 (de) * 2002-09-20 2004-04-01 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Verfahren zur Herstellung einer vergrabenen Stoppzone in einem Halbleiterbauelement und Halbleiterbauelement mit einer vergrabenen Stoppzone
DE10361136B4 (de) * 2003-12-23 2005-10-27 Infineon Technologies Ag Halbleiterdiode und IGBT
DE102004005084B4 (de) * 2004-02-02 2013-03-14 Infineon Technologies Ag Halbleiterbauelement
DE102005032074B4 (de) * 2005-07-08 2007-07-26 Infineon Technologies Austria Ag Halbleiterbauelement mit Feldstopp

Also Published As

Publication number Publication date
DE102006025958B3 (de) 2007-10-11
US20070278472A1 (en) 2007-12-06
US7812427B2 (en) 2010-10-12
JP2007324601A (ja) 2007-12-13

Similar Documents

Publication Publication Date Title
JP4895918B2 (ja) ロバスト性が高く、スイッチング損失の少ない、ソフトスイッチング半導体素子
US7615846B2 (en) Semiconductor device
CN107924951B (zh) 半导体装置
US9159722B2 (en) Semiconductor device
US7847345B2 (en) Insulated gate semiconductor device and method for manufacturing the same
JP4843253B2 (ja) 電力用半導体装置
US9620631B2 (en) Power semiconductor device
US20140084337A1 (en) Semiconductor device
JP2023160970A (ja) 半導体装置
US6650001B2 (en) Lateral semiconductor device and vertical semiconductor device
US9502402B2 (en) Semiconductor device
CN111129135A (zh) 半导体装置
JP2019054070A (ja) 半導体装置
JP7414047B2 (ja) 半導体装置
US20150144989A1 (en) Power semiconductor device and method of manufacturing the same
JP6806213B2 (ja) 半導体素子
US10727306B2 (en) Semiconductor apparatus
JP2010206111A (ja) 半導体装置
JP4136503B2 (ja) 絶縁ゲートバイポーラトランジスタ
JP4655350B2 (ja) 半導体装置
JP7156425B2 (ja) 半導体装置
JP7524589B2 (ja) 半導体装置
JPH1140818A (ja) 半導体装置
JP2009158643A (ja) 半導体装置
JP2004266298A (ja) 縦型半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110621

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110916

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111122

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111220

R150 Certificate of patent or registration of utility model

Ref document number: 4895918

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150106

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees