JP4895918B2 - ロバスト性が高く、スイッチング損失の少ない、ソフトスイッチング半導体素子 - Google Patents

ロバスト性が高く、スイッチング損失の少ない、ソフトスイッチング半導体素子 Download PDF

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Description

発明の詳細な説明
本発明は、例えば、半導体ダイオード、IGBT(絶縁ゲートバイポーラトランジスタ)、バイポーラトランジスタ、および、サイリスタといった、半導体素子に関するものである。
半導体パワーエレクトロニクスの分野では、極端な動作条件の下であっても半導体デバイスの破損を防止できるように、保護メカニズムを有する半導体デバイスを提供する試みがなされている。
このような保護メカニズムは、転流動作の間の穏やかさおよびロバスト性を最適化することによって高電圧フリーホイーリングダイオードにおいて得られる。誘電負荷をターンオフすると、逆電流の遮断が生じ、これにより、上記半導体素子の破損を伴う過電圧スパイクおよび/または電圧振動が生じてしまう。他方では、逆特性曲線(つまり、逆動作での該フリーホイーリングダイオードの電流/電圧特性曲線)は、このようなスイッチング動作が該半導体素子のハード障害に至らなかったとしても、激しい転流動作の後で変化してしまう。該逆特性曲線のこのような変化は、例えば漏れ電流の増加によって明らかになり、例えば背面側のエミッタと背面側の金属との不均質性によって助長される。このような不均質性は、イオン注入によって形成された平坦なエミッタにおいて、例えば、該イオン注入中の小さな欠陥、または、カソードの金属層のスパイクにより、該エミッタの領域が妨害されることによって生じてしまう。したがって、平坦なエミッタが注入されると、多くの場合、該エミッタの範囲において不均質性があり、これにより、エミッタ効果は弱まる。
上記転流動作中の穏やかさは、例えばn型の高ドープされた背面側のエミッタを挿入することにより、改善された。しかし同時に、スイッチング損失の増大およびスイッチングロバスト性の弱さは、受け入れなければならない。
また、ドイツ特許出願DE10361136 B4は、電荷担体を注入することによって、半導体素子(例えば、半導体ダイオードまたはIGBT)の転流の間に、スイッチング損失を基本的に増大することなく、穏やかなターンオフを達成することを提案している。この場合、該n導電型の背面側のエミッタの上には、該p導電型のいわゆる島が配置されている。該島は、該背面側のエミッタとともに、該ダイオードの逆電流を遮断する前に破損するpn接合部を形成する。結果として、なだれメカニズムによって生成された電荷担体は、該負荷電流を運び続け、したがって、突然の電流遮断を防止する。これにより、有害な過電圧スパイクおよび/または振動が低減される。さらには、該正孔を注入することにより、該n導電型のドリフト領域によって与えられたnn背面側構造と、該n導電型の該背面側のエミッタとにおいて、電界が蓄積されないようにすることができる。これにより、同様に、電流遮断が妨げられ、したがって、該穏やかさが改善される。
ドイツ特許出願102005032074.0(優先日より前には非公開)は、階段状の深いエミッタを用いることにより特性曲線が丸くなることに対する方策について記載している。しかし、この場合の不都合な点は、該出願で提示された方策を該背面側のエミッタの上に位置する上記の島と組み合わせることができない点にある。なぜなら、p型の島での該pn接合部の絶縁破壊電圧を設定するためにエミッタの不純物領域の寸法を決定する際の境界条件に適合できないからである。
スイッチング損失が低く、かつ、転流動作中の穏やかさおよびロバスト性に関する好ましい特性を有する半導体素子が、求められる。
ドイツ特許出願DE10361136 B4 ドイツ特許出願102005032074.0
本発明の一形態にかかる半導体素子は、側方方向に延びる第1電極と第2電極との間に形成された第1導電型の半導体基板であって、該第1導電型とは逆の第2導電型の少なくとも1つの第1半導体領域を有する半導体基板を備えている。該少なくとも1つの第1半導体領域は、該第1電極に隣接している。該半導体基板には、第1導電型の第2半導体領域が形成されている。該第2半導体領域は、該側方方向に交互に入れ替わる第1領域部と第2領域部とを備えている。該第1領域部のドーパント濃度は、該第2領域部のそれよりも低い。同様に、互いに間隔を空けている第2導電型の複数の第3半導体領域が、該側方方向に設けられている。それぞれ、該第3半導体領域は、該第1電極に向かう方向に対して垂直に該第2領域部に隣接している。
この場合、上記側方方向とは、上記第2電極が延びる方向を示しており、該第2電極は、上記半導体基板の任意の表面に沿っていてもよい。
上記第1導電型はn導電型であってもよい。この場合、上記第2導電型はp導電型である。同様に、第1導電型にp導電型を、第2導電型にn導電型を割り当てることができる。
上記第1電極および上記第2電極を、例えば、上記半導体基板の反対側の面に形成してもよい。該第1電極および該第2電極は、該半導体基板に対する接触抵抗の最も低い材料から形成されることが好ましい。例えば、該第1電極および該第2電極は、金属性の材料、または、金属性の材料と、金属シリサイドまたは金属窒化物との化合物から形成されている。他の材料の化合物も同様に考えられる。
上記第3半導体領域と上記第2領域部との間には、pn接合部が形成される。この場合、該第3半導体領域は、第2半導体領域の上に位置する島とみなされてもよく、該第2半導体領域は、背面側のエミッタを表している。一方では、該第3半導体領域と、さらには該第2半導体領域の第2領域部との構成によって、割り当てられたpn接合部の絶縁破壊電圧を確立できる。これは、なだれの発生を最適化することによって転流の間に穏やかさを改善するためである。他方では、該第2領域部よりも低くドープされた第1領域部を選択することにより、背面側のエミッタのエミッタ効率を低減でき、これにより、ターンオフ損失に対して有利な効果が得られる。その結果、背面側のエミッタの様々な要求とは無関係に、該背面側において該第2半導体領域を最適化し、適合させることができ、さらに、島として上に配置された該第3半導体領域と、該第3半導体領域に連結された該pn接合部との寸法を決定できる。この場合、明白な効果は、特に、例えば低速スイッチング中または非常に高速な電流のターンオフ中の上記スイッチング損失が、非常に低くなるように構成設計できることである。これは、背面側のエミッタが比較的弱いためである。該エミッタから、ダイオードの特に有効な動作基点を規定できる。このような文脈において、特に、上記第2領域部よりも低ドープされた領域部が背面側のエミッタとして機能するということを、考慮する必要がある。
各転流動作中の電界が上記背面側のエミッタの方向に非常に遠くまで達するので、上記第3半導体領域と上記第2領域部とのpn接合部におけるなだれ現象によって生じる該ダイオードのテイル電流が、例えば、上記転流スイッチのターンオン速度、または、漏れインダクタンスが、現在実行されているスイッチング動作中に存在している、といった、該アプリケーションの一般的な条件に適合している。さらには、該pn接合部において生じた上記注入された正孔によって、上記半導体基板のドリフト領域と上記第2半導体領域との間のnn接合部で電界が蓄積されないようにし、したがって、該正孔は、さらに、該背面側においてプラズマが低減されないようにし、これにより、該転流動作中の穏やかさがさらに改善される。このような「自動調節する」正孔を上記半導体素子に注入することにより、該半導体素子上に位置するチップを、様々なアプリケーションの基部とすることができる。該チップは、自動的に、スイッチング損失を低減するとともに、上記境界条件に適合する。弱い背面側のエミッタを備えた半導体素子におけるサージ電流の強さに関する問題を、島として形成された該第3半導体領域のドーパント濃度を適切に選択することにより、縮小できる。なぜなら、該第3半導体領域は、順方向の動作において溢れている十分な電荷担体のゆえに溢れており、上記第1領域部よりも高ドープされた第2領域部は、該背面側のエミッタへの電荷担体の注入に用いられ、該背面側のエミッタ効率を上昇させるからである。
他の形態では、上記第2領域部は、上記第3半導体領域に対して上記側方方向に合同に形成されている。例えば、該第2領域部およびさらには該第3半導体領域が、共通のパターニング工程によって形成されてもよい。したがって、例えば、レジストまたはハードマスクといった共通の注入マスクを用いた注入によって、これら2つの部分が形成されてもよい。該第1領域部が該第2領域部よりも低ドープされているので、該第1領域部は、連続して形成されてもよく、該第2領域部の形成中にオーバードープされる。
さらには、上記第3半導体領域は、少なくとも特定の部分において、上記側方方向に上記第2領域部を超えて突き出ていてもよい。こうすることにより、特に該第2領域部への注入が、該第2領域部の側方端部部分において弱められるので、転流中の、上記第1領域部よりも高ドープされた第2領域部の上記エミッタ効率に対する寄与がさらに低減される。
上記第1領域部および上記第2領域部の横の寸法は、例えば、2mm〜40mmである。
例えば、上記半導体基板よりもドーパント濃度の高い第1導電型の電界停止領域が形成される。該電界停止領域は、該半導体基板に埋設されており、上記第2半導体領域から間隔を空けている。したがって、該電界停止領域は、該半導体基板内に埋設された電界停止領域として形成される。該電界停止領域は、逆差動で、該半導体基板のドリフト領域よりもスペースを狭くして、電界の低減を実現するために用いられる。該電界停止領域は、例えば、深い注入(例えば、プロトン励起ドナーによって実現されてもよい。
上記電界停止領域は、同様に、上記側方方向に隣接している一連の電界停止領域区域として形成されていてもよい。この場合、等電位線の形状に影響を与え、例えば、有効な素子特性に関して、空間的に交互に配置された第3半導体領域、およびさらには、第1領域区域および第2領域区域を調整できることが有効である。
この文脈では、上記電界停止領域区域が上記第1領域部に対して側方に合同に形成されることが有効である。同様に、該電界停止領域区域は、上記第1領域部を超えて側方に突き出ていてもよく、あるいは、上記第1領域部が、該電界停止領域区域を超えて側方に突き出ていてもよい。例えば上記電界の形状または他には上記背面側のエミッタ効率を最適化することにより、適切な構成を規定できる。
同様に、上記電界停止領域が側方に連続して形成されることが有効である。この場合、例えば、上記のプロセス順序においてすでに存在しているリソグラフィマスクを用いてコストを削減できる。しかし、該電界停止領域に専用のマスクを設けてもよい。
上記第2領域部を形成する不純物が、4×1014cm−2〜1×1016cm−2の範囲内の実効線量に相当することが有効である。
同様に、上記第1領域部を形成する不純物が1×1012cm−2〜4×1014cm−2の範囲内の実効線量に相当することが有効である。
この場合、背面側の金属と上記第1領域部および上記第2領域部とのオーミック接触を確実にするために、上記半導体基板の表面のドーパント濃度は、少なくとも1019cm−3である。
本発明の他の形態では、半導体素子が、側方方向に延びる第1電極と第2電極との間に形成された第1導電型の半導体基板であって、該第1導電型とは逆の第2導電型の少なくとも1つの第1半導体領域を有する半導体基板を備えている。該少なくとも1つの第1半導体領域は、該第1電極に隣接している。同様に、第1導電型の第2半導体領域が備えられており、該第2半導体領域は、該半導体基板内に形成されている。また、上記側方方向に互いに間隔を空けている第2導電型の複数の第3半導体領域が備えられており、該第2電極に向かう方向に該第2半導体領域が隣接している。さらに、該半導体基板よりもドーパント濃度の高い第1導電型の電界停止領域が備えられている。該電界停止領域は、該半導体基板に埋設されており、該第2半導体領域から間隔を空けており、該側方方向に互いに隣接した一連の電界停止領域区域として形成されている。したがって、この半導体素子は、上記した第1の側面の半導体素子と比べて、該第2半導体領域の、該側方方向に交互に入れ替わり該ドーパント濃度が異なっている上記第1領域部および上記第2領域部を有していない。該第2半導体領域のドーパント濃度にもよるが、このことは、より低いターンオフ損失の利点が、交互に配置された第1領域部および第2領域部を備えた上記半導体素子の場合に可能である程度には、得られないということである。それにもかかわらず、ロバスト性およびソフトスイッチングについて有効な特性が得られる。
上記第3半導体領域の横の寸法が2μm〜40μmであり、隣接している2つの第3半導体領域間の横幅が2μm〜40μmであることが、有効である。
他の形態では、上記第2電極から上記電界停止領域までの距離は、1μm〜50μmである。
上記第3半導体領域を形成する不純物が、4×1012cm−2〜1×1015cm−2内の実効線量に相当する。該第3半導体領域の実効線量を適切に選択することにより、該第3半導体領域と上記第2領域部との間のpn接合部のなだれの発生が始まる瞬間を、所望の転流動作に最適に適応できる。該第3半導体領域における通常の最大のドーパント濃度は、ほぼ1×1015cm−3〜1×1018cm−3であるか、あるいは他には、ほぼ1×1015cm−3〜5×1016cm−3である。該第3半導体領域の縦の長さは、例えば、ほぼ2μm〜20μmである。
他の形態では、半導体素子が、上記第1半導体領域に側方に隣接しているエッジ終端部を備えている。上記第2半導体領域の外部エッジは、該エッジ終端部から、上記半導体基板における両極性拡散距離の値の少なくとも2倍に相当する側方間隔をあけた位置にある。
上記エッジ終端部は、例えば、複数のフィールドプレートを含んでいてもよく、割り当てられたエッジ終端領域は、上記第1電極または上記第1半導体領域に隣接している。これにより、側方の電界を所望のように縮小できる。したがって、該エッジ終端部への上記電荷担体の注入が低減され、その結果、上記スイッチングロバスト性の増大が得られるので、本形態では、背面側のエミッタとして機能する第2半導体領域は、該エッジ終端部の下に形成されない。上記両極性拡散距離の少なくとも2倍に相当する、該背面側のエミッタと該エッジ終端部との間の距離により、ロバスト性が改善される。この文脈では、「ライフタイムキラー」として機能する再結合中心が上記半導体基板に組み込まれることが有効である。これにより、該両極性拡散距離を縮小でき、したがって、該背面側のエミッタと該エッジ終端部との間の距離に関連して所要チップ領域を最小にできる。
他の形態では、上記第1領域部は、上記半導体素子のエッジ終端部に延びており、上記第2領域部は、該エッジ終端部には存在しない。
本発明の他の有効な形態では、上記第3半導体領域は、上記半導体素子のエッジ終端部に延びている。
他の形態では、上記第1導電型の補助領域区域(該補助領域区域のドーパント濃度は上記半導体基板よりも高い)は、上記電界停止領域と上記第2電極との間に埋設されている。該補助領域区域は、例えば、上記第2半導体領域および電界停止領域よりも低いドーパント濃度を有している。
他の形態では、上記第1電極に隣接した上記第1導電型の少なくとも1つの他の半導体領域が、該第1半導体領域内に埋設されている。該少なくとも1つの他の半導体領域は、例えばバイポーラトランジスタのエミッタであってもよい。このとき、該第1半導体領域は該バイポーラトランジスタのベースを形成し、該第2半導体領域はコレクタを形成している。該他の半導体領域は、同様に、サイリスタとして形成された半導体素子の一部であってもよい。
これとは別の方法として、または、補足的には、上記第2導電型の他の半導体領域が、上記第2電極と上記第2半導体領域との間に配置されている。これにより、例えば、IGBTを実現できる。
したがって、上記半導体素子は、例えば、ダイオード、バイポーラトランジスタ、IGBT、MOSFET(金属酸化物半導体電界効果トランジスタ)、または他には、サイリスタであってもよい。
他の形態では、上記半導体基板よりもドーパント濃度の高い第1導電型の電界停止領域が形成されている。該電界停止領域は、上記第2半導体領域に隣接しており、上記第3半導体領域は、該電界停止領域内に埋設されている。
上記した値の範囲は、全て、一例として用いただけであり、いかなる制限をも構成するものではない。
以下に、図面を参照しながら実施形態について詳述する。
図1は、本発明の第1の模式的な実施形態にかかるダイオードを切断した概略断面図である。
図2は、上記第1の模式的な実施形態のダイオードのアノードとカソードとの間の電荷担体のプロファイルを概略的に示す図である。
図3は、本発明の第2の模式的な実施形態にかかるダイオードを切断した概略断面図である。
図4は、本発明の第3の模式的な実施形態にかかるダイオードを切断した概略断面図である。
図5は、本発明の第4の模式的な実施形態にかかるダイオードを切断した概略断面図である。
図1は、本発明の第1の模式的な実施形態にかかるダイオードを切断した概略断面図である。該ダイオードを、例えば、誘電負荷の転流動作用のフリーホイーリングダイオードとして用いてもよい。第1電極3が、半導体基板1の第1表面2に電気的に接続している。該第1電極3は、例えば金属によって形成されていてもよい。さらに、第2電極5が、半導体基板1の第2表面4に電気的に接続している。p導電型の第1半導体領域6(該第1半導体領域はアノードとして用いられる)は、半導体基板1内に形成されており、該第1電極3に隣接している。
上記第2電極5に隣接して、n導電型の第2半導体領域7が上記半導体基板1内に形成されている。該第2半導体領域は、背面側のエミッタとして用いられ、側方方向に交互に第1領域部8および第2領域部9を有している。この場合、該第1領域部8は、該第2領域部9よりも低くドープされている。さらに、該半導体基板1内には、p導電型の複数の第3半導体領域10が形成されている。該第3半導体領域は、側方方向に互いに間隔を空けており、該第2領域部に隣接しており、該第2領域部9によって、該第2電極5に接続されたpn接合部を形成している。該第3領域部10は、側方方向に、該第2領域部9に対してほぼ合同に配置されている。
上記ダイオードは、さらに、電界停止領域11を備えている。該電界停止領域は、半導体基板1に埋設されており、第2半導体領域7から間隔を空けている。電界停止領域11のドーパント濃度は、半導体基板1のそれよりも高い。該電界停止領域は、同様に、部分的に、側方方向に隣接している一連の電界停止領域区域12として形成されている。電界停止領域区域12は、第1領域部8の上方に、側方方向において該第1領域部とほぼ合同に配置されている。
半導体領域6と電界停止領域11または第2半導体領域7との間に挿入された半導体領域よりも低くドープされた半導体基板1の部分は、ダイオードの場合には基部ゾーン、IGBTの場合にはドリフトゾーンと呼ばれている。
上記半導体素子のエッジ終端部14は、アノードとして用いられる第1半導体領域6に隣接している。エッジ終端部14は、少なくとも1つの、または、複数のフィールドプレート15と、さらに、p導電型のエッジ終端領域16とを備えている。エッジ終端領域16は、第1表面2に達しており、ここで、適切なフィールドプレート15に電気的に接続されている。エッジ終端部14は、上記電界を側方に有効に低減するためのものである。
電界停止領域11は、エッジ終端部14の下に連続して形成されている。
しかし、背面側のエミッタとして用いられる第2半導体領域7は、エッジ終端部14の下まで伸びておらず、該エッジ終端部から距離dの位置にある。これにより、背面側のエミッタからエッジ終端部14への電荷担体の注入を低減でき、スイッチングロバスト性を上げることができる。該距離dは、半導体基板1の両極性拡散距離の少なくとも2倍であるように選択されることが好ましい。該両極性拡散距離を、その部分に関して、例えば「ライフタイムキラー」として用いられる該半導体基板の再結合中心に挿入することにより、低減できる。これにより、チップ領域を有効に節減できる。
第2領域部9の上に第3半導体領域10が位置しているために、主に、第2領域部9よりも比較的低くドープされた第1領域部8は、少なくとも電流密度が過度に高くない場合、背面側のエミッタとして用いられる(電流密度が非常に高い場合、該第3半導体領域の順電圧への影響は、概して取るに足らないものである)。その結果、これに関連した背面側のエミッタ効率が低いので、スイッチング損失を低く保つことができる。各転流動作中の電界が第2半導体領域7の方向に非常に遠くまで達するので、第2領域部9と第3半導体領域10とのpn接合部におけるなだれ現象に起因して、該ダイオードのテール電流が生成される。該テール電流は、例えば、上記転極器のターンオン速度、または、スイッチング動作中に存在している漏れインダクタンスが丁度実行されるといった、動作中に広がる該アプリケーションの条件に適合したものである。さらに、第2領域部9と第3半導体領域10との間になだれが発生することによって生じた注入された正孔は、第2半導体領域7および第1半導体領域8近傍の電界の蓄積を妨げるか、または、遅延させる。このため、該スイッチング動作の穏やかさに関してさらに改善する必要が生じる。
さらに、第3半導体領域10および第2領域部9から形成されているp/n領域の方向に、ターンオフ中の上記電界のパンチスルーが大きいために、これらのpn接合部において基本的に均一に生じるなだれ現象が始まり、不具合のある位置での電流フィラメントの固定が結果的により困難であるか、または、回避される、ことが有効である。これにより、激しい転流動作中に漏れ電流が増加したことにより特性曲線が丸くなることが妨げられ、上記ダイオードのロバスト性が改善される。第3半導体領域10に加えて、その上に位置する電界停止領域区域12は、上記背面側での電界の低減を維持し、第1領域部8の方向に電流が流れてしまうのを妨げる。したがって、本実施形態のダイオードを、静的および動的な電界停止の組み合わせであると捉えてもよい。
図2は、上記ダイオードの順方向の状態において、第1の模式的な実施形態(参照:図1)における、アノードとして用いられる第1半導体領域6と、カソードとして用いられる第2半導体領域7との間の電子および正孔の電荷担体量の概略的表現を概略的に示している。上記ダイオードの深さに対する電子および正孔n=pの電荷担体量が示されている。いわゆる「ライフタイムキラー」として用いられる半導体基板1に再結合中心が挿入されている場合、電子および正孔によって満ちた電荷担体は、該概略的な曲線形状(a)にしたがって生じる。拡散距離比率を縮小するためのこのような再結合中心を用いなかった場合、このように電子および正孔n=pの濃度プロファイルを、概略的な曲線(b)および(c)で示す。第2領域部9および第3半導体領域10から形成されているn/p接合部の電気的破壊によって調整されるテール電流のゆえに、このような再結合中心を用いる必要なく、穏やかさが改善される、または、ダイオードの数を従来のダイオードよりも著しく削減できる。上に位置する島として用いられる第3半導体領域10の下に位置するn型領域9が、順方向の場合の該ダイオードの注入にほとんど用いられないので、スイッチング特性の改善(例えば、第2半導体領域9と第3半導体領域10との間のpn接合部における電荷担体対のなだれ現象の開始)に関して、該n型領域のドーパント濃度は最適に設定される。
図3は、第2の模式的な実施形態にかかるダイオードの断面図を概略的に示す図である。上記第1の模式的な実施形態に基づいた、この、または、これ以降の模式的な実施形態の構成要素を、以下では、同じ参照符号で示す。該構成要素についての記載を繰り返さずに省略する。代わりに、図1に関する記載部分を参照されたい。
図3に示した第2の模式的な実施形態は、背面側のエミッタ(つまり、第2半導体領域7)に関して図1に示した第1の模式的な実施形態とは異なっており、第3半導体領域10は、エッジ終端部14の下まで形成されている。同様に、該第1の模式的な実施形態とは違って、エッジ終端部14の下に位置する電界停止領域11は連続して形成されていないが、側方方向に隣接している一連の電界停止領域区域12のグリッドパターンでエッジ終端部14に延びている。
図4は、第3の模式的な実施形態にかかるダイオードの概略断面図を示している。このダイオードは、半導体基板1の導電型の補助領域区域13が電界停止領域11と第2電極5との間に埋設されており、該補助領域区域が側方方向に該電界停止領域と合同に配置されているという点で、図1に示した第1の模式的な実施形態とは異なっている。補助領域区域13は、上記背面側(つまり、第2電極5)近傍の電界を低減するために用いられ、半導体基板1よりも高くドープされることが好ましいが、電界停止領域11よりも低く、さらには、背面側のエミッタとして機能する第1領域部8よりも低くドープされることが好ましい。
図5は、第4の模式的な実施形態にかかるダイオードの断面図を概略的に示す図である。図4に示した第3の模式的な実施形態とは対照的に、ここでは、第3半導体領域10は、第2領域部9よりも側方に突き出た、上に位置する島として形成されている。これにより、上記背面側のエミッタに割り当てられた第2領域部9の側方部からの電荷担体の注入をさらに抑制できる。さらに、電界停止領域区域12、およびさらには、その補助領域区域13は、第1領域区域8を超えて側方に突き出るように形成されている。同様に、第3半導体領域10または電界停止領域区域12/補助領域区域13のみが、第2半導体領域7の割り当てられた領域8または9と合同に配置されていないということが、ありうる。
同様に、パターン形成されておらず容易に連続して形成される電界停止領域11を実現することは可能であろう。同様に、端部または中央部において電界停止領域11を除去することが、上記ダイオードの寸法を決定する際に有効である場合がある。
埋設された電界停止領域に代わるものとして、電界停止領域11は、さらに、第2半導体領域7に直接隣接していてもよく、第3半導体領域10は、この場合、電界停止領域11に組み込まれている。このような電界停止領域を、例えば、上記表面からの不拡散、または、後続する打ち込み工程を伴うイオン注入によって、生成できる。
本発明の第1の模式的な実施形態にかかるダイオードを切断した概略断面図である。 上記第1の模式的な実施形態のダイオードのアノードとカソードとの間の電荷担体のグラフを概略的に示す図である。 本発明の第2の模式的な実施形態にかかるダイオードを切断した概略断面図である。 本発明の第3の模式的な実施形態にかかるダイオードを切断した概略断面図である。 本発明の第4の模式的な実施形態にかかるダイオードを切断した概略断面図である。

Claims (22)

  1. 側方方向に延びる第1電極と第2電極との間に形成された第1導電型の半導体基板であって、該第1導電型とは逆の第2導電型の、該第1電極に隣接している少なくとも1つの第1半導体領域を有する半導体基板と、
    該半導体基板に形成され、該側方方向に交互に入れ替わる第1領域部と第2領域部とを備え、該第1領域部のドーパント濃度が該第2領域部のそれよりも低い、該第1導電型の第2半導体領域と、
    該側方方向に互いに間隔を空けており、それぞれ、該第1電極に向かう方向に該第2領域部に隣接している、該第2導電型の複数の第3半導体領域とを含む、半導体素子。
  2. 上記第2領域部は、上記第3半導体領域に対して上記側方方向に合同に形成されている、請求項1に記載の半導体素子。
  3. 上記第3半導体領域は、少なくとも特定の部分において、上記側方方向に上記第2領域部を超えて突き出ている、請求項1に記載の半導体素子。
  4. 上記第1領域部および上記第2領域部の横の寸法は、それぞれ、2μm〜40μmである、請求項1に記載の半導体素子。
  5. 上記半導体基板よりもドーパント濃度の高い第1導電型の電界停止領域が配置され、該電界停止領域は、該半導体基板に埋設されており、上記第2半導体領域から間隔を空けている、請求項1に記載の半導体素子。
  6. 上記電界停止領域は、上記側方方向に隣接している一連の電界停止領域区域として形成される、請求項5に記載の半導体素子。
  7. 上記電界停止領域区域が上記第1領域部に対して側方に合同に形成されている、請求項6に記載の半導体素子。
  8. 該電界停止領域区域が上記第1領域部を超えて側方に突き出ているか、あるいは、上記第1領域部が該電界停止領域区域を超えて側方に突き出ている、請求項6に記載の半導体素子。
  9. 上記電界停止領域が側方に連続して形成されている、請求項5に記載の半導体素子。
  10. 上記第2領域部を形成する不純物が、4×1014cm-2〜1×1016cm-2の範囲内の実効線量に相当する、請求項1に記載の半導体素子。
  11. 上記第1領域部を形成する不純物が、1×1012cm-2〜4×1014cm-2の範囲内の実効線量に相当する、請求項1に記載の半導体素子。
  12. 上記第3半導体領域の横の寸法が2μm〜40μmであり、隣接している2つの第3半導体領域間の横幅が2μm〜40μmである、請求項1に記載の半導体素子。
  13. 上記第2電極から上記電界停止領域までの距離は、1μm〜50μmである、請求項に記載の半導体素子。
  14. 上記第3半導体領域を形成する不純物が、4×1012cm-2〜1×1015cm-2内の実効線量に相当する、請求項1に記載の半導体素子。
  15. 上記第1半導体領域に側方に隣接しているエッジ終端部を含み、上記第2半導体領域の外部エッジが、該エッジ終端部から、上記半導体基板における両極性拡散距離の値の少なくとも2倍に相当する側方間隔をあけた位置にある、請求項1に記載の半導体素子。
  16. 上記第1領域部は、上記半導体素子のエッジ終端部に延びており、上記第2領域部は、該エッジ終端部には存在しない、請求項1に記載の半導体素子。
  17. 上記第3半導体領域は、上記半導体素子のエッジ終端部に延びている、請求項1に記載の半導体素子。
  18. 上記ドーパント濃度が上記半導体基板よりも高い、上記第1導電型の補助領域区域が、上記電界停止領域と上記第2電極との間に埋設されている、請求項に記載の半導体素子。
  19. 上記第1電極に隣接した上記第1導電型の少なくとも1つの他の半導体領域が、該第1半導体領域内に埋設されている、請求項1に記載の半導体素子。
  20. 上記第2導電型の他の半導体領域が、上記第2電極と上記第2半導体領域との間に配置されている、請求項1に記載の半導体素子。
  21. 上記半導体素子は、ダイオード、MOSFET、IGBT、および、サイリスタからなるグループの素子に相当する、請求項1に記載の半導体素子。
  22. 上記半導体基板よりもドーパント濃度の高い第1導電型の電界停止領域が配置され、該電界停止領域は、上記第2半導体領域に隣接しており、上記第3半導体領域は、該電界停止領域内に埋設されている、請求項1に記載の半導体素子。
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