CN107845683A - 半导体装置 - Google Patents

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Abstract

本发明的实施方式提供一种能够使可靠性提高的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；栅电极；第1导电型的第1碳化硅区域，设于第1电极与第2电极之间；第1导电型的第2碳化硅区域，设于第1电极与第1碳化硅区域之间，且第1导电型杂质的杂质浓度高于第1碳化硅区域；第2导电型的第3碳化硅区域，设于第1电极与第2碳化硅区域之间；第1导电型的第4碳化硅区域，设于第1电极与第3碳化硅区域之间；第1导电型的第5碳化硅区域，设于栅电极与第2碳化硅区域之间；第1导电型的第6碳化硅区域，设于第1电极与第2碳化硅区域之间，并与第1电极接触；以及栅绝缘层，设于栅电极与第3碳化硅区域以及第5碳化硅区域之间。

Description

半导体装置
相关申请
本申请享受以日本专利申请2016-184627号(申请日：2016年9月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
作为下一代的半导体设备用的材料，期待碳化硅。碳化硅相比于硅，具有带隙为3倍、击穿电场强度为约10倍、热传导率为约3倍这一优异的物性。如果应用该特性，则能够实现例如高耐压、低损失并且可高温动作的MOSFET(Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管)。
使用了碳化硅的纵型的MOSFET具有pn结二极管作为体二极管。例如，MOSFET被用作连接于感应负载的开关元件。在该情况下，即使在MOSFET断开时，也能够通过使用体二极管来流入回流电流。
但是，若通过体二极管而流过回流电流，则存在如下问题：由于载流子的再结合能量，导致在碳化硅层中堆垛层错生长，MOSFET的导通电阻增大。MOSFET的导通电阻的增大导致MOSFET的可靠性的降低。
发明内容
本发明的实施方式提供一种能够使可靠性提高的半导体装置。
实施方式的半导体装置具备：第1电极；第2电极；栅电极；第1导电型的第1碳化硅区域，至少一部分设于上述第1电极与上述第2电极之间，且至少一部分设于上述栅电极与上述第2电极之间；第1导电型的第2碳化硅区域，设于上述第1电极与上述第1碳化硅区域之间，且第1导电型杂质的杂质浓度高于上述第1碳化硅区域；第2导电型的第3碳化硅区域，设于上述第1电极与上述第2碳化硅区域之间；第1导电型的第4碳化硅区域，设于上述第1电极与上述第3碳化硅区域之间；第1导电型的第5碳化硅区域，设于上述栅电极与上述第2碳化硅区域之间，上述第3碳化硅区域位于该第5碳化硅区域与上述第4碳化硅区域之间；第1导电型的第6碳化硅区域，设于上述第1电极与上述第2碳化硅区域之间，并与上述第1电极接触；以及栅绝缘层，设于上述栅电极与上述第3碳化硅区域之间、及上述栅电极与上述第5碳化硅区域之间。
附图说明
图1是第1实施方式的半导体装置的示意剖面图。
图2是第1实施方式的半导体装置的示意俯视图。
图3是第1实施方式的半导体装置的示意俯视图。
图4是第1实施方式的半导体装置的等效电路图。
图5是第1实施方式的作用以及效果的说明图。
图6是第1实施方式的作用以及效果的说明图。
图7是第2实施方式的半导体装置的示意俯视图。
图8是第2实施方式的半导体装置的示意俯视图。
图9是第2实施方式的半导体装置的示意剖面图。
图10是第2实施方式的半导体装置的示意剖面图。
图11是第2实施方式的第1变形例的半导体装置的示意剖面图。
图12是第2实施方式的第2变形例的半导体装置的示意剖面图。
图13是第3实施方式的半导体装置的示意俯视图。
图14是第3实施方式的半导体装置的示意俯视图。
图15是第3实施方式的半导体装置的示意剖面图。
图16是第3实施方式的半导体装置的示意剖面图。
图17是第4实施方式的半导体装置的示意俯视图。
图18是第4实施方式的半导体装置的示意俯视图。
图19是第4实施方式的半导体装置的示意剖面图。
图20是第4实施方式的半导体装置的示意剖面图。
附图标记说明
12 源电极(第1电极)
14 漏电极(第2电极)
16 栅绝缘层
18 栅电极
24 漂移区域(第1碳化硅区域)
25 漂移区域(第1碳化硅区域)
26 低电阻区域(第2碳化硅区域)
28 体区域(第3碳化硅区域)
29 体区域(第6碳化硅区域)
30 源极区域(第4碳化硅区域)
31 源极区域(第7碳化硅区域)
32 JFET区域(第5碳化硅区域)
34 SBD阴极区域(第6碳化硅区域)
35a 第1SBD阴极区域(第2碳化硅区域)
35b 第2SBD阴极区域(第3碳化硅区域)
35c 第3SBD阴极区域(第4碳化硅区域)
35d 第4SBD阴极区域(第5碳化硅区域)
36 体接触区域(第7碳化硅区域)
37 体接触区域(第8碳化硅区域)
100 MOSFET(半导体装置)
200 MOSFET(半导体装置)
300 MOSFET(半导体装置)
400 MOSFET(半导体装置)
具体实施方式
以下，一边参照附图一边说明本发明的实施方式。此外，在以下的说明中，对于相同或者类似的部件等标注相同的附图标记，关于已说明一次的部件等适当省略其说明。
另外，在以下的说明中，n+、n、n-以及p+、p、p-的标记表示各导电型中的杂质浓度的相对的高低。即，n+表示与n相比，n型的杂质浓度相对较高，n-表示与n相比，n型的杂质浓度相对较低。另外，p+表示与p相比，p型的杂质浓度相对较高，p-表示与p相比，p型的杂质浓度相对较低。此外，有时将n+型、n-型简记为n型，将p+型、p-型简记为p型。
杂质浓度例如能够通过SIMS(Secondary Ion Mass Spectrometry，二次离子质谱法)来测定。另外，杂质浓度的相对的高低也能够根据例如利用SCM(Scanning CapacitanceMicroscopy，扫描式电容显微镜)求出的载流子浓度的高低来判断。另外，杂质区域的深度、厚度等距离例如能够通过SIMS来求出。此外，杂质区域的深度、厚度、宽度、间隔等距离例如能够从SCM像与AFM(Atomic Force Microscope，原子力显微镜)像的合成图像中求出。
(第1实施方式)
本实施方式的半导体装置具备：第1电极；第2电极；栅电极；第1导电型的第1碳化硅区域，至少一部分设于第1电极与第2电极之间，且至少一部分设于栅电极与第2电极之间；第1导电型的第2碳化硅区域，设于第1电极与第1碳化硅区域之间，且第1导电型杂质的杂质浓度高于第1碳化硅区域；第2导电型的第3碳化硅区域，设于第1电极与第2碳化硅区域之间；第1导电型的第4碳化硅区域，设于第1电极与第3碳化硅区域之间；第1导电型的第5碳化硅区域，设于栅电极与第2碳化硅区域之间，第3碳化硅区域位于该第5碳化硅区域与第4碳化硅区域之间；第1导电型的第6碳化硅区域，设于第1电极与第2碳化硅区域之间，并与第1电极接触；以及栅绝缘层，设于栅电极与第3碳化硅区域之间及栅电极与第5碳化硅区域之间。
图1是本实施方式的半导体装置的示意剖面图。图2、图3是本实施方式的半导体装置的示意俯视图。图2是表示碳化硅层表面的杂质区域的图案的图。图3是在图2上重叠了栅电极的图案的图。图1是图2以及图3的AA’剖面图。
本实施方式的半导体装置是使用了碳化硅的平面栅型的纵型MOSFET100。本实施方式的MOSFET100是例如通过离子注入形成体区域与源极区域的双注入MOSFET(DoubleImplantation MOSFET，DIMOSFET)。另外，本实施方式的半导体装置具备SBD(ShottkyBarrier Diode，肖特基势垒二极管)作为内置二极管。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET100是以电子为载流子的纵型的n沟道型的MOSFET。
MOSFET100具备碳化硅层10、源电极12(第1电极)、漏电极14(第2电极)、栅绝缘层16、栅电极18、层间绝缘层20。
在碳化硅层10内具备n+型的漏极区域22、n-型的漂移区域24(第1碳化硅区域)、n型的低电阻区域26(第2碳化硅区域)、p型的体区域28(第3碳化硅区域)、n+型的源极区域30(第4碳化硅区域)、n-型的JFET区域32(第5碳化硅区域)、n-型的SBD阴极区域34(第6碳化硅区域)、以及p+型的体接触区域36(第7碳化硅区域)。
碳化硅层10的至少一部分设于源电极12与漏电极14之间。碳化硅层10的至少一部分设于栅电极18与漏电极14之间。碳化硅层10是单晶的SiC。碳化硅层10例如是4H-SiC。
碳化硅层10具备第1面(图1中“P1”)与第2面(图1中“P2”)。以下，也将第1面称作表面，将第2面称作背面。此外，以下，“深度”的意思是以第1面为基准的深度。
第1面是例如相对于(0001)面倾斜了0度以上且8度以下的面。另外，第2面是例如相对于(000-1)面倾斜了0度以上且8度以下的面。(0001)面被称作硅面。(000-1)面被称作碳面。
n+型的漏极区域22设于碳化硅层10的背面侧。漏极区域22例如包含氮(N)作为n型杂质。漏极区域22的n型杂质的杂质浓度例如为1×1018cm-3以上且1×1021cm-3以下。
n-型的漂移区域24的至少一部分设于源电极12与漏电极14之间。n-型的漂移区域24的至少一部分设于栅电极18与漏电极14之间。
n-型的漂移区域24设于漏极区域22上。漂移区域24例如包含氮(N)作为n型杂质。漂移区域24的n型杂质的杂质浓度比漏极区域22的n型杂质的杂质浓度低。漂移区域24的n型杂质的杂质浓度例如为4×1014cm-3以上且1×1017cm-3以下。漂移区域24的厚度例如为5μm以上且150μm以下。
n型的低电阻区域26设于漂移区域24上。n型的低电阻区域26设于源电极12与漂移区域24之间。低电阻区域26例如包含氮(N)作为n型杂质。
低电阻区域26的n型杂质的杂质浓度比漂移区域24的n型杂质的杂质浓度高。低电阻区域26的n型杂质的杂质浓度例如是漂移区域24的n型杂质的杂质浓度的2倍以上。
低电阻区域26的n型杂质的杂质浓度例如为8×1014cm-3以上且2×1017cm-3以下。低电阻区域26的厚度例如为0.5μm以上且5μm以下。
p型的体区域28设于源电极12与低电阻区域26之间。体区域28作为MOSFET100的沟道区域发挥功能。
体区域28例如包含铝(Al)作为p型杂质。体区域28的p型杂质的杂质浓度例如为1×1017cm-3以上且5×1017cm-3以下。
体区域28的深度例如为0.3μm以上且0.8μm以下。
体区域28被固定在源电极12的电位。体区域28例如被固定在接地电位。
源极区域30设于源电极12与体区域28之间。源极区域30例如包含磷(P)作为n型杂质。源极区域30的n型杂质的杂质浓度比漂移区域24的n型杂质的杂质浓度高。
源极区域30的n型杂质的杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。源极区域30的深度比体区域28的深度浅，例如为0.1μm以上且0.3μm以下。
源极区域30被固定在源电极12的电位。源极区域30例如被固定在接地电位。
p+型的体接触区域36设于源电极12与体区域28之间。体接触区域36例如设于源极区域30与SBD阴极区域34之间。
体接触区域36的p型杂质的杂质浓度比体区域28的p型杂质的杂质浓度高。
体接触区域36例如包含铝(Al)作为p型杂质。体接触区域36的p型杂质的杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。
体接触区域36的深度例如为0.3μm以上且0.6μm以下。
n-型的JFET区域32设于栅电极18与低电阻区域26之间。体区域28位于JFET区域32与源极区域30之间。
在MOSFET100为导通状态时，电子电流从源电极12经由源极区域30、形成于体区域28的沟道、JFET区域32、低电阻区域26、漂移区域24以及漏极区域22而流向漏电极14。
JFET区域32例如包含氮(N)作为n型杂质。JFET区域32的n型杂质的杂质浓度例如比漂移区域24的n型杂质的杂质浓度高。JFET区域32的n型杂质的杂质浓度例如是漂移区域24的n型杂质的杂质浓度的2倍以上。
JFET区域32的n型杂质的杂质浓度例如是8×1014cm-3以上且2×1017cm-3以下。
n-型的SBD阴极区域34设于栅电极18与低电阻区域26之间。SBD阴极区域34与源电极12接触。
SBD阴极区域34在与源电极12之间形成SBD。源电极12作为SBD的阳极发挥功能，SBD阴极区域34作为SBD的阴极发挥功能。
SBD阴极区域34例如包含氮(N)作为n型杂质。SBD阴极区域34的n型杂质的杂质浓度例如比漂移区域24的n型杂质的杂质浓度高。SBD阴极区域34的n型杂质的杂质浓度例如是漂移区域24的n型杂质的杂质浓度的2倍以上。
SBD阴极区域34的n型杂质的杂质浓度例如比JFET区域32的n型杂质的杂质浓度高。SBD阴极区域34的n型杂质的杂质浓度例如是JFET区域32的n型杂质的杂质浓度的2倍以上。
栅电极18是导电层。栅电极18是例如包含p型杂质或者n型杂质的多晶质硅。
栅绝缘层16设于栅电极18与体区域28之间。另外，栅绝缘层16设于栅电极18与JFET区域32之间。另外，栅绝缘层16设于栅电极18与源极区域30之间。
栅绝缘层16例如是氧化硅。栅绝缘层16中能够应用例如High-k绝缘材料(高介电常数绝缘材料)。
层间绝缘层20设于栅电极18上。层间绝缘层20例如是氧化硅。
源电极12与源极区域30接触。源电极12例如与体接触区域36接触。
源电极12包含金属。形成源电极12的金属例如是钛(Ti)与铝(Al)的层叠构造。源电极12的与碳化硅层10接触的区域例如是金属硅化物。金属硅化物例如是硅化钛或者硅化镍。
漏电极14设于碳化硅层10的背面上。漏电极14与漏极区域22接触。
漏电极14例如是金属或者金属半导体化合物。漏电极14例如包含从硅化镍、钛(Ti)、镍(Ni)、银(Ag)、以及金(Au)所构成的组中选择的材料。
接下来，对本实施方式的MOSFET100的作用以及效果进行说明。
图4是本实施方式的半导体装置的等效电路图。在源电极12与漏电极14之间，作为内置二极管，与晶体管并联地连接有pn二极管与SBD。体区域28是pn结二极管的阳极，漂移区域24是pn结二极管的阴极。另外，源电极12是SBD的阳极，SBD阴极区域34成为SBD的阴极。
例如，考虑MOSFET100被用作与感应负载连接的开关元件的情况。在MOSFET100断开时，由于感应负载所引起的负载电流，有时会导致源电极12对漏电极14施加正的电压。在该情况下，正向的电流流过内置二极管。该状态也被称作反向导通状态。
SBD中开始流过正向电流的正向电压(Vf)比pn结二极管的正向电压(Vf)低。因此，最初，正向电流流过SBD。
SBD的正向电压(Vf)例如是1.0V。pn结二极管的正向电压(Vf)例如是2.5V。
SBD进行单极动作。因此，即使流过正向电流，也不会因载流子的再结合能量导致在碳化硅层10中堆垛层错生长。
在SBD中开始流过正向电流之后，若施加于pn结二极管的pn结之间的电压超过pn结二极管的正向电压(Vf)，则正向电流流过pn结二极管。pn结二极管进行双极动作。
少数载流子从体区域28向漂移区域24注入。因此，因载流子的再结合能量导致在碳化硅层10中堆垛层错生长。因此，MOSFET100的导通电阻增大而成为问题。
图5是本实施方式的半导体装置的作用以及效果的说明图。图5是比较方式的MOSFET900的示意剖面图。是与图1的剖面对应的剖面。
图5是表示流过比较方式的MOSFET900的内置二极管的电流的路径的图。比较方式的MOSFET900在不具备低电阻区域26这一点上与本实施方式的MOSFE100不同。
图5用虚线箭头示出了正向电流开始流过SBD的状态下的电子电流的流动。若施加于pn结二极管的pn结的电压超过pn结二极管的正向电压(Vf)，则正向电流流过pn结二极管。即，若施加于体区域28与漂移区域24之间的电压超过pn结二极管的正向电压(Vf)，则正向电流流过pn结二极管。
在比较方式的情况下，在体区域28的底部、例如图5中的点X附近流过的电子电流的密度较低。因此，体区域28的底部的漂移区域24的、因静电电势的蔓延(日文：回り込み)所导致的电压下降较小。静电电势的蔓延由流过体区域28的底部的电子电流产生。
因此，在点X，施加于体区域28与漂移区域24之间的电压难以降低。由此，在点X，容易超过pn结二极管的正向电压(Vf)。
图6是本实施方式的半导体装置的作用以及效果的说明图。图6是表示流过本实施方式的MOSFET100的内置二极管的电流的路径的图。图6用虚线箭头示出了正向电流开始流过SBD的状态下的电子电流的流动。
MOSFET100具备电阻低于漂移区域24的低电阻区域26。因此，在体区域28的底部、例如图6中的点X附近流过的电子电流的密度变高。体区域28的底部的低电阻区域26的、因静电电势的蔓延所导致的电压下降变大。
因此，在点X，施加于体区域28与低电阻区域26之间的电压相比于比较方式的情况更加降低。由此，在点X，难以超过pn结二极管的正向电压(Vf)，难以产生pn结二极管的正向动作。
根据本实施方式的MOSFET100，正向电流难以流过进行双极动作的pn结二极管。因此，能够抑制因载流子的再结合能量而导致在碳化硅层10中堆垛层错生长。
出于难以产生pn结二极管的正向动作的观点，期望的是SBD阴极区域34的n型杂质的杂质浓度比漂移区域24的n型杂质的杂质浓度高。通过提高SBD阴极区域34的n型杂质的杂质浓度，使得电子电流导致的体区域28底部的低电阻区域26的电压的降低变大。
另一方面，若SBD阴极区域34的n型杂质的杂质浓度变得过高，则担心SBD的肖特基势垒降低，SBD的耐压降低。因此，期望的是SBD阴极区域34的n型杂质的杂质浓度比低电阻区域26的n型杂质的杂质浓度低。
出于使MOSFET100的导通电流增加的观点，期望的是JFET区域32的电阻较低。因此，期望的是JFET区域32的n型杂质的杂质浓度比漂移区域24的n型杂质的杂质浓度高。
另一方面，若JFET区域32的n型杂质的杂质浓度变得过高，则在MOSFET100断开时，担心JFET区域32不会耗尽，栅绝缘层16中的电场强度变高，栅绝缘层16的可靠性降低。因此，期望的是JFET区域32的n型杂质的杂质浓度比低电阻区域26的n型杂质的杂质浓度低。
SBD阴极区域34相对于n型杂质的杂质浓度的上限的容限(margin)比JFET区域32相对于n型杂质的杂质浓度的上限的容限宽。因此，期望的是SBD阴极区域34的n型杂质的杂质浓度比JFET区域32的n型杂质的杂质浓度高。
以上，根据本实施方式，难以产生内置于MOSFET100的pn结二极管的动作。由此，实现了抑制碳化硅层10中的堆垛层错的生长、并能够提高可靠性的MOSFET100。
(第2实施方式)
本实施方式的半导体装置具备：第1电极；第2电极；栅电极；第1导电型的第1碳化硅区域，至少一部分设于第1电极与第2电极之间，且至少一部分设于栅电极与第2电极之间；第1导电型的第2碳化硅区域，设于第1电极与第1碳化硅区域之间，并与第1电极接触；第1导电型的第3碳化硅区域，设于第1电极与第1碳化硅区域之间，并与第1电极接触；第1导电型的第4碳化硅区域，设于第1电极与第1碳化硅区域之间，并与第1电极接触；第1导电型的第5碳化硅区域，设于第1电极与第1碳化硅区域之间，并与第1电极接触；第2导电型的第6碳化硅区域，设于第1电极与第1碳化硅区域之间，位于第2碳化硅区域与第4碳化硅区域之间，且位于第3碳化硅区域与第5碳化硅区域之间；第1导电型的第7碳化硅区域，设于第1电极与第6碳化硅区域之间；以及栅绝缘层，设于栅电极与第1碳化硅区域之间、栅电极与第6碳化硅区域之间。
本实施方式的半导体装置在具备反复配置有以八边形为基本的单元而成的布局图案这一点上，与第1实施方式的半导体装置不同。以下，有时对与第1实施方式重复的内容进行省略。
图7、图8是本实施方式的半导体装置的示意俯视图。图9、图10是本实施方式的半导体装置的示意剖面图。图7是表示碳化硅层表面的杂质区域的图案的图。图8是在图7上重叠了栅电极的图案的图。图9是图7以及图8的BB’剖面图。图10是图7以及图8的CC’剖面图。
本实施方式的半导体装置是使用了碳化硅的平面栅型的纵型MOSFET200。本实施方式的MOSFET200是例如通过离子注入形成体区域与源极区域的双注入MOSFET(DoubleImplantation MOSFET)。另外，本实施方式的半导体装置具备SBD作为内置二极管。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET200是以电子为载流子的纵型的n沟道型的MOSFET。
MOSFET200具备碳化硅层10、源电极12(第1电极)、漏电极14(第2电极)、栅绝缘层16、栅电极18、层间绝缘层20。
在碳化硅层10内具备n+型的漏极区域22、n-型的漂移区域25(第1碳化硅区域)、p型的体区域29(第6碳化硅区域)、n+型的源极区域31(第7碳化硅区域)、n型的第1SBD阴极区域35a(第2碳化硅区域)、n型的第2SBD阴极区域35b(第3碳化硅区域)、n型的第3SBD阴极区域35c(第4碳化硅区域)、n型的第4SBD阴极区域35d(第5碳化硅区域)、以及p+型的体接触区域37(第8碳化硅区域)。
碳化硅层10的至少一部分设于源电极12与漏电极14之间。碳化硅层10的至少一部分设于栅电极18与漏电极14之间。碳化硅层10是单晶的SiC。碳化硅层10例如是4H-SiC。
碳化硅层10具备第1面(图1中“P1”)与第2面(图1中“P2”)。以下，也将第1面称作表面，将第2面称作背面。此外，以下，“深度”的意思是以第1面为基准的深度。
第1面是例如相对于(0001)面倾斜了0度以上且8度以下的面。另外，第2面是例如相对于(000-1)面倾斜了0度以上且8度以下的面。(0001)面被称作硅面。(000-1)面被称作碳面。
n+型的漏极区域22设于碳化硅层10的背面侧。漏极区域22例如包含氮(N)作为n型杂质。漏极区域22的n型杂质的杂质浓度例如为1×1018cm-3以上且1×1021cm-3以下。
n-型的漂移区域25的至少一部分设于源电极12与漏电极14之间。n-型的漂移区域25的至少一部分设于栅电极18与漏电极14之间。
n-型的漂移区域25设于漏极区域22上。漂移区域25例如包含氮(N)作为n型杂质。漂移区域25的n型杂质的杂质浓度比漏极区域22的n型杂质的杂质浓度低。漂移区域25的n型杂质的杂质浓度例如为4×1014cm-3以上且1×1017cm-3以下。漂移区域25的厚度例如为5μm以上且150μm以下。
p型的体区域29设于源电极12与漂移区域25之间。体区域29位于第1SBD阴极区域35a与第3SBD阴极区域35c之间。体区域29位于第2SBD阴极区域35b与第4SBD阴极区域35d之间。体区域29被第1SBD阴极区域35a、第2SBD阴极区域35b、第3SBD阴极区域35c、以及第4SBD阴极区域35d包围。
体区域29具有八边形的图案。体区域29作为MOSFET200的沟道区域发挥功能。
体区域29例如包含铝(Al)作为p型杂质。体区域29的p型杂质的杂质浓度例如为1×1017cm-3以上且5×1017cm-3以下。
体区域29的深度例如为0.3μm以上且0.8μm以下。
体区域29被固定在源电极12的电位。体区域29例如被固定在接地电位。
源极区域31设于源电极12与体区域29之间。源极区域31设于体区域29内。源极区域31被体区域29包围。
源极区域31例如包含磷(P)作为n型杂质。源极区域31的n型杂质的杂质浓度比漂移区域25的n型杂质的杂质浓度高。
源极区域31的n型杂质的杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。源极区域31的深度比体区域29的深度浅，例如为0.1μm以上且0.3μm以下。
源极区域31被固定在源电极12的电位。源极区域31例如被固定在接地电位。
p+型的体接触区域37设于源电极12与体区域29之间。体接触区域37设于体区域29内。体接触区域37被源极区域31包围。
体接触区域37的p型杂质的杂质浓度比体区域29的p型杂质的杂质浓度高。
体接触区域37例如包含铝(Al)作为p型杂质。体接触区域37的p型杂质的杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。
体接触区域37的深度例如为0.3μm以上且0.6μm以下。
n型的第1SBD阴极区域35a、n型的第2SBD阴极区域35b、n型的第3SBD阴极区域35c、以及n型的第4SBD阴极区域35d设于栅电极18与漂移区域25之间。第1SBD阴极区域35a、第2SBD阴极区域35b、第3SBD阴极区域35c、以及第4SBD阴极区域35d与源电极12接触。
第1SBD阴极区域35a、第2SBD阴极区域35b、第3SBD阴极区域35c、以及第4SBD阴极区域35d在与源电极12之间形成SBD。源电极12作为SBD的阳极发挥功能。第1SBD阴极区域35a、第2SBD阴极区域35b、第3SBD阴极区域35c、以及第4SBD阴极区域35d作为SBD的阴极发挥功能。
第1SBD阴极区域35a、第2SBD阴极区域35b、第3SBD阴极区域35c、以及第4SBD阴极区域35d例如包含氮(N)作为n型杂质。第1SBD阴极区域35a、第2SBD阴极区域35b、第3SBD阴极区域35c、以及第4SBD阴极区域35d的n型杂质的杂质浓度例如比漂移区域25的n型杂质的杂质浓度高。第1SBD阴极区域35a、第2SBD阴极区域35b、第3SBD阴极区域35c、以及第4SBD阴极区域35d的n型杂质的杂质浓度例如是漂移区域25的n型杂质的杂质浓度的2倍以上。
栅电极18是导电层。栅电极18是例如包含p型杂质或者n型杂质的多晶质硅。
栅绝缘层16设于栅电极18与漂移区域25之间。另外，栅绝缘层16设于栅电极18与体区域29之间。栅绝缘层16设于栅电极18与源极区域31之间。
栅绝缘层16设于漂移区域25、体区域29、以及源极区域31之间。
栅绝缘层16例如是氧化硅。栅绝缘层16中能够应用例如High-k绝缘材料(高介电常数绝缘材料)。
层间绝缘层20设于栅电极18上。层间绝缘层20例如是氧化硅。
源电极12与源极区域31接触。源电极12与体接触区域37接触。
源电极12包含金属。形成源电极12的金属例如是钛(Ti)与铝(Al)的层叠构造。源电极12的与碳化硅层10接触的区域例如是金属硅化物。金属硅化物例如是硅化钛或者硅化镍。
漏电极14设于碳化硅层10的背面上。漏电极14与漏极区域22接触。
漏电极14例如是金属或者金属半导体化合物。漏电极14例如包含从硅化镍、钛(Ti)、镍(Ni)、银(Ag)、以及金(Au)所构成的组中选择的材料。
接下来，对本实施方式的MOSFET200的作用以及效果进行说明。
与第1实施方式的MOSFET100相同，MOSFET200在源电极12与漏电极14之间，作为内置二极管而与晶体管并联连接有pn二极管与SBD。体区域29是pn结二极管的阳极，漂移区域25是pn结二极管的阴极。另外，源电极12是SBD的阳极，第1至第4SBD阴极区域35a、35b、35c、35d成为SBD的阴极。
例如，考虑MOSFET200被用作与感应负载连接的开关元件的情况。在MOSFET200断开时，由于感应负载所引起的负载电流，有时会导致源电极12对漏电极14施加正的电压。在该情况下，正向的电流流过内置二极管。
SBD中开始流过正向电流的正向电压(Vf)比pn结二极管的正向电压(Vf)低。因此，最初，正向电流流过SBD。
SBD的正向电压(Vf)例如是1.0V。pn结二极管的正向电压(Vf)例如是2.5V。
SBD进行单极动作。因此，即使流过正向电流，也不会因载流子的再结合能量而导致在碳化硅层10中堆垛层错生长。
在正向电流开始流过SBD之后，若施加于pn结二极管的pn结之间的电压超过pn结二极管的正向电压(Vf)，则正向电流流过pn结二极管。pn结二极管进行双极动作。因此，因载流子的再结合能量而导致在碳化硅层10中堆垛层错生长。在该情况下，MOSFET的导通电阻增大而成为问题。
在本实施方式的MOSFET200中，在一个体区域29的周围配置四个SBD。因此，电子电流流入到体区域29的周围的四个SBD，使得流经体区域29的底部的电子电流的密度变高。由此，体区域29的底部的漂移区域25的、因静电电势的蔓延所导致的电压下降变大。
因此，在体区域29的底部，施加于体区域29与漂移区域25之间的电压降低。由此，在体区域29的底部，难以超过pn结二极管的正向电压(Vf)，难以产生pn结二极管的正向动作。
根据本实施方式的MOSFET200，正向电流难以流过进行双极动作的pn结二极管。因此，能够抑制因载流子的再结合能量而导致在碳化硅层10中堆垛层错生长。
另外，根据本实施方式的MOSFET200，八边形的体区域29的表面全部作为沟道区域发挥功能。因此，能够抑制因配置SBD所导致的每单位面积的导通电阻的降低。由此，可实现具有较低的导通电阻的MOSFET200。
另外，出于难以产生pn结二极管的正向动作的观点，在需要使SBD的占据面积的比例增加的情况下，例如通过缩小八边形的体区域29的尺寸，能够容易地使SBD的占据面积的比例增加。相反，出于使导通电流增大的观点，在需要使SBD的占据面积的比例减少的情况下，例如通过放大八边形的体区域29的尺寸，能够容易地使SBD的占据面积的比例减少。
出于难以产生pn结二极管的正向动作的观点，期望的是第1SBD阴极区域35a、第2SBD阴极区域35b、第3SBD阴极区域35c、以及第4SBD阴极区域35d的n型杂质的杂质浓度比漂移区域25的n型杂质的杂质浓度高。通过提高第1SBD阴极区域35a、第2SBD阴极区域35b、第3SBD阴极区域35c、以及第4SBD阴极区域35d的n型杂质的杂质浓度，使得电子电流导致的体区域29底部的漂移区域25的电压的降低变大。
第1SBD阴极区域35a、第2SBD阴极区域35b、第3SBD阴极区域35c、以及第4SBD阴极区域35d也可以与体区域29接触。在该情况下，能够减少MOSFET200的导通电阻。
以上，根据本实施方式，难以产生内置的pn结二极管的动作。由此，实现了抑制碳化硅层10中的堆垛层错的生长、并能够提高可靠性的MOSFET200。另外，根据本实施方式，实现了具有较低的导通电阻的MOSFET200。
(第1变形例)
图11是第2实施方式的第1变形例的示意剖面图。表示与图10对应的剖面。
第1变形例在第1SBD阴极区域35a与体区域29之间具备p型区域50这一点、和在p型区域50与体区域29之间具备n型区域51这一点与第2实施方式不同。p型区域50例如与体区域29同时地形成。
第1变形例具有与MOSFET200相同的作用以及效果。而且，通过设置p型区域50，能够使SBD的接触边缘处的电场缓和，并减少SBD的泄漏电流。另外，利用从p型区域50延伸的耗尽层，能够减少MOSFET断开时的泄漏电流。另外，通过设置n型区域51，使得MOSFET200的导通电阻减少。
(第2变形例)
图12是第2实施方式的第2变形例的示意剖面图。表示与图10对应的剖面。
第2变形例在栅电极18的SBD侧的端部位于体区域29上这一点上，与第2实施方式不同。体区域29与第1SBD阴极区域35a接触。
第2变形例具有与MOSFET200相同的作用以及效果。而且，由于能够增大SBD的占据面积的比例，因此能够使pn结二极管的正向动作更加难以产生。
(第3实施方式)
本实施方式的半导体装置在具备反复配置有以六边形为基本的单元的布局图案这一点上，与第2实施方式的半导体装置不同。以下，有时对与第2实施方式重复的内容进行省略。
图13、图14是本实施方式的半导体装置的示意俯视图。图15、图16是本实施方式的半导体装置的示意剖面图。图13是表示碳化硅层表面的杂质区域的图案的图。图14是在图13上重叠了栅电极的图案的图。图15是图13以及图14的DD’剖面图。图16是图13以及图14的EE’剖面图。
本实施方式的半导体装置是使用了碳化硅的平面栅型的纵型MOSFET300。本实施方式的MOSFET300是例如通过离子注入形成体区域与源极区域的双注入MOSFET(DoubleImplantation MOSFET)。另外，本实施方式的半导体装置具备SBD作为内置二极管。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET300是以电子为载流子的纵型的n沟道型的MOSFET。
MOSFET300具备碳化硅层10、源电极12(第1电极)、漏电极14(第2电极)、栅绝缘层16、栅电极18、层间绝缘层20。
在碳化硅层10内具备n+型的漏极区域22、n-型的漂移区域25(第1碳化硅区域)、p型的体区域29(第6碳化硅区域)、n+型的源极区域31(第7碳化硅区域)、n型的第1SBD阴极区域35a(第2碳化硅区域)、n型的第2SBD阴极区域35b(第3碳化硅区域)、n型的第3SBD阴极区域35c(第4碳化硅区域)、n型的第4SBD阴极区域35d(第5碳化硅区域)、以及p+型的体接触区域37(第8碳化硅区域)。
在本实施方式的MOSFET300中，与第2实施方式的MOSFET200相同，在一个体区域29的周围配置四个SBD。因此，电子电流流入体区域29的周围的四个SBD，从而使得流过体区域29的底部的电子电流的密度变高。由此，体区域29的底部的漂移区域25的、因静电电势的蔓延所导致的电压下降变大。
因此，在体区域29的底部，施加于体区域29与漂移区域25之间的电压降低。由此，在体区域29的底部，难以超过pn结二极管的正向电压(Vf)，难以产生pn结二极管的正向动作。
另外，根据本实施方式的MOSFET300，六边形的体区域29的表面全部作为沟道区域发挥功能。因此，能够抑制因配置SBD所导致的每单位面积的导通电阻的降低。由此，可实现具有较低的导通电阻的MOSFET300。
根据本实施方式的MOSFET300，与第2实施方式相同，正向电流难以流过进行双极动作的pn结二极管。因此，能够抑制因载流子的再结合能量而导致在碳化硅层10中堆垛层错生长。另外，根据本实施方式，可实现具有较低的导通电阻的MOSFET300。
(第4实施方式)
本实施方式的半导体装置在具备反复配置有以四边形基为基本的单元的布局图案这一点上，与第2实施方式的半导体装置不同。以下，有时对与第2实施方式重复的内容进行省略。
图17、图18是本实施方式的半导体装置的示意俯视图。图19、图20是本实施方式的半导体装置的示意剖面图。图17是表示碳化硅层表面的杂质区域的图案的图。图18是在图17上重叠了栅电极的图案的图。图19是图17以及图18的FF’剖面图。图20是图17以及图18的GG’剖面图。
本实施方式的半导体装置是使用了碳化硅的平面栅型的纵型MOSFET400。本实施方式的MOSFET400是例如通过离子注入形成体区域与源极区域的双注入MOSFET(DoubleImplantation MOSFET)。另外，本实施方式的半导体装置具备SBD作为内置二极管。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET400是以电子为载流子的纵型的n沟道型的MOSFET。
MOSFET400具备碳化硅层10、源电极12(第1电极)、漏电极14(第2电极)、栅绝缘层16、栅电极18、层间绝缘层20。
在碳化硅层10内具备n+型的漏极区域22、n-型的漂移区域25(第1碳化硅区域)、p型的体区域29(第6碳化硅区域)、n+型的源极区域31(第7碳化硅区域)、n型的第1SBD阴极区域35a(第2碳化硅区域)、n型的第2SBD阴极区域35b(第3碳化硅区域)、n型的第3SBD阴极区域35c(第4碳化硅区域)、n型的第4SBD阴极区域35d(第5碳化硅区域)、以及p+型的体接触区域37(第8碳化硅区域)。
在本实施方式的MOSFET400中，与第2实施方式的MOSFET200相同，在一个体区域29的周围配置四个SBD。因此，电子电流流入体区域29的周围的四个SBD，从而使得流过体区域29的底部的电子电流的密度变高。由此，体区域29的底部的漂移区域25的、因静电电势的蔓延所导致的电压下降变大。
因此，在体区域29的底部，施加于体区域29与漂移区域25之间的电压降低。由此，在体区域29的底部，难以超过pn结二极管的正向电压(Vf)，难以产生pn结二极管的正向动作。
另外，根据本实施方式的MOSFET400，四边形的体区域29的表面全部作为沟道区域发挥功能。因此，能够抑制因配置SBD所导致的每单位面积的导通电阻的降低。由此，可实现具有较低的导通电阻的MOSFET400。
根据本实施方式的MOSFET400，与第2实施方式相同，正向电流难以流过进行双极动作的pn结二极管。因此，能够抑制因载流子的再结合能量而导致在碳化硅层10中堆垛层错生长。另外，根据本实施方式，可实现具有较低的导通电阻的MOSFET400。
在第1至第4实施方式中，作为SiC的结晶构造，以4H-SiC的情况为例进行了说明，但本发明也能够应用于6H-SiC、3C-SiC等使用了其他结晶构造的SiC的设备。另外，也能够在碳化硅层10的表面应用除(0001)面以外的面。
在第1至第4实施方式中，以第1导电型为n型、第2导电型为p型的情况为例进行了说明，但也能够使第1导电型为p型，使第2导电型为n型。
在第1至第4实施方式中，作为p型杂质，例示了铝(Al)，但也能够使用硼(B)。另外，作为n型杂质例示了氮(N)以及磷(P)，但也能够使用砷(As)、锑(Sb)等。
说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，并不是要限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。例如，也可以将一实施方式的构成要素与其他实施方式的构成要素替换或者变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明和其等效的范围中。

Claims (9)

1.一种半导体装置，具备：
第1电极；
第2电极；
栅电极；
第1导电型的第1碳化硅区域，至少一部分设于上述第1电极与上述第2电极之间，且至少一部分设于上述栅电极与上述第2电极之间；
第1导电型的第2碳化硅区域，设于上述第1电极与上述第1碳化硅区域之间，且上述第1导电型的第2碳化硅区域的第1导电型杂质的杂质浓度高于上述第1碳化硅区域；
第2导电型的第3碳化硅区域，设于上述第1电极与上述第2碳化硅区域之间；
第1导电型的第4碳化硅区域，设于上述第1电极与上述第3碳化硅区域之间；
第1导电型的第5碳化硅区域，设于上述栅电极与上述第2碳化硅区域之间，上述第3碳化硅区域位于上述第1导电型的第5碳化硅区域与上述第4碳化硅区域之间；
第1导电型的第6碳化硅区域，设于上述第1电极与上述第2碳化硅区域之间，并与上述第1电极接触；以及
栅绝缘层，设于上述栅电极与上述第3碳化硅区域之间、及上述栅电极与上述第5碳化硅区域之间。
2.根据权利要求1所述的半导体装置，其特征在于，
上述第6碳化硅区域的第1导电型杂质的杂质浓度比上述第1碳化硅区域的第1导电型杂质的杂质浓度高。
3.根据权利要求1或2所述的半导体装置，其特征在于，
上述第5碳化硅区域的第1导电型杂质的杂质浓度比上述第1碳化硅区域的第1导电型杂质的杂质浓度高。
4.根据权利要求1或2所述的半导体装置，其特征在于，
上述第2碳化硅区域的第1导电型杂质的杂质浓度比上述第5碳化硅区域以及上述第6碳化硅区域的第1导电型杂质的杂质浓度高。
5.根据权利要求1或2所述的半导体装置，其特征在于，
还具备第2导电型的第7碳化硅区域，设于上述第6碳化硅区域与上述第4碳化硅区域之间，且上述第2导电型的第7碳化硅区域的第2导电型的杂质浓度高于上述第3碳化硅区域。
6.一种半导体装置，具备：
第1电极；
第2电极；
栅电极；
第1导电型的第1碳化硅区域，至少一部分设于上述第1电极与上述第2电极之间，且至少一部分设于上述栅电极与上述第2电极之间；
第1导电型的第2碳化硅区域，设于上述第1电极与上述第1碳化硅区域之间，并与上述第1电极接触；
第1导电型的第3碳化硅区域，设于上述第1电极与上述第1碳化硅区域之间，并与上述第1电极接触；
第1导电型的第4碳化硅区域，设于上述第1电极与上述第1碳化硅区域之间，并与上述第1电极接触；
第1导电型的第5碳化硅区域，设于上述第1电极与上述第1碳化硅区域之间，并与上述第1电极接触；
第2导电型的第6碳化硅区域，设于上述第1电极与上述第1碳化硅区域之间，位于上述第2碳化硅区域与上述第4碳化硅区域之间，并位于上述第3碳化硅区域与上述第5碳化硅区域之间；
第1导电型的第7碳化硅区域，设于上述第1电极与上述第6碳化硅区域之间；以及
栅绝缘层，设于上述栅电极与上述第1碳化硅区域之间、及上述栅电极与上述第6碳化硅区域之间。
7.根据权利要求6所述的半导体装置，其特征在于，
上述第2碳化硅区域、上述第3碳化硅区域、上述第4碳化硅区域以及上述第5碳化硅区域的第1导电型杂质的杂质浓度比上述第1碳化硅区域的第1导电型杂质的杂质浓度高。
8.根据权利要求6或7所述的半导体装置，其特征在于，
上述第7碳化硅区域与上述第1电极接触。
9.根据权利要求6或7所述的半导体装置，其特征在于，
还具备第2导电型的第8碳化硅区域，设于上述第1电极与上述第6碳化硅区域之间，与上述第1电极接触，且上述第2导电型的第8碳化硅区域的第2导电型的杂质浓度高于上述第6碳化硅区域。
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