KR100727452B1 - 자기-정렬 트렌치를 갖는 모스-게이트 디바이스의 성형방법 - Google Patents

자기-정렬 트렌치를 갖는 모스-게이트 디바이스의 성형방법 Download PDF

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Abstract

자기-정렬 트렌치를 갖는 MOS-게이트 디바이스의 성형방법, 스크린 산화물층은 반도체 기판의 상부층에 형성되고, 그리고 질화물층은 스크린 산화물층 위에 형성된다. 웰 마스크를 이용하여, 질화물층은 상부층에서 웰영역을 정의하기 위해 패턴되고 에칭되며, 그리고 제 1 도전타입의 이온은 웰영역을 형성하기 위해 마스크된 상부층 내로 확산된다. 제 2, 반대 도전타입의 이온은 소스-웰 접합을 정의하는 소정의 깊이까지 연장되는 소스영역을 형성하기 위하여 마스크된 상부층의 웰 영역 내로 주입된다. 웰 마스크는 제거되고, 이미 마스크 아래에 놓인 질화물층의 일부를 노출한다. 하드 마스크를 제공하는 산화물 절연층은 상부층에서 웰과 소스영역 위에 놓여 형성된다. 웰 마스크에 의해 보호되곤 했던 질화물층과 그 아래 놓이는 스크린 산화물층의 나머지 부분들은 제거되고, 산화물 절연층에 의해 마스크 되지 않았던 기판의 부분들을 노출시킨다.
따라서, 기판을 통해 웰 영역의 바로 밑에 소정의 깊이까지 연장되는 게이트 트렌치를 형성하기 위해 기판의 노출된 부분들은 에칭된다. 절연체의 측벽과 바닥은 게이트 트렌치 내에 형성되고, 이는 반도체로 채워진다. 트렌치 내의 반도체는 산화물 절연층의 상부표면과 거의 동일평면을 이루며 평탄해진다. 레벨간 유전체층은 평탄화된 게이트 트렌치 반도체와 산화물 절연층의 상부층 상에 형성된다.
반도체, 트렌치, 게이트, MOS

Description

자기-정렬 트렌치를 갖는 모스-게이트 디바이스의 성형방법{Process For Forming MOS-Gated Devices Having Self-Aligned Trenches}
도 1 내지 도 9는 MOS-게이트 디바이스를 성형하는 과정을 개략적으로 묘사한 그림이다.
본 발명은 반도체 디바이스에 관한 것으로, 보다 상세하게는 자기-정렬 트렌치를 갖는 MOS-게이트 디바이스의 성형방법에 관한 것이다.
트렌치 게이트 구조를 포함하는 MOS 트랜지스터는 고전류, 저전압 스위칭 응용제품을 위한 플래너 트랜지스터에 중요한 장점을 제공한다. 후자의 배열에서, 압축이 고전류 흐름에 일어나고, 트랜지스터의 설계상에 실질적인 압박이 되는 효과는 그러한 조건하에 동작하는 경향이 있다.
DMOS 디바이스의 트렌치 게이트는 전형적으로 열적으로 성장한 이산화규소의 층과 각각 정렬된 측벽과 바닥을 갖고 소스로부터 드레인까지 연장된 트렌치를 포함한다. 배열된 트렌치는 도프된 폴리실리콘으로 채워진다. 트렌치 게이트 구조는 보다 덜 조이는 전류 흐름을 허용하고, 그리고 이에 따라 낮은 수치의 비 온-저항 을 제공한다. 더욱이, 트렌치 게이트는 소스의 바닥으로부터 트랜지스터의 바디를 가로질러 아래 드레인까지 트렌치의 수직 측벽을 따라 연장되는 MOS 채널에서 줄어드는 셀 피치가 가능하게 한다. 채널 밀도는 이로 인해 증가하고, 이는 온-저항에 대한 채널의 영향을 줄인다. 트렌치 DMOS 트랜지스터의 구조와 실행은 불루시아(Bulucea) 와 로젠(Rossen)의 "고전류(100A 범위) 스위칭을 위한 트렌치 DMOS 트랜지스터 기술(Trench DMOS Transistor Technology for High-Current(100A Range) Switching)", 솔리드-스테이트 엘렉트로닉스, 1991, 34권, No. 5, 493-507 쪽에 개시되어 있다. DMOS 디바이스에서의 유용성에 덧붙여, 트렌치 게이트는 절연 게이트 바이폴라 트랜지스터(IGBTs), MOS-제어 사이리스터(MCTs), 및 다른 MOS-게이트 디바이스에 또한 유리하게 채용된다.
MOS 디바이스에서 자기-정렬 트렌치는 소스와 트렌치 게이트 콘택 사이의 거리가 실질적으로 줄어들게 하고, VLSI 제조를 위해 패킹밀도를 유리하게 증가시키는 것을 가능하게 한다. 미국 특허 제 5,393,704호의 명세서는 반도체 기판 상의 게이트 전극, 기판내의 소스/드레인 영역, 및 게이트 전극 측벽상의 스페이서를 포함하는 디바이스 영역을 위한 자기-정렬 트렌치 콘택을 기판 위 및 안에 성형하는 방법을 개시한다. 트렌치 콘택이 형성되어질 기판에 대해 개구를 구비하기 위하여 측벽 스페이서는 마스크로 사용된다.
미국 특허 제 5,716,886호의 명세서는 실리콘 질화물층이 트렌치 타입 소스를 형성하기 위하여 마스크로 사용되는 고전압 MOS 디바이스의 제조방법을 개시하고 있다. 트렌치 소스/드레인 영역은 두 도전층을 포함한다; 동일한 두 도전층의 부분들은 기판 표면 상의 게이트내에 포함된다.
미국 특허 제 5,665, 619호의 명세서는 실리콘 기판상에 마스크된 산화물/질화물/산화물(ONO) 샌드위치를 통해 에칭된 자기-정렬 콘택 트렌치를 갖는 DMOS 트랜지스터의 제조방법을 개시하고 있다. 게이트 폴리실리콘은 트렌치에서 침적되고 그리고 질화물층과 평탄화된다. 평탄화된 폴리실리콘은 산화층으로 덮힌다; 도핑과 4개의 추가적 포토리소그래픽 마스킹 단계들은 트렌치에 인접한 N+소스 및 소스영역 사이의 P+ 바디 저항 콘택 영역을 형성하기 위하여 채택된다.
현재 사용되는 단계보다 더 적은 마스킹 단계를 필요로 하는 단순화된 공정에 의해 MOS-게이트 디바이스의 제조를 용이하게 하는 것에 대한 요구가 계속되고 있다.
본 발명은 자기-정렬 트렌치를 갖는 MOS-게이트 디바이스를 성형하는 공정을 포함하고, 상기 공정은
(a) 반도체 기판의 상부층 상에 스크린 산화물층을 형성하고;
(b) 상기 스크린층 상에 질화물층을 형성하고,
(c) 웰 마스크를 이용하여, 상기 질화물층을 패턴하고 에칭하고, 이로 인해 상기 기판의 마스크된 상부층에 웰영역을 정의하고,
(d) 상기 상부층에 웰 영역을 형성하기 위하여, 제 1 도전타입의 이온을 마스크된 상부층내로 주입하고 확산하며;
(e) 상기 상부층의 소정의 깊이까지 연장된 소스영역을 형성하는데 효과적인 조건하에 제 2, 반대 도전타입의 이온을 마스크된 상부층의 웰영역내로 주입하고 확산하며, 상기 소정 깊이는 소스-웰 접합을 정의하며;
(f) 상기 마스크에 미리 아래 놓인 질화물층의 일부를 노출하기 위하여, 웰 마스크를 제거하고;
(g) 상기 웰 및 소스영역을 거의 덮는 산화물 절연층을 형성하고, 상기 절연층은 상기 상부층의 일부분 위로 하드 마스크를 형성하며;
(h) 상기 산화물 절연층에 의하여 마스크되지 않은 상부층의 일부를 노출하기 위하여 상기 질화물층 부분의 아래 놓인 스크린 산화물층 및 상기 질화물층의 일부를 에칭하고;
(i) 웰영역 아래로 소정 깊이만큼 상기 상부층 내로 연장된 게이트 트렌치를 형성하기 위하여, 산화물 절연층에 의하여 마스크되지 않은 상기 상부층의 일부를 에칭하고;
(j) 상기 트렌치에서 절연체를 포함하는 측벽과 바닥을 형성하고;
(k) 상기 게이트 트렌치를 반도체로 채우고, 상기 트렌치 내의 반도체를 산화물 절연층의 상부표면과 거의 동일 평면이 되도록 표면을 평탄화하고;
(l) 평탄화된 트렌치 반도체와 산화물 절연층의 상부표면 상에 레벨간 유전체층을 형성하고;
(m) 게이트 트렌치 반도체와 소스영역에 대해 콘택 개구를 형성하기 위하여, 상기 레벨간 유전체층 상에 콘택 윈도우 마스크를 형성하고, 상기 레벨간 유전체층과 산화물 절연층을 에칭하고;
(n) 상기 콘택 개구를 통해, 게이트 트렌치 반도체와 소스영역을 동시에 에칭하고, 상기 소스영역은 상기 소스-웰 접합의 깊이에 거의 대응하는 깊이로 에칭되고;
(o) 상기 제 1 도전타입의 이온을 상기 콘택 개구를 통해 게이트 트렌치 반도체와 소스영역 내로 주입하고;
(p) 상기 콘택 윈도우 마스크를 제거하고 그리고 상기 레벨간 유전체층 상에 그리고 상기 콘택 개구내에 금속을 침적시키고; 그리고
(q) 분리된 소스 및 게이트 커넥터를 형성하기 위해 상기금속을 패턴하는 단계로 구성되는 것을 특징으로 한다.
본 발명은 또한 수직 MOS 디바이스에서 자기-정렬 게이트 트렌치를 성형하는 공정을 포함하고, 상기 공정은:
(a) 기판에서 잠재적 웰-소스 영역을 정의하기 위해 반도체 기판의 상부표면상에 제 1 마스크를 형성하고;
(b) 상기 잠재적 웰-소스영역 내로 웰 도펀트와 소스 도펀트를 주입하고, 이로 인해 상기 기판위에 웰 영역과 소스영역을 각각 형성하고;
(c) 상기 웰 영역과 상기 소스영역 위로 산화물 마스크를 성장시키고;
(d) 제 1 마스크를 제거하고; 그리고
(e) 산화물 마스크를 이용하여, 상기 소스영역 사이의 게이트 트렌치를 에칭하고, 상기 트렌치는 상기 웰영역 아래로 소정 깊이만큼 기판내로 연장되는 단계를 포함한다.
통상적으로, 본 발명은 자기-정렬 크렌치를 갖는 MOS-게이트 디바이스를 성형하는 공정에 관한 것이다. 스크린 산화물층은 반도체 기판의 상부층 위에 형성되고, 그리고 질화물층은 스크린 산화물층 위에 형성된다. 웰 마스크를 이용하여, 질화물층은 상부층내에 웰영역을 정의하기 위하여 패턴되고 에칭되며, 그리고 제 1 도전타입의 이온은 웰영역을 정의하기 위하여 마스크된 상부층내로 확산된다.
소스-웰 접합을 정의하는 소정의 깊이까지 연장된 소스영역을 형성하기 위하여 제 2, 반대 도전타입의 이온은 마스크된 상부층의 웰영역내로 주입된다. 웰 마스크는 제거되어, 마스크 아래에 미리 놓인 질화물층의 일부를 노출한다. 하드 마스크를 제공하는 산화물 절연층은 상부층에서 웰과 소스영역 위에 놓여 형성된다. 웰 마스크에 의해 보호되곤 했던 질화물층과 그 아래 놓이는 스크린 산화물층의 나머지 부분들은 제거되고, 산화물 절연층에 의해 마스크 되지 않았던 기판의 부분들을 노출시킨다.
따라서, 기판을 통해 웰 영역의 바로 밑에 소정의 깊이까지 연장되는 게이트 트렌치를 형성하기 위해 기판의 노출된 부분들은 에칭된다. 절연체의 측벽과 바닥은 게이트 트렌치 내에 형성되고, 이는 반도체로 채워진다. 트렌치 내의 반도체는 산화물 절연층의 상부표면과 거의 동일평면을 이루며 평탄해진다. 레벨간 유전체층은 평탄화된 게이트 트렌치 반도체와 산화물 절연층의 상부층 상에 형성된다. 레벨간 유전체층 상에 콘택 윈도우 마스크의 형성에 이어, 그것과 아래 놓인 산화물 절연층은 게이트 반도체와 소스영역에 대해 콘택 개구를 형성하기 위해 에칭된다.
게이트 반도체와 소스영역은 콘택 개구를 통해 동시에 에칭되고, 소스영역은 소스-웰접합의 깊이와 거의 대응되는 깊이로 에칭된다. 제 1 도전타입의 이온은 콘택 개구를 통해 게이트 반도체와 소스영역 내로 주입된다. 콘택 윈도우 마스크는 제거되고, 그리고 금속은 레벨간 유전체층 상에 및 콘택 개구내에 침적되고, 그리고 분리된 소스 및 게이트 커넥터를 형성하기 위해 패턴된다.
본 발명은 첨부된 도면을 참조하여 실시예의 형태로 설명되어 질 것이다.
MOS-게이트 디바이스를 제조하는 단순화된 공정이 도 1-9에 개략적으로 나타나 있다. 도 1에 도시된 바와 같이, 반도체 기판(101)은 상부층(102)을 갖고, 그 위에는 얇은 스크린 산화물층(103)을 형성된다. 질화물층(104)은 층(103)위에 침적되고 포토레지스트 웰 마스크(WM)에 의하여 패턴된다. 반도체 기판(101)은 단결정 실리콘을 포함하는 것이 바람직하고, 상부층(102)은 에피텍셜하게 성장된 실리콘을 포함하며, 그리고 스크린층(103)은 이산화규소를 포함한다. 질화물층(104)의 침적은 화학적 증착(CVD) 또는 저압 화학 증착(LPCVD)에 의해 수행될 수 있다.
도 2에 도시된 바와 같이, 웰영역(105)은 제 1 도전타입의 이온에 의한 주입과 확산에 의해 형성되고, 뒤이어 소스-웰 접합(107)을 정의하는 소정의 깊이까지 제 2, 반대 도전 타입의 이온의 주입과 확산에 의해 소스영역(106)이 형성된다. 웰영역(105)과 소스영역(106)의 형성에 뒤이어, 웰 마스크(WM)가 스크린층(103)으로부터 벗겨진다.
도 2에서, 제 1 도전타입은 P로 나타나고, P-웰 영역(105)을 만들고, 그리고 제 2 도전타입은 N이고, N-소스영역(106)을 초래한다. 이들 도전타입들은 반대타입 으로 각각 역전될 수 있다. 붕소가 P 도펀트로 바람직하고, 비소 또는 인이 유용한 N 도펀트이다.
도 3과 같이, 산화물 절연층(108), 이산화규소가 소스영역(106)과 웰영역 (105) 위에 형성된다. 적어도 약 1200Å의 두께를 갖는 작은 양의 산화물 절연층(108)은 표면(109)을 형성하기 위하여 에칭된다; 이러한 에칭단계는 질화물층(104) 위에 형성된 모든 산화물이 동시에 제거되는 것을 보장한다. 질화물층(104)은 선택적 에칭에 의하여 제거되고, 도 4에 도시된 구조를 남긴다.
거의 수직인 측벽(110)을 갖는 산화물 절연층(108)은 트렌치(111)의 에칭을 위하여 하드 마스크를 제공하고, 트렌치는 도 5에 도시된 바와 같이 웰 영역(105)의 아래로 소정된 깊이(112)만큼 연장한다. 이산화규소를 포함하는 것이 바람직한 절연 측벽(112)과 바닥(113)은 도 6에 도시된 바와 같이, 트렌치(111)내에 형성된다. 트렌치(111)는 반도체(114)로 채워지고, 폴리실리콘을 포함한다. 반도체(114)는 산화물 절연층(108)과 거의 동일평면인 표면(115)을 제공하기 위하여 에칭 또는 기계적 공정에 의하여 평탄화된다.
도 7에 도시된 바와 같이, 레벨간 유전체 층(116)은 트렌치 콘택 개구(117)와 소스 콘택 개구(118)를 제공하기 위하여 콘택 윈도우 마스크(미도시)를 이용하여 표면(109, 115)상에 침적되고 패턴되며 에칭된다. 레벨간 유전체층(116)은 예를 들어 보로포스포실리게이트 유리(Borophosphosilicate glass, BPSG)로부터 형성된다. 하드 마스크로 패턴된 레벨간 유전체층(116)을 사용하여 에칭하는 실리콘 딤플은 트렌치 콘택 개구(117)를 깊이(119)까지 및 소스 콘택 개구(118)를 소스영역(106)을 통해 거의 소스-웰 접합(107)까지 연장시키기 위해 채용된다. 콘택 개구(117, 118)를 통해 제 1 도전타입의 이온을 주입 및 확산시키는 것은 게이트 반도체(114)와 소스영역(106)에 인접한 P+ 에미터 영역(121)에서 P+영역(120)을 만든다.
콘택 윈도우 마스크(미도시)의 제거에 뒤이어, 알루미늄과 같은 금속이 게이트 커넥터(122) 및 소스/에미터 커넥터(123)를 제공하기 위하여 도 9에 도시된 바와 같이, 침적되고 패턴되며, 이로 인해 본 발명에 따른 디바이스(100)의 제조를 완성하게 된다.
하드 마스크로 산화물 절연층(108)과 레벨간 유전체층(116)을 이용하고 오직 3개의 포토리소그래픽 마스크(웰, 콘택 윈도우, 및 금속)를 요구하는 공정은 종래의 알려진 디바이스 제조공정보다 상당히 단순하고 보다 편리하다.
자기-정렬 트렌치를 갖는 MOS-게이트 디바이스의 성형방법, 스크린 산화물층은 반도체 기판의 상부층에 형성되고, 그리고 질화물층은 스크린 산화물층 위에 형성된다. 웰 마스크를 이용하여, 질화물층은 상부층에서 웰영역을 정의하기 위해 패턴되고 에칭되며, 그리고 제 1 도전타입의 이온은 웰영역을 형성하기 위해 마스크된 상부층 내로 확산된다. 제 2, 반대 도전타입의 이온은 소스-웰 접합을 정의하는 소정의 깊이까지 연장되는 소스영역을 형성하기 위하여 마스크된 상부층의 웰 영역 내로 주입된다. 웰 마스크는 제거되고, 이미 마스크 아래에 놓인 질화물층의 일부를 노출한다. 하드 마스크를 제공하는 산화물 절연층은 상부층에서 웰과 소스영역 위에 놓여 형성된다. 웰 마스크에 의해 보호되곤 했던 질화물층과 그 아래 놓이는 스크린 산화물층의 나머지 부분들은 제거되고, 산화물 절연층에 의해 마스크 되지 않았던 기판의 부분들을 노출시킨다.
따라서, 기판을 통해 웰 영역의 바로 밑에 소정 깊이까지 연장되는 게이트 트렌치를 형성하기 위해 기판의 노출된 부분들은 에칭된다. 절연체의 측벽과 바닥은 게이트 트렌치 내에 형성되고, 이는 반도체로 채워진다. 트렌치 내의 반도체는 산화물 절연층의 상부표면과 거의 동일평면을 이루며 평탄해진다. 레벨간 유전체층은 평탄화된 게이트 트렌치 반도체와 산화물 절연층의 상부층 상에 형성된다.

Claims (8)

  1. (a) 반도체 기판의 상부층 상에 스크린 산화물층을 형성하고;
    (b) 상기 스크린 산화물층 상에 질화물층을 형성하고;
    (c) 웰 마스크를 이용하여, 상기 질화물층을 패턴하고 에칭함으로써, 상기 반도체 기판의 마스크된 상부층에 웰 영역을 정의하고;
    (d) 상기 상부층에 웰 영역을 형성하기 위하여, 제 1 도전타입의 이온을 상기 마스크된 상부층내로 주입하고 확산시키며;
    (e) 상기 상부층내의 임의의 깊이까지 연장된 소스영역을 형성하기 위하여, 상기 제 1 도전타입과 반대의 제 2 도전타입의 이온을 상기 마스크된 상부층의 웰영역내로 주입하고 확산시키며, 상기 임의의 깊이에서는 소스-웰 접합이 형성되며;
    (f) 상기 웰 마스크 아래 놓인 상기 질화물층의 일부를 노출시키기 위하여, 상기 웰 마스크를 제거하고;
    (g) 상기 웰 및 소스영역을 덮는 산화물 절연층을 형성하고, 상기 산화물 절연층은 상기 상부층의 일부분 위로 하드 마스크를 형성하며;
    (h) 상기 산화물 절연층에 의하여 마스크 되지 않은 상기 상부층의 일부를 노출하기 위하여 상기 질화물층 일부분의 아래 놓인 상기 스크린 산화물층 및 상기 질화물층의 일부를 에칭하고;
    (i) 상기 웰영역 아래의 임의의 깊이만큼 상기 상부층 내로 연장된 게이트 트렌치를 형성하기 위하여, 상기 산화물 절연층에 의하여 마스크 되지 않은 상기 상부층의 일부를 에칭하고;
    (j) 상기 트렌치에서 절연체를 포함하는 측벽과 바닥을 형성하고;
    (k) 상기 게이트 트렌치를 반도체물질로 채우고, 상기 트렌치 내의 상기 반도체물질의 표면을 상기 산화물 절연층의 상부표면과 동일 평면이 되도록 평탄화하고;
    (l) 평탄화된 상기 트렌치 반도체와 상기 산화물 절연층의 상부표면 상에 레벨간 유전체층을 형성하고;
    (m) 상기 게이트 트렌치 반도체와 상기 소스영역에 대해 콘택 개구를 형성하기 위하여, 상기 레벨간 유전체층 상에 콘택 윈도우 마스크를 형성하고, 상기 레벨간 유전체층과 상기 산화물 절연층을 에칭하고;
    (n) 상기 콘택 개구를 통해, 상기 게이트 트렌치 반도체와 상기 소스영역을 동시에 에칭하고, 상기 소스영역은 상기 소스-웰 접합의 깊이까지 에칭되고;
    (o) 상기 제 1 도전타입의 이온을 상기 콘택 개구를 통해 상기 게이트 트렌치 반도체와 상기 소스영역 내로 주입하고;
    (p) 상기 콘택 윈도우 마스크를 제거하고 그리고 상기 레벨간 유전체층 상에 그리고 상기 콘택 개구내에 금속을 침적시키고; 그리고
    (q) 분리된 소스 및 게이트 커넥터를 형성하기 위해 상기 금속을 패턴하는 단계;로 구성되는 것을 특징으로 하는 자기-정렬 트렌치를 갖는 MOS-게이트 디바이스 성형 공정.
  2. 제 1항에 있어서,
    (g') 상기 산화물 절연층의 상부표면을 정의하기 위하여, 상기 산화물 절연층의 일 부분을 에칭하고, 상기 질화물층상에 존재하는 모든 산화물질들을 제거하는 단계를 특징으로 하는 자기-정렬 트렌치를 갖는 MOS-게이트 디바이스 성형 공정.
  3. 제 1항에 있어서, 상기 반도체 기판은 단결정 실리콘을 포함하고, 상기 상부층은 에피텍셜하게 성장한 실리콘을 포함하고, 그리고 여기서 상기 스크린 산화물층, 상기 산화물 절연층, 및 상기 트렌치 측벽과 바닥은 각각 이산화규소를 포함하는 것을 특징으로 하는 자기-정렬 트렌치를 갖는 MOS-게이트 디바이스 성형 공정.
  4. 제 4항에 있어서, 상기 산화물 절연층은 적어도 1200Å의 두께를 갖는 것을 특징으로 하는 자기-정렬 트렌치를 갖는 MOS-게이트 디바이스 성형 공정.
  5. 제 1항에 있어서, 상기 게이트 트렌치 내의 상기 반도체물질은 폴리실리콘을 포함하고, 상기 제 1 도전타입은 P형이며, 상기 제 2 도전타입은 N형이거나, 또는 상기 제 1 도전타입은 N형이고, 상기 제 2 도전타입은 P형인 것을 특징으로 하는 자기-정렬 트렌치를 갖는 MOS-게이트 디바이스 성형 공정.
  6. 제 1항에 있어서, 상기 제 1 도전타입 이온의 상기 주입공정과 확산공정은 붕소 이온의 주입과 확산을 포함하며, 그리고 상기 제 2 도전타입 이온의 상기 주입공정과 확산공정은 비소 이온 또는 인 이온의 주입을 포함하는 것을 특징으로 하는 자기-정렬 트렌치를 갖는 MOS-게이트 디바이스 성형 공정.
  7. 제 1항에 있어서, 상기 레벨간 유전체 층은 보로포스포실리게이트 유리를 포함하고, 상기 금속은 알루미늄을 포함하는 것을 특징으로 하는 자기-정렬 트렌치를 갖는 MOS-게이트 디바이스 성형 공정.
  8. (a) 반도체 기판에서 웰-소스 영역을 정의하기 위해, 상기 반도체 기판의 상부표면상에 제 1 마스크를 형성하고;
    (b) 상기 웰-소스영역 내로 웰 도펀트와 소스 도펀트를 주입하고, 이로 인해 상기 반도체 기판내에 웰 영역과 소스영역을 각각 형성하고;
    (c) 상기 웰 영역과 상기 소스영역 위로 산화물 마스크를 성장시키고;
    (d) 상기 제 1 마스크를 제거하고; 그리고
    (e) 상기 산화물 마스크를 이용하여, 상기 소스영역 사이의 게이트 트렌치를 에칭하고, 상기 게이트 트렌치는 상기 웰 영역 아래로 임의의 깊이만큼 상기 반도체 기판내로 연장되는 단계;를 포함하는 수직 MOS 디바이스에서 자기-정렬 게이트 트렌치 성형공정.
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