CN116759451A - 一种自对准沟槽栅结构igbt - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000001259 photo etching Methods 0.000 claims abstract description 19
- 239000000463 material Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 36
- 238000000151 deposition Methods 0.000 claims description 7
- 238000002360 preparation method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 238000001039 wet etching Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 210000004027 cell Anatomy 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 210000003850 cellular structure Anatomy 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- Engineering & Computer Science (AREA)
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Abstract
本发明涉及一种自对准沟槽栅结构IGBT，至少包括衬底(100)，所述衬底正面上方设置有第二导电类型层a(101)，所述衬底上部设置有至少一根沟槽，所述沟槽同时贯穿对应位置处的第二导电类型层a(101)，所述沟槽内设置有第一绝缘介质层(302)，所述第一绝缘介质层(302)内设置有第一导电层(201)，所述第一绝缘介质层(302)顶部设置有宽度大于第一绝缘介质层(302)的第二绝缘介质层(303)，所述第二绝缘介质层(303)被刻蚀形成侧墙，所述第二绝缘介质层(303)在工艺过程成中起到掩膜的作用。本发明通过第一绝缘介质层、第二绝缘介质层和第三绝缘介质层的材料属性和功能属性不同的特点，无需光刻制备出高密度的元胞结构，突破光刻限制。
Description
本发明是申请号为202111408257.7，申请日为2021年11月25日，申请名称为一种自对准沟槽栅结构IGBT的制备方法，申请类型为发明的发明专利的分案申请。
技术领域
本申请涉及半导体制造领域，特别是一种自对准沟槽栅结构IGBT的制备方法。
背景技术
包括IGBT在内的沟槽栅型功率半导体芯片广泛用于新能源发电、输变电、轨道交通、工业控制等领域，在使用场景下对单颗IGBT芯片的电流需求从几安培到几百安培不等，对应的芯片面积也从几平方毫米到几百平方毫米不等。其中在高压领域应用最广泛的就是IGBT器件，如何在保持IGBT高工作电压，简单门极电压控制，良好的开关可控性和安全工作区以及简单的短路保护措施等方面的优点的基础上提高IGBT的电流密度，增强IGBT电导调制效应，提高电流导通能力成为目前需要解决的技术问题。更精细化的沟槽和更小的沟槽间距，可以提高IGBT功率密度，增强IGBT的电荷存储效应，降低导通压降，进一步将导通压降和开关损耗的折中关系向原点推进，这种窄沟槽间距对电极接触孔的对准提出了更高的要求，如果孔的光刻出现偏差，会导致栅极和金属电极短路、阈值偏大等一系列问题。
现有技术如专利公开号为CN100508143的发明专利，其在元胞区制备过程中，采用了多次光刻，首先沟槽刻蚀所需要的硬膜需要光刻；然后N+源区注入，需要先进行光刻；P+体接触区注入掩膜采用的是光刻之后的BPSG，同样无法避免光刻。对于光刻机的精度要求较高，且工艺流程较为复杂。再如公开号为CN101308812B的发明专利，其在第二掩膜图案89’的制备过程中，利用第一掩膜图案81和82的高度差来实现了自对准，填充第二牺牲层88和第二掩膜层89，采用CMP方式得到，无需光刻。但是该结构和工艺适用于小信号集成电路芯片制作，但不适用于功率半导体芯片。
发明内容
为了解决现有技术中存在的上述问题，本申请提出一种自对准沟槽栅结构IGBT的制备方法。
为实现上述技术效果，本申请的技术方案如下：
一种自对准沟槽栅结构IGBT的制备方法，包括如下步骤：
步骤一：在衬底上通过离子注入和扩散工艺形成第二导电类型层a，和第一导电类型层，然后再沉积第一硬质掩膜层；
步骤二：通过光刻图形掩膜，刻蚀第一硬质掩膜层；
步骤三：刻蚀衬底，形成深沟槽，以及热生长形成第一绝缘介质层；
步骤四：沉积第一导电层；
步骤五：刻蚀第一导电层；
步骤六：沉积第三绝缘介质层；
步骤七：刻蚀第三绝缘介质层至与第一硬质掩膜层平齐；第三绝缘介质层在工艺
上述过程成中起到掩膜的作用；
步骤八：去除第一硬质掩膜层；
步骤九：沉积第二绝缘介质层；
步骤十：刻蚀第二绝缘介质层形成侧墙；第二绝缘介质层在工艺上述过程成中起
到掩膜的作用；
步骤十一：刻蚀发射电极金属接触孔；
步骤十二：在衬底上通过离子注入和扩散工艺形成第二导电类型层b；
步骤十三：沉积金属材料形成第二导电层，完成正面加工；
步骤六至步骤十一采用连续的自对准工艺。
进一步地，自对准沟槽栅结构IGBT的制备方法的背面加工方法与现有工艺相同。
进一步地，衬底刻蚀为干法刻蚀或者湿法刻蚀，沟槽刻蚀深度为2μm～6μm。
进一步地，第一硬质掩膜层沉积工艺为CVD，厚度1000A-10000A，第一硬质掩膜层的刻蚀工艺为干法刻蚀或者湿法刻蚀。
进一步地，衬底刻蚀为干法刻蚀或者湿法刻蚀，沟槽刻蚀深度为2μm～6μm，沟槽宽度为100nm～1.5μm，沟槽间距为100nm～2μm。
进一步地，第一绝缘介质层厚度为100A-2000A，采用干氧或者湿氧制备。
进一步地，第一导电层201厚度为1000A-10000A，采用CVD制备，刻蚀工艺为干法刻蚀或者湿法刻蚀。
进一步地，第三绝缘介质层厚度为1000A-10000A，采用CVD制备，刻蚀工艺为干法刻蚀或者湿法刻蚀。
进一步地，第二绝缘介质层厚度为1000A-10000A，采用CVD制备，刻蚀工艺为干法刻蚀。
进一步地，第二导电层厚度为1um-5um，沉积工艺为蒸发或者溅射。
本申请的优点为：
本申请在沟槽栅填充后，进行反填充盖帽处理，通过自对准侧墙工艺和硬质掩膜工艺实现高精度电极接触孔的制备。其中步骤六至步骤十一，本申请提出连续的自对准工艺方法，通过第一绝缘介质层、第二绝缘介质层和第三绝缘介质层的材料属性和功能属性不同，无需光刻制备出高密度的元胞结构，突破光刻限制。
金属电极接触孔的宽度可以根据自对准氧化层厚度灵活调整，保证结构设计的自由度。该自对准槽栅结构的工艺上可以与传统沟槽栅极结构制作方法兼容，尤其在沟槽栅结构向着更窄、更小间距方向发展，自对准沟槽栅结构制备工艺能精细控制金属电极刻蚀孔位置，避免孔的光刻出现偏差导致的可靠性问题。
本申请还能实现更小的元胞尺寸，更窄的空穴电流路径，提高电子注入效率，更好协调导通压降和开关损耗的折中关系，提高了器件的RBSOA区域范围。该结构可以有效减小沟槽栅型功率半导体芯片的元胞尺寸，降低对工艺平台的光刻精度要求。
附图说明
图1为步骤一过程示意图。
图2为步骤二过程示意图。
图3为步骤三过程示意图。
图4为步骤四过程示意图。
图5为步骤五过程示意图。
图6为步骤六过程示意图。
图7为步骤七过程示意图。
图8为步骤八过程示意图。
图9为步骤九过程示意图。
图10为步骤十过程示意图。
图11为步骤十一过程示意图。
图12为步骤十二过程示意图。
图13为步骤十三过程示意图。
图14为本申请结构示意图。
附图中：
100-衬底，101-第二导电类型层a，102-第一导电类型层，103-第二导电类型层b，201-第一导电层，301-第一硬质掩膜层，302-第一绝缘介质层，303-第二绝缘介质层，401-第三绝缘介质层，501-第二导电层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，术语“上”、“竖直”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，或者是本领域技术人员惯常理解的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
实施例1
一种自对准沟槽栅结构IGBT的制备方法，包括如下步骤：
步骤一：如图1所示，在衬底上通过离子注入和扩散工艺形成第二导电类型层a，和
第一导电类型层，然后再沉积第一硬质掩膜层；
步骤二：如图2所示，通过光刻图形掩膜，刻蚀第一硬质掩膜层；
步骤三：如图3所示，刻蚀衬底，形成深沟槽，以及热生长形成第一绝缘介质层；
步骤四：如图4所示，沉积第一导电层；
步骤五：如图5所示，刻蚀第一导电层；
步骤六：如图6所示，沉积第三绝缘介质层；
步骤七：如图7所示，刻蚀第三绝缘介质层至与第一硬质掩膜层平齐；第三绝缘介质层在工艺上述过程成中起到掩膜的作用；
步骤八：如图8所示，去除第一硬质掩膜层；
步骤九：如图9所示，沉积第二绝缘介质层；
步骤十：如图10所示，刻蚀第二绝缘介质层形成侧墙；第二绝缘介质层在工艺上述过程成中起到掩膜的作用；
步骤十一：如图11所示，刻蚀发射电极金属接触孔；
步骤十二：如图12所示，在衬底上通过离子注入和扩散工艺形成第二导电类型层b；
步骤十三：如图13所示，沉积金属材料形成第二导电层，完成正面加工；
步骤六至步骤十一采用连续的自对准工艺。
本申请在沟槽栅填充后，进行反填充盖帽处理，通过自对准侧墙工艺和硬质掩膜工艺实现高精度电极接触孔的制备。其中步骤六至步骤十一，本申请提出连续的自对准工艺方法，通过第一绝缘介质层、第二绝缘介质层和第三绝缘介质层的材料属性和功能属性不同，无需光刻制备出高密度的元胞结构，突破光刻限制。
实施例2
一种自对准沟槽栅结构IGBT的制备方法，包括如下步骤：
步骤一：如图1所示，在衬底上通过离子注入和扩散工艺形成第二导电类型层a，和第一导电类型层，然后再沉积第一硬质掩膜层；
步骤二：如图2所示，通过光刻图形掩膜，刻蚀第一硬质掩膜层；
步骤三：如图3所示，刻蚀衬底，形成深沟槽，以及热生长形成第一绝缘介质层；
步骤四：如图4所示，沉积第一导电层；
步骤五：如图5所示，刻蚀第一导电层；
步骤六：如图6所示，沉积第三绝缘介质层；
步骤七：如图7所示，刻蚀第三绝缘介质层至与第一硬质掩膜层平齐；第三绝缘介质层在工艺上述过程成中起到掩膜的作用；
步骤八：如图8所示，去除第一硬质掩膜层；
步骤九：如图9所示，沉积第二绝缘介质层；
步骤十：如图10所示，刻蚀第二绝缘介质层形成侧墙；第二绝缘介质层在工艺上述过程成中起到掩膜的作用；
步骤十一：如图11所示，刻蚀发射电极金属接触孔；
步骤十二：如图12所示，在衬底上通过离子注入和扩散工艺形成第二导电类型层b；
步骤十三：如图13所示，沉积金属材料形成第二导电层，完成正面加工；
步骤六至步骤十一采用连续的自对准工艺。
自对准沟槽栅结构IGBT的制备方法的背面加工方法与现有工艺相同。
衬底刻蚀为干法刻蚀或者湿法刻蚀，沟槽刻蚀深度为2μm～6μm。
第一硬质掩膜层沉积工艺为CVD，厚度1000A-10000A，第一硬质掩膜层的刻蚀工艺为干法刻蚀或者湿法刻蚀。衬底刻蚀为干法刻蚀或者湿法刻蚀，沟槽刻蚀深度为2μm～6μm，沟槽宽度为100nm～1.5μm，沟槽间距为100nm～2μm。第一绝缘介质层厚度为100A-2000A，采用干氧或者湿氧制备。第一导电层201厚度为1000A-10000A，采用CVD制备，刻蚀工艺为干法刻蚀或者湿法刻蚀。第三绝缘介质层厚度为1000A-10000A，采用CVD制备，刻蚀工艺为干法刻蚀或者湿法刻蚀。第二绝缘介质层厚度为1000A-10000A，采用CVD制备，刻蚀工艺为干法刻蚀。第二导电层厚度为1um-5um，沉积工艺为蒸发或者溅射。
如图14所示，本方法制得的自对准分离栅极结构包括衬底，所述衬底正面上方设置有第二导电类型层a，所述衬底上部设置有多根沟槽，且所述沟槽同时贯穿对应位置处的第二导电类型层a，所述沟槽内设置有第一绝缘介质层，所述第一绝缘介质层内设置有第一导电层，且所述第一导电层与第一绝缘介质层顶部齐平，所述第一绝缘介质层顶部设置有宽度大于第一绝缘介质层的第二绝缘介质层，第二绝缘介质层的中部设置有第三绝缘介质层，且第三绝缘介质层的宽度与第一导电层的宽度相同，所述第二导电类型层a上部各沟槽之间设置有第二导电类型层b103，所述第二绝缘介质层与第二导电类型层b103之间设置有第一导电类型层。
在衬底的侧面设置有闭合的沟槽结构。即在自对准分离栅极结构的元胞区外围均设置有闭合的沟槽结构。
所述第三绝缘介质层401采用自对准工艺形成于沟槽栅顶部，再采用自对准侧墙工艺和硬质掩膜工艺实现高精度金属电极接触孔的制备。
通过调整第二绝缘介质层303的厚度控制金属电极接触孔的宽度。
第三绝缘介质层401和第二绝缘介质层303是两种不同的绝缘层材料，将沟槽内的第一导电层201和沟槽外的第二导电层501隔离开。第一导电层201即为栅极。
第三绝缘介质层401为氧化硅、氮化硅等绝缘硅化物。第二绝缘介质层303为氧化硅、氮化硅等绝缘硅化物。所述第二导电层501为多晶硅、掺杂多晶硅、金属铝、铜、钛、钨及其叠层或者合金，以及上述金属与硅的合金。第二导电类型层a的掺杂杂质包括硼、铝或镓。
第一导电类型的掺杂浓度相较第二导电类型层a101的掺杂浓度更高。第一导电层201包括但不限于多晶硅、掺杂多晶硅、金属铝、铜、钛、钨及其叠层或者合金，以及上述金属与硅的合金。
本申请在沟槽栅填充后，进行反填充盖帽处理，通过自对准侧墙工艺和硬质掩膜工艺实现高精度电极接触孔的制备。其中步骤六至步骤十一，本申请提出连续的自对准工艺方法，通过第一绝缘介质层、第二绝缘介质层和第三绝缘介质层的材料属性和功能属性不同，无需光刻制备出高密度的元胞结构，突破光刻限制。
金属电极接触孔的宽度可以根据自对准氧化层厚度灵活调整，保证结构设计的自由度。该自对准槽栅结构的工艺上可以与传统沟槽栅极结构制作方法兼容，尤其在沟槽栅结构向着更窄、更小间距方向发展，自对准沟槽栅结构制备工艺能精细控制金属电极刻蚀孔位置，避免孔的光刻出现偏差导致的可靠性问题。
本申请还能实现更小的元胞尺寸，更窄的空穴电流路径，提高电子注入效率，更好协调导通压降和开关损耗的折中关系，提高了器件的RBSOA区域范围。该结构可以有效减小沟槽栅型功率半导体芯片的元胞尺寸，降低对工艺平台的光刻精度要求。
Claims (10)
1.一种自对准沟槽栅结构IGBT，其特征在于，至少包括衬底(100)，
所述衬底(100)正面上方设置有第二导电类型层a(101)，所述衬底(100)上部设置有至少一根沟槽，所述沟槽同时贯穿对应位置处的第二导电类型层a(101)，
所述沟槽内设置有第一绝缘介质层(302)，所述第一绝缘介质层(302)内设置有第一导电层(201)，所述第一绝缘介质层(302)顶部设置有宽度大于第一绝缘介质层(302)的第二绝缘介质层(303)，所述第二绝缘介质层(303)被刻蚀形成侧墙，所述第二绝缘介质层(303)在工艺过程成中起到掩膜的作用。
2.根据权利要求1所述的自对准沟槽栅结构IGBT，其特征在于，所述第二绝缘介质层(303)的中部设置有第三绝缘介质层(401)，从而所述第三绝缘介质层(401)采用自对准工艺形成于沟槽栅顶部，
在所述第一绝缘介质层(302)、所述第二绝缘介质层(303)和所述第三绝缘介质层(401)的材料属性和功能属性不同的情况下，无需光刻制备出元胞结构。
3.根据权利要求1或2所述的自对准沟槽栅结构IGBT，其特征在于，在自对准分离栅极结构的元胞区外围设置有闭合的沟槽结构。
4.根据权利要求1～3任一项所述的自对准沟槽栅结构IGBT，其特征在于，所述第一导电层(201)与第一绝缘介质层(302)顶部齐平。
5.根据权利要求1～4任一项所述的自对准沟槽栅结构IGBT，其特征在于，所述第三绝缘介质层(401)的宽度与第一导电层(201)的宽度相同。
6.根据权利要求1～5任一项所述的自对准沟槽栅结构IGBT，其特征在于，所述第三绝缘介质层(401)和所述第二绝缘介质层(303)是两种不同的绝缘层材料，将沟槽内的第一导电层(201)和沟槽外的第二导电层(501)隔离开。
7.根据权利要求1～6任一项所述的自对准沟槽栅结构IGBT，其特征在于，所述沟槽刻蚀深度为2μm～6μm，
所述沟槽宽度为100nm～1.5μm，
所述沟槽间距为100nm～2μm。
8.根据权利要求1～7任一项所述的自对准沟槽栅结构IGBT，其特征在于，所述第一绝缘介质层(302)厚度为100A-2000A；
所述第二绝缘介质层(303)厚度为1000A-10000A；
所述第三绝缘介质层(401)厚度为1000A-10000A。
9.根据权利要求1～8任一项所述的自对准沟槽栅结构IGBT，其特征在于，所述第三绝缘介质层(401)的形成方式包括：
在沉积第三绝缘介质层(401)之后，刻蚀第三绝缘介质层(401)至与第一硬质掩膜层平齐(301)，去除所述第一硬质掩膜层(301)，使得所述第三绝缘介质层(401)在工艺过程成中起到掩膜的作用。
10.根据权利要求1～9任一项所述的自对准沟槽栅结构IGBT，其特征在于，所述第二导电类型层a(101)上部各沟槽之间设置有第二导电类型层b(103)，所述第二绝缘介质层(303)与第二导电类型层b(103)之间设置有第一导电类型层(102)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310353311.5A CN116759451A (zh) | 2021-11-25 | 2021-11-25 | 一种自对准沟槽栅结构igbt |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310353311.5A CN116759451A (zh) | 2021-11-25 | 2021-11-25 | 一种自对准沟槽栅结构igbt |
| CN202111408257.7A CN114068328B (zh) | 2021-11-25 | 2021-11-25 | 一种自对准沟槽栅结构igbt的制备方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111408257.7A Division CN114068328B (zh) | 2021-11-25 | 2021-11-25 | 一种自对准沟槽栅结构igbt的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116759451A true CN116759451A (zh) | 2023-09-15 |
Family
ID=80276049
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310353311.5A Pending CN116759451A (zh) | 2021-11-25 | 2021-11-25 | 一种自对准沟槽栅结构igbt |
| CN202111408257.7A Active CN114068328B (zh) | 2021-11-25 | 2021-11-25 | 一种自对准沟槽栅结构igbt的制备方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111408257.7A Active CN114068328B (zh) | 2021-11-25 | 2021-11-25 | 一种自对准沟槽栅结构igbt的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN116759451A (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114628247A (zh) * | 2022-05-12 | 2022-06-14 | 北京芯可鉴科技有限公司 | Igbt器件的制造方法及igbt器件 |
| CN114628248B (zh) * | 2022-05-16 | 2023-06-09 | 中芯越州集成电路制造(绍兴)有限公司 | 碳化硅器件及其制备方法 |
| CN115101418A (zh) * | 2022-07-08 | 2022-09-23 | 深圳市尚鼎芯科技有限公司 | 一种自对准结构mosfet的制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6238981B1 (en) * | 1999-05-10 | 2001-05-29 | Intersil Corporation | Process for forming MOS-gated devices having self-aligned trenches |
| US6211018B1 (en) * | 1999-08-14 | 2001-04-03 | Electronics And Telecommunications Research Institute | Method for fabricating high density trench gate type power device |
| US7767526B1 (en) * | 2009-01-29 | 2010-08-03 | Alpha & Omega Semiconductor Incorporated | High density trench MOSFET with single mask pre-defined gate and contact trenches |
| CN106340537A (zh) * | 2016-11-04 | 2017-01-18 | 无锡新洁能股份有限公司 | 高集成度的低压沟槽栅dmos器件及制造方法 |
| CN109119477B (zh) * | 2018-08-28 | 2021-11-05 | 上海华虹宏力半导体制造有限公司 | 沟槽栅mosfet及其制造方法 |
-
2021
- 2021-11-25 CN CN202310353311.5A patent/CN116759451A/zh active Pending
- 2021-11-25 CN CN202111408257.7A patent/CN114068328B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN114068328A (zh) | 2022-02-18 |
| CN114068328B (zh) | 2023-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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