CN109119341A - 一种vdmos器件终端结构及其制作方法 - Google Patents
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Abstract
本发明涉及一种VDMOS器件终端结构的制作方法，所述方法包括：在有源区的外延层上表面依次生长栅氧化层以及位于所述栅氧化层表面的多晶硅层；在有源区的外延层区域形成第一导电类型的体区；在终端区的外延层表面区域形成多个间隔排列的场限环；对所述体区及所述场限环同步进行高温氧化处理，以在所述终端区的外延层表面形成第一氧化层，同时实现对所述体区及所述场限环的离子驱入；分别在所述有源区的外延层区域内形成源区及深体区；在相邻的两个场限环之间形成超结结构，所述超结结构包括沿周向交替排列的多个第一导电类型的第一柱及第二导电类型的第二柱。本发明通过该方法可以在不浪费芯片面积的前提下提高器件的耐压。
Description
技术领域
本发明涉及半导体技术领域，具体的说是一种VDMOS器件终端结构及其制作方法。
背景技术
沟槽型垂直双扩散金属氧化物半导体晶体管(Vertical Double DiffusionMetal Oxide Semiconductor，简称VDMOS)是通过源区和体区离子注入的纵向扩散距离差来形成沟道，它广泛应用于开关电源和同步整流领域。目前，高压VDMOS器件终端结构基本采用场限环、来减小器件表面的电场强度。对于场限环的设计，主要考虑的是场限环的个数、间距等。通常来说，耐压会随着场限环个数的增加而上升，但是，场限环数目的增多也会增大所占的芯片面积，即会增加芯片的成本，因此，如何在不增加场限环个数，不增加芯片面积的情况下，提高耐压，即提高芯片面积的利用效率就成了关注的问题。
发明内容
本发明实施例提供了一种功率器件的终端结构及其制作方法，可以在不浪费芯片面积的前提下提高器件的耐压。
第一方面，本发明实施例提供了一种VDMOS器件终端结构的制作方法，所述方法包括：在有源区的外延层上表面依次生长栅氧化层以及位于所述栅氧化层表面的多晶硅层；在有源区的外延层区域形成第一导电类型的体区；在终端区的外延层表面区域形成多个间隔排列的场限环；对所述体区及所述场限环同步进行高温氧化处理，以在所述终端区的外延层表面形成第一氧化层，同时实现对所述体区及所述场限环的离子驱入；在有源区的外延层区域内形成源区及深体区；在相邻的两个场限环之间形成超结结构，所述超结结构包括沿周向交替排列的多个第一导电类型的第一柱及第二导电类型的第二柱；对所述源区及所述超结结构同步进行热退火处理；在所述有源区的外延层区域表面及所述多晶硅层表面形成介质层；通过低温氧化工艺，在所述终端区的外延层表面形成第二氧化层；在所述第二氧化层上形成场板。
第二方面，本发明又一实施例提供了一种VDMOS器件终端结构，包括多个间隔排列于位于所述终端区外延层表面的第一导电类型的场限环以及位于每两个相邻的场限环之间的超结结构，所在相邻的两个场限环之间形成有超结结构，所述超结结构包括沿周向交替排列的多个第一导电类型的第一柱及第二导电类型的第二柱；
所述终端结构还包括位于所述终端区外延层表面的第二氧化层以及位于所述第二氧化层上方的场板，所述第二氧化层上形成有分别形成贯穿所述第二氧化层与所述场限环连接的第一接触孔以及与所述第一柱连接的第二接触孔；所述场板通过所述第一接触孔与所述第二接触孔分别与所述场限环和所述第一柱连接。
可以理解，本发明通过在所述场限环之间的表面引入所述超结结构，在器件反向承压时，使所述器件终端区能够承担更高的反向电压，此种方法可以有效降低终端区表面电场，大幅缩小传统终端区的尺寸，进而提升器件性能，降低器件成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
构成本发明的一部分附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明书用于解释本发明，并不构成对不让你发明的不当限定。
图1为本发明实施例提供的一种VDMOS器件终端结构制作方法的流程示意图；
图2为本发明实施例提出的一种VDMOS器件的俯视结构示意图；
图3为本发明实施例提供的一种VDMOS器件终端结构制作方法的步骤1的结构示意图；
图4为本发明实施例提供的一种VDMOS器件终端结构制作方法的步骤2的结构示意图；
图5为本发明实施例提供的一种VDMOS器件终端结构制作方法的步骤3的结构示意图；
图6为本发明实施例提供的一种VDMOS器件终端结构制作方法的步骤4的结构示意图；
图7为本发明实施例提供的一种VDMOS器件终端结构制作方法的步骤5的结构示意图；
图8为本发明实施例提供的一种VDMOS器件终端结构制作方法的步骤6的结构示意图；
图9为本发明实施例提供的一种VDMOS器件终端结构中超结结构及场限环的局部俯视结构示意图；
图10为本发明实施例提供的一种VDMOS器件终端结构制作方法步骤8的结构示意图；
图11为本发明实施例提供的一种VDMOS器件终端结构制作方法步骤9的结构示意图；
图12为本发明实施例提供的一种VDMOS器件终端结构制作方法步骤10的结构示意图；
图13为沿图12的A-A’线剖开的剖面图；
图14为沿图12的B-B’线剖开的剖面图；
附图标记说明：1、衬底；2、外延层；100、有源区；200、终端区；3、栅氧化层；4、多晶硅层；5、体区；6、场限环；7、第一氧化层；8、源区；9、深体区；10、介质层；11、超结结构；111、第一柱；112、第二柱；12、第二氧化层；13、场板；a、第一部分；b、第二部分。
具体实施方式
为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
为方便后面的描述，特在此说明：根据半导体中多数载流子半导体的类型。如果第一导电类型的多数载流子为空穴，则第一导电类型为P型，则重掺杂的第一导电类型为P+型，轻掺杂的第一导电类型为P-型；如果第一导电类型的多数载流子为电子，则第一导电类型为N型，重掺杂的第一导电类型为N+型，轻掺杂的第一导电类型为N-型。在接下来的实施例中，均以所述第一导电类型为P型及所述第二导电类型为N型为例进行描述，但并不对此进行限定。
请参阅图1，图1为本发明实施例提供的一种VDMOS器件终端结构制作方法的流程示意图；如图1所示，本发明提供一种VDMOS器件终端结构的制作方法，包括：
步骤S01：在有源区的外延层上表面依次生长栅氧化层以及位于所述栅氧化层表面的多晶硅层；
步骤S02：在有源区的外延层区域形成第一导电类型的体区；
步骤S03：在终端区的外延层表面区域形成多个间隔排列的场限环；
步骤S04：对所述体区及所述场限环同步进行高温氧化处理，以在所述终端区的外延层表面形成第一氧化层，同时实现对所述体区及所述场限环的离子驱入；
步骤S05：在有源区的外延层区域内形成源区及深体区；
步骤S06：在相邻的两个场限环之间形成超结结构，所述超结结构包括沿周向交替排列的多个第一导电类型的第一柱及第二导电类型的第二柱；
步骤S07：对所述源区及所述超结结构同步进行热退火处理；
步骤S08：在所述有源区的外延层区域表面及所述多晶硅层表面形成介质层；
步骤S09：通过低温氧化工艺，在所述终端区的外延层表面形成第二氧化层；
步骤S010：在所述第二氧化层上形成场板。
本发明通过在所述场限环之间的表面引入所述超结结构，在器件反向承压时，使所述器件终端区能够承担更高的反向电压，此种方法可以有效降低终端区表面电场，大幅缩小传统终端区的尺寸，进而提升器件性能，降低器件成本。
进一步的，本发明摒弃了传统的VDMOS器件的制作工艺，由于现有技术中，所述超结结构通常与所述场限环一起制作完成，由于要受到后续体区/源区注入及驱入的影响，因此注入时必须要留下一定的空间给后面的驱入，尺寸就很难控制，本发明实施例通过对工艺流程/方案重新设计和调整，避免了后续体区及源区驱入对所述超结结构的影响。
下面参照附图，对上述形成所述VDMOS器件的方法加以详细阐述。
为方便后面的描述，特在此说明：本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷、锑等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
请参照附图2，应当说明的是，所述VDMOS器件包括有源区100(即元胞区)以及位于所述有源区100外围的终端区200，所述有源区100为半导体硅片上做有源器件的区域，所述有源区1主要针对MOS(metal-oxide-semiconductor，金属-氧化物-半导体)而言，不同掺杂可形成N或P型的有源区100。需要知道的是，功率器件的耐压能力主要取决于器件结构中特定PN结的反偏击穿电压，为了得到一定的电流能力，通常由很多的元胞并联组成，在器件反向耐压时，由于元胞和元胞之间的横向电场相互抵消，因为击穿一般不会发生在元胞内部，但是最外面的元胞会由于电场集中而发生击穿。因此就需要特定的结构来降低电场从而提高击穿电压，这些特殊结构为终端结构，形成所述终端结构的区域为所述终端区200。
请参照附图3，执行步骤S01：在有源区100的外延层2上表面依次生长栅氧化层以及位于所述栅氧化层3表面的多晶硅层4；具体的，所述外延层2通过外延生长法形成于所述衬底1之上，且均为第二导电类型，具体的，所述衬底1及所述外延层2为N型离子掺杂，掺杂离子具体为磷离子，在其他实施例中，掺杂离子还可以是砷或锑等其他五价离子。所述外延层2的材质为硅，其厚度与浓度与器件的耐压密切相关，通常电阻率在5-50ohm.cm，厚度在5-10um之间。所述外延层2可以采用外延生长法形成在所述衬底1的上表面上，所述外延生长法优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良。所述衬底1作为所述器件的载体，其材质同样为硅，硅为最常见、低廉且性能稳定的半导体材料。还需要说明的是，所述有源区100与所述终端区200均形成在所述外延层2内，所述终端区200位于所述有源区100的外围，在器件的俯视方向上，所述终端区200为环状结构。在有源区100的外延层2上表面依次生长栅氧化层3以及位于所述栅氧化层3表面的多晶硅层4具体包括：在N型衬底1的N型外延层2上表面依次生长栅氧化层3和多晶硅层4；对所述多晶硅层4进行光刻、刻蚀处理，以露出所述栅氧化层3，进而形成器件的所述有源区100。所述栅氧化层3和多晶硅层4采用常规方法形成，例如可以在外延层2的表面进行栅极氧化，形成厚度为的栅氧化层3(例如的氧化硅)；然后在栅氧化层3表面淀积多晶硅同时掺杂，形成所述多晶硅层4，其中，所述栅氧化层3的厚度在0.05-0.2um之间，所述多晶硅层4的厚度在0.3-0.8um之间。
请参照附图4，执行步骤S02：在有源区100的外延层2区域形成第一导电类型的体区5；具体的，通过光刻及刻蚀所述栅氧化层3，形成体区5注入窗口，通过硅栅自对准技术向所述外延层2注入第一导电类型的离子，使所述第一导电类型的离子在所述外延层2中形成体区5，所述体区5的掺杂浓度为在2E13-5E13/cm3之间，其掺杂离子为硼离子，在其他实施方式中，所述场限环的掺杂离子还可以为铟、镓等三价离子。更具体的，在本实施方式中，所述体区5在所述外延层2表面区域内包括具有间隔的两个部分，其形状、深度及宽度大致相同。
请参照附图5，执行步骤S03：在终端区200的外延层2表面区域形成多个间隔排列的场限环6。在本实施方式中，所述场限环6用来降低结结曲率效应引起的表面电场的集中，因此，所述场限环6在某种程度上起到分压器的作用。所述场限环6在所述终端区200内呈环状以一定间隔围绕所述有源区100。所述场限环6区具有第一导电类型，其掺杂离子为硼离子，在其他实施方式中，所述场限环6的掺杂离子还可以为铟、镓等三价离子。在本实施方式中，所述场限环6的掺杂浓度视器件的耐压需求来定，一般情况下，所述场限环6的掺杂浓度在1E15-2E15/cm3之间。所述场限环6的注入宽度通常为5-7um之间，驱入后最终形成的结的宽度在8-12um之间，当然，每个所述场限环6的宽度可以相同也可以不同，为了保证器件的性能及一致性，优选的，所述场限环6驱入后所形成的结的宽度相同。所述场限环6之间的间距视器件设计而定，通常在15-20um之间，每两个场限环6之间的间距可以相同也可以不同，为了保证器件的性能及一致性，优选的，每两个场限环6之间的间距相同。
请参照附图6，执行步骤S04：对所述体区5及所述场限环6同步进行高温氧化处理，以在所述终端区200的外延层2表面形成第一氧化层7，同时实现对所述体区5及所述场限环6的离子驱入；做所述高温氧化时的温度在1100-1150℃之间，高温氧化的时间视器件设计而定。可以理解，在对器件进行高温氧化的同时实现了对体区5及所述场限环6区的离子驱入的过程，进一步的缩短了工艺流程，降低了器件的制作成本。
请参阅附图7，执行步骤S05：分别在有源区100的外延层2区域内形成源区8及深体区9；具体的，所述源区8的具体形成步骤包括：通过体区5注入窗口进一步对所述外延层2进行第二导电类型的离子注入形成所述源区8，所述源区8形成于所述体区5的上表面区域，且所述源区8与所述体区5的上表面齐平但未完全重合。所述深体区9的具体形成步骤包括：在所述多晶硅层4及所述外延层2表面形成深体区9的步骤具体包括：在所述外延层2未被覆盖的区域形成掩膜层，刻蚀所述掩膜层形成深体区9的注入窗口，通过所述深体区9注入窗口进一步对所述外延层2进行第一导电类型的离子注入形成所述深体区9。所述深体区9形成于所述体区5内且与所述源区8部分连接。在本实施方式中，所述源区8的掺杂离子为磷离子，在其他实施方式，所述源区8的掺杂离子还可以为砷、锑等五价离子。在本实施方式中，所述深体区9的掺杂离子为硼离子，在其他实施方式中，所述深体区9的掺杂离子还可以为铟、镓等三价离子。在本发明的一些实施例中，所述源区8的离子注入剂量在1E15-1E16/cm3之间，所述深体区9的离子注入剂量在1E14-1E16/cm3之间。
请参阅附图8及图9，执行步骤S06：在相邻的两个场限环6之间形成超结结构11，所述超结结构11包括沿周向交替排列的多个第一导电类型的第一柱111及第二导电类型的第二柱112；所述超结结构11通过光刻及注入形成，在本实施方式中，所述源区8与所述第二柱112同时形成，即，所述源区8与所述第一柱111通过同一次离子注入形成。所述深体区9与所述第一柱111同时形成，即，所述深体区9与所述第一柱111通过同一次离子注入形成，可以理解，通过将所述源区8与所述第二柱112同时形成以及所述第一柱111与所述深体区9同时注入形成，进而减少了注入次数，因此减小了器件的工艺成本。所述第一柱111及所述第二柱112在相邻的两个场限环6之间交替周向排列，所述利用终端区200利用所述超结结构11来平衡电场电荷，所述超结结构11防止在器件终端引入其他结构(如多晶场板)时引入杂质缺陷，减少了对器件本身的损伤，在不影响工艺的条件下，提高器件性能的稳定性。
进一步的，执行步骤S07：对所述源区8及所述超结结构11同步进行热退火处理；具体的，在形成所述超结结构11后，通过做器件源区8的快速热退火处理，以激活源区8的杂质，同时会对终端结构中的超结结构11做快速热退火，以激活所述超结结构11中的杂质，其中所述热退火处理的温度在1000-1050°之间，所述热退火处理的时间在10-20min之间。
请参阅附图10，执行步骤S08：在所述有源区100的外延层2区域表面及所述多晶硅层4表面形成介质层10；具体的，所述介质层10可以通过淀积工艺形成也可以通过氧化生长法形成，所述介质层10可以为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合。需要注意的是，由于通过高温氧化工艺形成的所述第一氧化层7界面态不太良好，进而影响后续器件的可靠性，因此，在形成所述介质层10之后，需要对所述所述终端区200的所述第一氧化层7进行光刻及刻蚀，进而去掉所述第一氧化层7，在本实施方式中，刻蚀所述第一氧化层7的方式为干法刻蚀，所述干法刻蚀是利用高能束与表面薄膜反应，形成挥发性物质，或直接轰击薄膜表面使之被腐蚀的工艺，能实现各向异性刻蚀，即纵向的刻蚀速率远大于横向刻蚀的速率，保证了细小图形转移后的高保真性，在其他实施方式中，还可以使用湿法刻蚀等方式去除所述第一氧化层7。
请参阅附图11，执行步骤S09：通过低温氧化工艺，在所述终端区200的外延层2表面形成第二氧化层12；可以理解，所述低温氧化工艺的温度通常为850-950°之间，温度偏低，不会对所述场限环6及超结结构11的结深造成影响，通过低温氧化，在超结表面形成厚度在8000-10000A的所述第二氧化层12，从而起到对终端结构的保护。同时通过在形成所述第二氧化层12前形成所述介质层10，可以很好地对所述有源区100内的掺杂区域进行保护。
请参阅附图12，执行步骤S09：在所述第二氧化层12上形成场板13。进一步的，在所述第二氧化层12上形成场板13具体包括：分别形成贯穿所述第二氧化层12与所述场限环6连接的第一接触孔以及与所述第一柱111连接的第二接触孔；在所述第二氧化层12上表面形成所述场板13，所述场板13通过所述第一接触孔与所述第二接触孔分别与所述场限环6和所述第一柱111连接。进一步的，在本实施方式中，所述第一柱111及所述第二柱112的宽度在5-8um之间，所述第一柱111及所述第二柱112的宽度可以相同也可以不同，具体视注入剂量而定，最终保证超结间的电荷平衡即可。可以理解，通过在所述超结结构11的第一柱111表面的第二氧化层12上形成所述第二接触孔，使所述第一柱111与所述场板13连接，可以起到抑制表面电荷，同时拉平了所述超结结构11表面电势分布的作用。这样当外部有可动电荷时(主要为金属离子等正电荷)，就会将电势均匀的分布在所述超结结构11表面，不会在某一点聚集。
进一步的，所述场板13部分覆盖于所述第一柱111、第二柱112及所述场限环6的表面。更具体的，在本实施方式中，相邻的两个场限环6以及相邻的场限环6之间的超结结构11上方对应的场板13包括位于所述第一柱111及所述第二柱112周向交替方向上方的第一部分a以及多个相互之间大致平行的第二部分b，所述第二部分b位于所述相邻的两个场限环6以及相邻的两个场限环6之间的第一柱111的部分区域上方，所述第一部分a与多个所述第二部分b相交且大致垂直。在本实施方式中，所述第一部分a的宽度在所述第一柱111及所述第二柱112周向交替方向上基本不变，为了表面金属场板13对所述第二柱112表面造成影响，因此所述第一部分a的宽度L1要尽可能小，通常在3-5um之间。为保证所述场板13与第一柱111有良好的接触，并起到场板13的降低表面电场的作用，所述第二部分b的宽度L2要适当增加，通常在保证小于所述第一柱111的前提下尽可能大，在本实施方式中，所述第二部分b的宽度L2具体在4-7um之间。
进一步的，在完成所述有源区100的介质层10之后，在所述介质层10上按照传统工艺生长金属层即可形成所述VDMOS器件，生长金属层等工艺为本领域人员的惯用技术手段，在此不再一一赘述。
请再次参阅附图8及图14，本发明实施例提供一种VDMOS器件终端结构，包括多个间隔排列于位于所述终端区200外延层2表面的第一导电类型的场限环6以及位于每两个相邻的场限环6之间的超结结构11，所在相邻的两个场限环6之间形成有超结结构11，所述超结结构11包括沿周向交替排列的多个第一导电类型的第一柱111及第二导电类型的第二柱112；所述终端结构还包括位于所述终端区200外延层2表面的第二氧化层12以及位于所述第二氧化层12上方的场板13，所述第二氧化层12上形成有分别形成贯穿所述第二氧化层12与所述场限环6连接的第一接触孔以及与所述第一柱111连接的第二接触孔；所述场板13通过所述第一接触孔与所述第二接触孔分别与所述场限环6和所述第一柱111连接。
可以理解，本发明通过在所述场限环6之间的表面引入所述超结结构11，在器件反向承压时，使所述器件终端区200能够承担更高的反向电压，此种方法可以有效降低终端区200表面电场，大幅缩小传统终端区200的尺寸，进而提升器件性能，降低器件成本。通过在所述超结结构11的第一柱111表面的第二氧化层12上形成所述第二接触孔，使所述第一柱111与所述场板13连接，可以起到抑制表面电荷，同时拉平了所述超结结构11表面电势分布的作用。这样当外部有可动电荷时(主要为金属离子等正电荷)，就会将电势均匀的分布在所述超结结构11表面，不会在某一点聚集。
进一步的，所述场限环6用来降低结结曲率效应引起的表面电场的集中，因此，所述场限环6在某种程度上起到分压器的作用。所述场限环6在所述终端区200内呈环状以一定间隔围绕所述有源区100。所述场限环6具有第一导电类型，其掺杂离子为硼离子，在其他实施方式中，所述场限环6的掺杂离子还可以为铟、镓等三价离子。在本实施方式中，所述场限环6的掺杂浓度视器件的耐压需求来定，一般情况下，所述场限环6的掺杂浓度在1E15-2E15/cm3之间。所述场限环6的注入宽度通常为5-7um之间，驱入后最终形成的结的宽度在8-12um之间，当然，每个所述场限环6的宽度可以相同也可以不同，为了保证器件的性能及一致性，优选的，所述场限环6驱入后所形成的结的宽度相同。所述场限环6之间的间距视器件设计而定，通常为在15-20um之间，每两个场限环6之间的间距可以相同也可以不同，为了保证器件的性能及一致性，优选的，每两个场限环6之间的间距相同。
进一步的，形成所述第二氧化层12具体包括：通过低温氧化工艺，在所述终端区200的外延层2表面形成第二氧化层12；可以理解，所述低温氧化工艺的温度通常为850-950°之间，温度偏低，不会对所述场限环6及超结结构11的结深造成影响，通过低温氧化，在超结表面形成厚度在8000-10000A的氧化层，从而起到对终端结构的保护。同时通过在形成所述第二氧化前形成所述介质层10，可以很好地对所述有源区100内的掺杂区域进行保护。
进一步的，在所述第二氧化层12上形成场板13具体包括：分别形成贯穿所述第二氧化层12与所述场限环6连接的第一接触孔以及与所述第一柱111连接的第二接触孔；在所述第二氧化层12上表面形成所述场板13，所述场板13通过所述第一接触孔与所述第二接触孔分别与所述场限环6和所述第一柱111连接。进一步的，在本实施方式中，所述第一柱111及所述第二柱112的宽度在5-8um之间，所述第一柱111及所述第二柱112的宽度可以相同也可以不同，具体视注入剂量而定，最终保证超结间的电荷平衡即可。可以理解，通过在所述超结结构11的第一柱111表面的第二氧化层12上形成所述第二接触孔，使所述第一柱111与所述场板13连接，可以起到抑制表面电荷，同时拉平了所述超结结构11表面电势分布的作用。这样当外部有可动电荷时(主要为金属离子等正电荷)，就会将电势均匀的分布在所述超结结构11表面，不会在某一点聚集。
进一步的，进一步的，所述场板13部分覆盖于所述第一柱111、第二柱112及所述场限环6的表面。更具体的，在本实施方式中，相邻的两个场限环6以及相邻的场限环6之间的超结结构11上方对应的场板13包括位于所述第一柱111及所述第二柱112周向交替方向上方的第一部分a以及多个相互之间大致平行的第二部分b，所述第二部分b位于所述相邻的两个场限环6以及相邻的两个场限环6之间的第一柱111的部分区域上方，所述第一部分a与多个所述第二部分b相交且大致垂直。在本实施方式中，所述第一部分a的宽度在所述第一柱111及所述第二柱112周向交替方向上基本不变，为了表面金属场板13对所述第二柱112表面造成影响，因此所述第一部分a的宽度L1要尽可能小，通常在3-5um之间。为保证所述场板13与第一柱111有良好的接触，并起到场板13的降低表面电场的作用，所述第二部分b的宽度L2要适当增加，通常在保证小于所述第一柱111的前提下尽可能大，在本实施方式中，所述第二部分b的宽度L2具体在4-7um之间。
请再次参阅附图2至附图3，本发明实施例提供了一种VDMOS器件，包括有源区100(即元胞区)以及位于所述有源区100外围的终端区200，所述有源区100为半导体硅片上做有源器件的区域，不同掺杂可形成N或P型的有源区100。需要知道的是，功率器件的耐压能力主要取决于器件结构中特定PN结的反偏击穿电压，为了得到一定的电流能力，通常由很多的元胞并联组成，在器件反向耐压时，由于元胞和元胞之间的横向电场相互抵消，因为击穿一般不会发生在元胞内部，但是最外面的元胞会由于电场集中而发生击穿。因此就需要特定的结构来降低电场从而提高击穿电压，这些特殊结构为终端结构，形成所述终端结构的区域为所述终端区200。
所述有源区100及所述终端区200均形成在所述外延层2内，所述终端区200位于所述有源区100的外围，在器件的俯视方向上，所述终端区200为环状结构。
所述外延层2通过外延生长法形成于所述衬底1之上，且均为第二导电类型，具体的，所述衬底1及所述外延层2为N型离子掺杂，掺杂离子具体为磷离子，在其他实施例中，掺杂离子还可以是砷或锑等其他五价离子。所述外延层22的材质为硅，其厚度与浓度与器件的耐压密切相关，通常电阻率在5-50ohm.cm，厚度在5-10um之间。所述外延层2可以采用外延生长法形成在所述衬底1的上表面上，所述外延生长法优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良。所述衬底1作为所述器件的载体，其材质同样为硅，硅为最常见、低廉且性能稳定的半导体材料。
请再次参阅附图7，进一步的，所述有源区100包括形成在所述外延层2的体区5、源区8、深体区9以及位于所述外延层2表面的栅氧化层3以及位于所述栅氧化层3表面的多晶硅层4；其中，在有源区100的外延层2上表面依次生长栅氧化层3以及位于所述栅氧化层3表面的多晶硅层4具体包括：在N型衬底1的N型外延层2上表面依次生长栅氧化层3和多晶硅层4；对所述多晶硅层4进行光刻、刻蚀处理，以露出所述栅氧化层3，进而形成器件的所述有源区100。所述栅氧化层3和多晶硅层4采用常规方法形成，例如可以在外延层2的表面进行栅极氧化，形成厚度为的栅氧化层3(例如氧化硅)；然后在栅氧化层3表面淀积多晶硅同时掺杂，形成所述多晶硅层4，其中，所述栅氧化层3的厚度在0.05-0.2um之间，所述多晶硅层4的厚度在0.3-0.8um之间。形成所述体区5具体包括：通过光刻及刻蚀所述栅氧化层3，形成体区5注入窗口，通过硅栅自对准技术向所述外延层2注入第一导电类型的离子，使所述第一导电类型的离子在所述外延层2中形成体区5，所述体区5的掺杂浓度为在2E13-5E13/cm3之间。更具体的，在本实施方式中，所述体区5在所述外延层2表面区域内包括具有间隔的两个部分，其形状、深度及宽度大致相同。更具体的，所述源区8的具体形成步骤包括：通过体区5注入窗口进一步对所述外延层2进行第二导电类型的离子注入形成所述源区8，所述源区8形成于所述体区5的上表面区域，且所述源区8与所述体区5的上表面未完全重合。所述深体区9的具体形成步骤包括：在所述多晶硅层4及所述外延层2表面形成深体区9的步骤具体包括：在所述外延层2未被覆盖的区域形成掩膜层，刻蚀所述掩膜层形成深体区9的注入窗口，通过所述深体区9注入窗口进一步对所述外延层2进行第一导电类型的离子注入形成所述深体区9。所述深体区9形成于所述体区5内且与所述源区8部分连接。在本实施方式中，所述源区8的掺杂离子为磷离子，在其他实施方式，所述源区8的掺杂离子还可以为砷、锑等五价离子。在本实施方式中，所述深体区9的掺杂离子为硼离子，在其他实施方式中，所述深体区9的掺杂离子还可以为铟、镓等三价离子。在本发明的一些实施例中，所述源区8的离子注入剂量在1E15-1E16/cm3之间，所述深体区9的离子注入剂量在1E14-1E16/cm3之间。
请再次参阅附图8至附图14，及所述终端区200包括位于所述终端区200内的终端结构，所述终端结构包括：包括多个间隔排列于位于所述终端区200外延层2表面的第一导电类型的场限环6以及位于每两个相邻的场限环6之间的超结结构11，所在相邻的两个场限环6之间形成有超结结构11，所述超结结构11包括沿周向交替排列的多个第一导电类型的第一柱111及第二导电类型的第二柱112；所述终端结构还包括位于所述终端区200外延层2表面的第二氧化层12以及位于所述第二氧化层12上方的场板13，所述第二氧化层12上形成有分别形成贯穿所述第二氧化层12与所述场限环6连接的第一接触孔以及与所述第一柱111连接的第二接触孔；所述场板13通过所述第一接触孔与所述第二接触孔分别与所述场限环6和所述第一柱111连接。
可以理解，本发明通过在所述场限环6之间的表面引入所述超结结构11，在器件反向承压时，使所述器件终端区200能够承担更高的反向电压，此种方法可以有效降低终端区200表面电场，大幅缩小传统终端区200的尺寸，进而提升器件性能，降低器件成本。
进一步的，所述场限环6用来降低结结曲率效应引起的表面电场的集中，因此，所述场限环6在某种程度上起到分压器的作用。所述场限环6在所述终端区200内呈环状以一定间隔围绕所述有源区100。所述场限环6区具有第一导电类型，其掺杂离子为硼离子，在其他实施方式中，所述场限环6的掺杂离子还可以为铟、镓等三价离子。在本实施方式中，所述场限环6的掺杂浓度视器件的耐压需求来定，一般情况下，所述场限环6的掺杂浓度在1E15-2E15/cm3之间。所述场限环6的注入宽度通常为5-7um之间，驱入后最终形成的结的宽度在8-12um之间，当然，每个所述场限环6的宽度可以相同也可以不同，为了保证器件的性能及一致性，优选的，所述场限环6驱入后所形成的结的宽度相同。所述场限环6之间的间距视器件设计而定，通常为在15-20um之间，每两个场限环6之间的间距可以相同也可以不同，为了保证器件的性能及一致性，优选的，每两个场限环6之间的间距相同。
进一步的，形成所述第二氧化层12具体包括：通过低温氧化工艺，在所述终端区200的外延层2表面形成第二氧化层12；可以理解，所述低温氧化工艺的温度通常为850-950°之间，温度偏低，不会对所述场限环6及超结结构11的结深造成影响，通过低温氧化，在超结表面形成厚度在8000-10000A的氧化层，从而起到对终端结构的保护。同时通过在形成所述第二氧化前形成所述介质层10，可以很好地对所述有源区100内的掺杂区域进行保护。
进一步的，在所述第二氧化层12上形成场板13具体包括：分别形成贯穿所述第二氧化层12与所述场限环6连接的第一接触孔以及与所述第一柱111连接的第二接触孔；在所述第二氧化层12上表面形成所述场板13，所述场板13通过所述第一接触孔与所述第二接触孔分别与所述场限环6和所述第一柱111连接。进一步的，在本实施方式中，所述第一柱111及所述第二柱112的宽度在5-8um之间，所述第一柱111及所述第二柱112的宽度可以相同也可以不同，具体视注入剂量而定，最终保证超结间的电荷平衡即可。可以理解，通过在所述超结结构11的第一柱111表面的第二氧化层12上形成所述第二接触孔，使所述第一柱111与所述场板13连接，可以起到抑制表面电荷，同时拉平了所述超结结构11表面电势分布的作用。这样当外部有可动电荷时(主要为金属离子等正电荷)，就会将电势均匀的分布在所述超结结构11表面，不会在某一点聚集。
进一步的，所述场板13部分覆盖于所述第一柱111、第二柱112及所述场限环6的表面。更具体的，在本实施方式中，相邻的两个场限环6以及相邻的场限环6之间的超结结构11上方对应的场板13包括位于所述第一柱111及所述第二柱112周向交替方向上方的第一部分a以及多个相互之间大致平行的第二部分b，所述第二部分b位于所述相邻的两个场限环6以及相邻的两个场限环6之间的第一柱111的部分区域上方，所述第一部分a与多个所述第二部分b相交且大致垂直。在本实施方式中，所述第一部分a的宽度在所述第一柱111及所述第二柱112周向交替方向上基本不变，为了表面金属场板13对所述第二柱112表面造成影响，因此所述第一部分a的宽度L1要尽可能小，通常在3-5um之间。为保证所述场板13与第一柱111有良好的接触，并起到场板13的降低表面电场的作用，所述第二部分b的宽度L2要适当增加，通常在保证小于所述第一柱111的前提下尽可能大，在本实施方式中，所述第二部分b的宽度L2具体在4-7um之间。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种VDMOS器件终端结构制作方法，其特征在于，所述方法包括：
在有源区的外延层上表面依次生长栅氧化层以及位于所述栅氧化层表面的多晶硅层；
在有源区的外延层区域形成第一导电类型的体区；
在终端区的外延层表面区域形成多个间隔排列的场限环；
对所述体区及所述场限环同步进行高温氧化处理，以在所述终端区的外延层表面形成第一氧化层，同时实现对所述体区及所述场限环的离子驱入；
分别在所述有源区的外延层区域内形成源区及深体区；
在相邻的两个场限环之间形成超结结构，所述超结结构包括沿周向交替排列的多个第一导电类型的第一柱及第二导电类型的第二柱；
对所述源区及所述超结结构同步进行热退火处理；
在所述有源区的外延层区域表面及所述多晶硅层表面形成介质层；
通过低温氧化工艺，在所述终端区的外延层表面形成第二氧化层；
在所述第二氧化层上形成场板。
2.根据权利要求1所述的制作方法，其特征在于，在所述第二氧化层上形成场板具体包括：
分别形成贯穿所述第二氧化层与所述场限环连接的第一接触孔以及与所述第一柱连接的第二接触孔；
在所述第二氧化层上表面形成所述场板，所述场板通过所述第一接触孔与所述第二接触孔分别与所述场限环和所述第一柱连接。
3.根据权利要求1所述的制作方法，其特征在于，所述源区与所述第二柱同时形成。
4.根据权利要求1所述的制作方法，其特征在于，所述深体区与所述第一柱同时形成。
5.根据权利要求1所述的制作方法，其特征在于，所述低温氧化工艺的温度通常在850-950℃之间。
6.根据权利要求1所述的制作方法，其特征在于，所述热退火处理的温度为1000-1050℃，退火时间为10-20min。
7.一种VDMOS器件终端结构，其特征在于，包括多个间隔排列于位于所述终端区外延层表面的第一导电类型的场限环以及位于每两个相邻的场限环之间的超结结构，所在相邻的两个场限环之间形成有超结结构，所述超结结构包括沿周向交替排列的多个第一导电类型的第一柱及第二导电类型的第二柱；
所述终端结构还包括位于所述终端区外延层表面的第二氧化层以及位于所述第二氧化层上方的场板，所述第二氧化层上形成有分别形成贯穿所述第二氧化层与所述场限环连接的第一接触孔以及与所述第一柱连接的第二接触孔；所述场板通过所述第一接触孔与所述第二接触孔分别与所述场限环和所述第一柱连接。
8.根据权利要求7所述的VDMOS器件终端结构，其特征在于，所述有源区与所述第二柱同时形成。
9.根据权利要求7所述的VDMOS器件终端结构，其特征在于，所述深体区与所述第一柱同时形成。
10.根据权利要求8所述的VDMOS器件终端结构，其特征在于，所述第二氧化层的厚度为8000-10000A。
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