CN110071042A - 一种齐纳二极管及其制作方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 238000000034 method Methods 0.000 claims abstract description 39
- 238000002347 injection Methods 0.000 claims description 59
- 239000007924 injection Substances 0.000 claims description 59
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 238000004519 manufacturing process Methods 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 9
- 238000001259 photo etching Methods 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 7
- 230000005611 electricity Effects 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000000717 retained effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 18
- 239000004065 semiconductor Substances 0.000 description 18
- 150000002500 ions Chemical class 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000000463 material Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 6
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 6
- 230000007797 corrosion Effects 0.000 description 6
- 238000005260 corrosion Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- -1 phosphonium ion Chemical class 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- PBZHKWVYRQRZQC-UHFFFAOYSA-N [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O Chemical compound [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O PBZHKWVYRQRZQC-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000003701 mechanical milling Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- VDGJOQCBCPGFFD-UHFFFAOYSA-N oxygen(2-) silicon(4+) titanium(4+) Chemical compound [Si+4].[O-2].[O-2].[Ti+4] VDGJOQCBCPGFFD-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66098—Breakdown diodes
- H01L29/66106—Zener diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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Abstract
本发明提供了涉及一种齐纳二极管及其制作方法，其中，所述方法包括：提供第一导电类型的衬底；在所述衬底内形成第二导电类型的埋层；在所述衬底的上表面形成介质层以及所述埋层上方的衬底区域内形成第二导电类型的掺杂区，所述掺杂区包括第一掺杂区以及间隔环绕于所述第一掺杂区外围的第二掺杂区，所述第一掺杂区及所述第二掺杂区的一端自所述衬底表面延伸进入所述埋层内。上述方法可以提升所述齐纳二极管的反向击穿精度。
Description
技术领域
本发明涉及半导体技术领域，具体的说是一种齐纳二极管及其制作方法。
背景技术
齐纳二极管属于一种低压的稳压二极管，器件反向击穿时，击穿模式包含了齐纳击穿及雪崩击穿，相比较纯雪崩击穿模式的二极管，具有更低更稳定的击穿电压Vz(通常在4-7V)。
齐纳二极管在达到反向击穿电前漏电流很小，基本处于截止状态，而达到击穿电压后，电流迅速上升，而随着反向电流的增大，器件压降基本保持不变。若利用齐纳二极管作为电压调节器，将使附载电压保持在几乎一个定值，不受附载电流或者电源上电压变动的影响。
当前常规的集成齐纳二极管为保证齐纳管反向击穿电压的稳定，其击穿发生在衬底表面，它的击穿电压会受到N+区域本身浓度、N+ 区域边缘的曲率半径，硅表面与其上氧化层之间的界面电荷，已经可动电荷等因素的影响。通常其耐压波动范围在+/-0.2V之间。这种精度的齐纳二极管显然不能用作芯片的基准电压。
发明内容
本发明实施例提供了一种齐纳二极管及其制作方法，能够提高齐纳二极管的反向击穿精度。
第一方面，本发明实施例提供了一种齐纳二极管的制作方法，所述方法包括：提供第一导电类型的衬底；在所述衬底内形成第二导电类型的埋层；在所述衬底的上表面形成介质层以及所述埋层上方的衬底区域内形成第二导电类型的掺杂区，所述掺杂区包括第一掺杂区以及间隔环绕于所述第一掺杂区外围的第二掺杂区，所述第一掺杂区及所述第二掺杂区的一端自所述衬底表面延伸进入所述埋层内；在所述第一掺杂区上方的介质层上形成第一开口；在所述第一开口内以及所述介质层表面形成第二导电类型的多晶硅层；进行扩散工艺，在所述第一掺杂区与所述多晶硅层之间形成第一导电类型的浅结；去除所述介质层上表面以及所述第一开口上方的多晶硅层，保留所述第一开口内的多晶硅层；在所述第二掺杂区上方的介质层上形成第二开口；形成第一电极与第二电极，所述第一电极与所述第一开口内的多晶硅层连接，所述第二电极通过所述第二开口与所述第二掺杂区连接。
第二方面，本发明实施例提供一种齐纳二极管，所述齐纳二极管包括：第一导电类型的衬底；形成在所述衬底内的第二导电类型的埋层；形成在所述衬底的上表面形成介质层以及位于所述埋层上方的衬底区域内的第二导电类型的掺杂区，所述掺杂区包括第一掺杂区以及间隔环绕于所述第一掺杂区外围的第二掺杂区，所述第一掺杂区及所述第二掺杂区的一端自所述衬底表面延伸进入所述埋层内；形成在所述第一掺杂区上方的介质层上的第一开口；形成在所述第一开口内的第二导电类型的多晶硅层；形成在所述第一掺杂区与所述多晶硅层之间的第一导电类型的浅结；形成在所述第二掺杂区上方的介质层上的第二开口；第一电极与第二电极，所述第一电极与所述第一开口内的多晶硅层连接，所述第二电极通过所述第二开口与所述第二掺杂区连接。
本发明提供的齐纳二极管的击穿位置从衬底表面引导到衬底内，从而不受界面电荷以及可动电荷的影响。它的耐压精度可以提升到 +/-0.05V左右，从而足以用作芯片的基准电压设计。并且采用上述结构的齐纳二极管，它的反向击穿电压可以灵活调节，电压范围可以覆盖3V-12V之间，比起传统结构的齐纳二极管(5-8V)，电压覆盖范围更宽，此外这种结构的齐纳二极管可以灵活集成到各种集成电路当中。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
构成本发明的一部分附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明书用于解释本发明，并不构成对本发明的不当限定。
图1为本发明实施例提出的制作齐纳二极管的方法的流程示意图；
图2为本发明实施例提出的制作齐纳二极管的方法中步骤1的剖面结构示意图；
图3为本发明实施例提出的制作齐纳二极管的方法中步骤2的剖面结构示意图；
图4-图5为本发明实施例提出的制作齐纳二极管的方法中步骤3 的剖面结构示意图；
图6为本发明实施例提出的制作齐纳二极管的方法中掺杂区的俯视结构示意图；
图7为本发明实施例提出的制作齐纳二极管的方法中步骤4的剖面结构示意图；
图8为本发明实施例提出的制作齐纳二极管的方法中步骤5的剖面结构示意图；
图9为本发明实施例提出的制作齐纳二极管的方法中步骤6的剖面结构示意图；
图10为本发明实施例提出的制作齐纳二极管的方法中步骤7的剖面结构示意图；
图11为本发明实施例提出的制作齐纳二极管的方法中步骤8及步骤9的剖面结构示意图。
附图标记说明：1、衬底；2、埋层；3、掺杂区；a、第一光刻胶层；b、第二光刻胶层；31、第一注入区；32、第二注入区；33、第一掺杂区；34、第二掺杂区；4、介质层；5、第一开口；6、多晶硅层；7、浅结；8、第一电极；9、第二电极。
具体实施方式
为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
请参阅图1，图1是本发明实施例提出的制作齐纳二极管的方法的流程示意图，本发明提供一种齐纳二极管的制作方法，包括：
步骤S01：提供第一导电类型的衬底；
步骤S02：在所述衬底内形成第二导电类型的埋层；
步骤S03：在所述衬底的上表面形成介质层以及所述埋层上方的衬底区域内形成第二导电类型的掺杂区，所述掺杂区包括第一掺杂区以及间隔环绕于所述第一掺杂区外围的第二掺杂区，所述第一掺杂区及所述第二掺杂区的一端自所述衬底表面延伸进入所述埋层内；
步骤S04：在所述第一掺杂区上方的介质层上形成第一开口；
步骤S05：在所述第一开口内以及所述介质层表面形成第二导电类型的多晶硅层；
步骤S06：进行扩散工艺，在所述第一掺杂区与所述多晶硅层之间形成第一导电类型的浅结；
步骤S07：去除所述介质层上表面以及所述第一开口上方的多晶硅层，保留所述第一开口内的多晶硅层；
步骤S08：在所述第二掺杂区上方的介质层上形成第二开口；
步骤S09：形成第一电极与第二电极，所述第一电极与所述第一开口内的多晶硅层连接，所述第二电极通过所述第二开口与所述第二掺杂区连接。
可以理解，本发明提供的齐纳二极管的击穿位置从衬底表面引导到衬底内，从而不受界面电荷以及可动电荷的影响。它的耐压精度可以提升到+/-0.05V左右，从而足以用作芯片的基准电压设计。并且采用上述结构的齐纳二极管，它的反向击穿电压可以灵活调节，电压范围可以覆盖3V-12V之间，比起传统结构的齐纳二极管(5-8V)，电压覆盖范围更宽，此外这种结构的齐纳二极管可以灵活集成到各种集成电路当中。
下面参照附图，对上述形成所述齐纳二极管的方法加以详细阐述。
为方便后面的描述，特在此说明：本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子。
请参照附图2，执行步骤S01：提供第一导电类型的衬底1。具体的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为N 型轻掺杂衬底，所述衬底1的电阻率大于1ohm.cm，厚度在220～580 μm之间，在本实施方式中，所述衬底1的掺杂离子具体为磷离子，当然，在其他实施方式中，所述衬底1的掺杂离子还可为砷或锑等其他五价离子。
请参照附图3，执行步骤S02：在所述衬底1内形成第二导电类型的埋层2；具体的，形成所述埋层2的过程可以包括：在所述衬底 1表面形成具有所述埋层2开口的第一光刻胶层a，以所述第一光刻胶层a为掩膜，对所述衬底1进行高能注入形成所述埋层2，在本实施方式中，所述埋层2的能量大于1Mev，注入深度在2-5um之间，注入离子为硼离子，注入剂量在5E14-5E15/cm2之间，在其他实施方式中，所述埋层2的注入离子还可以为铟、镓等离子。本步骤中的离子注入是利用高能粒子轰击掺杂的杂质原子或分子，使之电离，再加速到一定能量，使其直接射入硅片内部，然后经过退火使杂质激活，达到掺杂的目的，所述离子注入能保证结深的一致性、重复性，从而确保器件参数的一致性。进一步的，在形成所述埋层2之后，去除所述第一光刻胶层a。
请参照附图4-图6，执行步骤S03：在所述衬底1的上表面形成介质层4以及所述埋层2上方的衬底1区域内形成第二导电类型的掺杂区3，所述掺杂区3包括第一掺杂区33以及间隔环绕于所述第一掺杂区33外围的第二掺杂区34，所述第一掺杂区33及所述第二掺杂区34的一端自所述衬底1表面延伸进入所述埋层2内。进一步的，在所述衬底1的上表面形成介质层4以及所述埋层2上方的衬底1区域内形成第二导电类型的掺杂区3具体可以包括：在所述埋层2上方的衬底1区域内形成多个沿竖直向上方向间隔排列的第一注入区31 及第二注入区32，所述第二注入区32间隔环绕于所述第一注入区31 的外围；在所述衬底1表面形成介质层4；进行对所述埋层2及多个所述第一注入区31及第二注入区32的高温推进，以将所述多个第一注入区31纵向相接形成第一掺杂区33并与所述埋层2连接，所述多个第二注入区32纵向相接形成第二掺杂区34并与所述埋层2连接。进一步的，所述掺杂区3同样通过先光刻后注入形成，具体通过第二光刻胶层b为掩膜进行所述第一注入区31的注入，之后在去除所述第二掩膜层b，其中，所述掺杂区3的注入元素为硼元素，在本实施方式中，所述第一注入区31所述及第二注入区32通过注入不同的多次注入形成，进而保证从所述衬底1表面到所述衬底1内部的杂质浓度大致相等，所述多个第一注入区31及第二注入区32的总注入剂量在5E14-5E15/cm2之间，所述多个第一注入区31及第二注入区32的注入浓度也直接影响着所述齐纳二极管的反向击穿电压。在本实施方式中，俯视时，所述第一注入区31为圆形或大致为圆形的区域，所述第二注入区32为一间隔围绕所述第一注入区31的环状区域。更具体的，在本实施方式中，所述注入区的数量为3，3个所述注入区3 的3个第一注入区31在所述埋层2的上方沿竖直向上间隔排列，3 个所述注入区3的3个第二注入区32在所述埋层2的上方沿竖直向上间隔排列。进一步的，所述介质层4的材质是二氧化硅、氧化铝、氮氧化硅，氧化氮等其中一种或任意多种的组合，在本实施方式中，所述介质层4的材质为二氧化硅，二氧化硅是一种耐热性高、绝热性强、抗侵蚀能力强的介电材料。在本实施方式中，所述介质层4通过 LPCVD(低压化学气相淀积法)-TEOS(液态硅源硅酸乙酯)的方式形成，具体是液态硅源硅酸乙酯(TEOS)在700—750℃分解的LPCVD 工艺，通过这种方式二氧化硅薄膜沉积的速率可以达到20— 30nm/min，薄膜的厚度均匀性小于1％，通过上述方式相较于直接在所述衬底1表面进行热氧化生长氧化层，可以保证所述下方杂质浓度不会发生改变，进而进而提高本发明的可靠性。在本实施方式中，所述介质层4的厚度在3000A-8000A之间。
请参照附图7，执行步骤S04：在所述第一掺杂区33上方的介质层4上形成第一开口5，具体的，所述第一开口5通过光刻及刻蚀工艺形成，所述刻蚀工艺可以是干法刻蚀工艺也可以是湿法刻蚀工艺，在本实施方式中，优选为湿法刻蚀，相较于干法刻蚀而言，所述湿法刻蚀速率具有腐蚀速度快、成本低，腐蚀厚度可以达到整个硅片的厚度以及具有较高的机械灵敏度等优点。经过对所述介质层4进行湿法刻蚀，在所述第一掺杂区33上方形成第一开口5且所述第一开口5 与所述第一掺杂区33连接。
请参照附图8，执行步骤S05：在所述第一开口5内以及所述介质层4表面形成第二导电类型的多晶硅层6；所述多晶硅层6通过淀积工艺形成，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法均匀性，重复性好，且台阶覆盖性优良，同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命的作用。在本实施方式中，所述多晶硅层6的掺杂元素为磷元素，在其他实施方式中，还可以为砷等五价元素。在本步骤中，所述多晶硅层 6的厚度大于所述介质层4的厚度，优选为5000A-10000A之间，方块电阻在10ohm/square以下。
请参照附图9，执行步骤S06：进行扩散工艺，在所述第一掺杂区33与所述多晶硅层6之间形成第一导电类型的浅结7；在本步骤中，形成所述浅结7的扩散温度可以在850-1100℃之间，扩散时间在 30min-2h之间，扩散结深在0.2um-1um之间。采用上述工艺制作出的齐纳二级管，可以获得极浅的阴极结，极低的反偏电压，最低可以低至3V。需要说明的是，由于所述多晶硅层6的磷元素在高浓度的第一掺杂区33中的扩散结深要小于在所述衬底1内的扩散结深，因此，所述浅结7边缘部分的结深要大于中间区域的结深。
请参照附图10，执行步骤S07：去除所述介质层4上表面以及所述第一开口5上方的多晶硅层6，保留所述第一开口5内的多晶硅层 6；具体的，去除所述介质层4上表面以及所述第一开口5上方的多晶硅层6的方式可以采用化学机械研磨工艺(CMP)，化学机械抛光工艺是集成电路制造中获得全局平坦化的一种手段，这种工艺就是为了能够获得既平坦、又无划痕和杂质玷污的表面而专门设计的，其是本领域技术人员的惯用技术手段，其具体操作流程在此不再一一阐述，通过化学机械研磨工艺将所述介质层4上表面以及所述第一开口 5上方的多晶硅层6去除，仅仅保留所述第一开口5内的多晶硅层6，并获得一个完整的平面。
请参照附图11，执行步骤S08：在所述第二掺杂区34上方的介质层4上形成第二开口，所述第二开口贯穿所述介质层4与所述第二掺杂区34连接；所述第二开口的形成方式可以与所述第一开口5相同，在此不再赘述。
请继续参照附图11，执行步骤S09：形成第一电极8与第二电极，所述第一电极8与所述第一开口5内的多晶硅层6连接，所述第二电极通过所述第二开口与所述第二掺杂区34连接。在本实施方式中，所述第一电极8为阴极，所述第二电极9为阳极。所述第一电极8与第二电极9均采用传统形成，例如，先在所述介质层4及所述第二开口内淀积金属层，然后对所述金属层进行光刻及刻蚀，分别形成所述第一电极8及第二电极9。可以理解，本发明提供的齐纳二极管的击穿位置从衬底1表面引导到衬底1内，从而不受界面电荷以及可动电荷的影响。它的耐压精度可以提升到+/-0.05V左右，从而足以用作芯片的基准电压设计。并且采用上述结构的齐纳二极管，它的反向击穿电压可以灵活调节，电压范围可以覆盖3V-12V之间，比起传统结构的齐纳二极管(5-8V)，电压覆盖范围更宽，此外这种结构的齐纳二极管可以灵活集成到各种集成电路当中。
请继续参阅附图11，本发明实施例提供一种齐纳二极管，包括：第一导电类型的衬底1；形成在所述衬底1内的第二导电类型的埋层 2；形成在所述衬底1的上表面形成介质层4以及位于所述埋层2上方的衬底1区域内的第二导电类型的掺杂区3，所述掺杂区3包括第一掺杂区33以及间隔环绕于所述第一掺杂区33外围的第二掺杂区 34，所述第一掺杂区33及所述第二掺杂区34的一端自所述衬底1表面延伸进入所述埋层2内；形成在所述第一掺杂区33上方的介质层 4上的第一开口5；形成在所述第一开口5内的第二导电类型的多晶硅层6；形成在所述第一掺杂区33与所述多晶硅层6之间的第一导电类型的浅结7；形成在所述第二掺杂区34上方的介质层4上的第二开口；第一电极8与第二电极9，所述第一电极8与所述第一开口 5内的多晶硅层6连接，所述第二电极9通过所述第二开口与所述第二掺杂区34连接。
可以理解，本发明提供的齐纳二极管的击穿位置从衬底1表面引导到衬底1内，从而不受界面电荷以及可动电荷的影响。它的耐压精度可以提升到+/-0.05V左右，从而足以用作芯片的基准电压设计。并且采用上述结构的齐纳二极管，它的反向击穿电压可以灵活调节，电压范围可以覆盖3V-12V之间，比起传统结构的齐纳二极管(5-8V)，电压覆盖范围更宽，此外这种结构的齐纳二极管可以灵活集成到各种集成电路当中。
进一步的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为N型轻掺杂衬底，所述衬底1的电阻率大于1ohm.cm，厚度在220～580μm之间，在本实施方式中，所述衬底1的掺杂离子具体为磷离子，当然，在其他实施方式中，所述衬底1的掺杂离子还可为砷或锑等其他五价离子。
进一步的，在所述衬底1的上表面形成介质层4以及所述埋层2 上方的衬底1区域内形成第二导电类型的掺杂区3具体可以包括：在所述埋层2上方的衬底1区域内形成多个沿竖直向上方向间隔排列的第一注入区31及第二注入区32，所述第二注入区32间隔环绕于所述第一注入区31的外围；在所述衬底1表面形成介质层4；进行对所述埋层2及多个所述第一注入区31及第二注入区32的高温推进，以将所述多个第一注入区31纵向相接形成第一掺杂区33并与所述埋层2连接，所述多个第二注入区32纵向相接形成第二掺杂区34并与所述埋层2连接。进一步的，所述掺杂区3同样通过先光刻后注入形成，所述掺杂区3的注入元素为硼元素，在本实施方式中，所述第一注入区31所述及第二注入区32通过注入不同的多次注入形成，进而保证从所述衬底1表面到所述衬底1内部的杂质浓度大致相等，所述多个第一注入区31及第二注入区32的总注入剂量在5E14-5E15/cm2之间，所述多个第一注入区31及第二注入区32的注入浓度也直接影响着所述齐纳二极管的反向击穿电压。
进一步的，形成所述埋层2的过程可以包括：在所述衬底1表面形成具有所述埋层2开口的光刻胶层，以所述第一光刻胶层a为掩膜，对所述衬底1进行高能注入形成所述埋层2，在本实施方式中，所述埋层2的能量大于1Mev，注入深度在2-5um之间，注入离子为硼离子，注入剂量在5E14-5E15/cm2之间，在其他实施方式中，所述埋层 2的注入离子还可以为铟、镓等离子。本步骤中的离子注入是利用高能粒子轰击掺杂的杂质原子或分子，使之电离，再加速到一定能量，使其直接射入硅片内部，然后经过退火使杂质激活，达到掺杂的目的。离子注入能保证结深的一致性、重复性，从而确保器件参数的一致性。
进一步的，所述介质层4的材质是二氧化硅、氧化铝、氮氧化硅，氧化氮等其中一种或任意多种的组合，在本实施方式中，所述介质层 4的材质为二氧化硅，二氧化硅是一种耐热性高、绝热性强、抗侵蚀能力强的介电材料。在本实施方式中，所述介质层4通过LPCVD(低压化学气相淀积法)-TEOS(液态硅源硅酸乙酯)的方式形成，具体是液态硅源硅酸乙酯(TEOS)在700—750℃分解的LPCVD工艺，通过这种方式二氧化硅薄膜沉积的速率可以达到20—30nm/min，薄膜的厚度均匀性小于1％，通过上述方式相较于直接在所述衬底1表面进行热氧化生长氧化层，可以保证所述下方杂质浓度不会发生改变，进而进而提高本发明的可靠性。在本实施方式中，所述介质层4的厚度在3000A-8000A之间。
进一步的，所述第一开口5通过光刻及刻蚀工艺形成，所述刻蚀工艺可以是干法刻蚀工艺也可以是湿法刻蚀工艺，在本实施方式中，优选为湿法刻蚀，相较于干法刻蚀而言，所述湿法刻蚀速率具有腐蚀速度快、成本低，腐蚀厚度可以达到整个硅片的厚度以及具有较高的机械灵敏度等优点。经过对所述介质层4进行湿法刻蚀，在所述第一掺杂区33上方形成第一开口5且所述第一开口5与所述第一掺杂区 33连接。
进一步的，形成所述浅结7的扩散温度可以在850-1100℃之间，扩散时间在30min-2h之间，扩散结深在0.2um-1um之间。采用上述工艺制作出的齐纳二级管，可以获得极浅的阴极结，极低的反偏电压，最低可以低至3V。需要说明的是，由于所述多晶硅层6的磷元素在高浓度的第一掺杂区33中的扩散结深要小于在所述衬底1内的扩散结深，因此，所述浅结7边缘部分的结深要大于中间区域的结深。
在本实施方式中，所述第一电极8为阴极，所述第二电极9为阳极。所述第一电极8与第二电极9均采用传统形成，例如，先在所述介质层4及所述第二开口内淀积金属层，然后对所述金属层进行光刻及刻蚀，分别形成所述第一电极8及第二电极9。
进一步的，尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种齐纳二极管的制作方法，其特征在于，所述方法包括：
提供第一导电类型的衬底；
在所述衬底内形成第二导电类型的埋层；
在所述衬底的上表面形成介质层以及所述埋层上方的衬底区域内形成第二导电类型的掺杂区，所述掺杂区包括第一掺杂区以及间隔环绕于所述第一掺杂区外围的第二掺杂区，所述第一掺杂区及所述第二掺杂区的一端自所述衬底表面延伸进入所述埋层内；
在所述第一掺杂区上方的介质层上形成第一开口；
在所述第一开口内以及所述介质层表面形成第二导电类型的多晶硅层；
进行扩散工艺，在所述第一掺杂区与所述多晶硅层之间形成第一导电类型的浅结；
去除所述介质层上表面以及所述第一开口上方的多晶硅层，保留所述第一开口内的多晶硅层；
在所述第二掺杂区上方的介质层上形成第二开口；
形成第一电极与第二电极，所述第一电极与所述第一开口内的多晶硅层连接，所述第二电极通过所述第二开口与所述第二掺杂区连接。
2.如权利要求1所述的齐纳二极管的制作方法，其特征在于，在所述衬底的上表面形成介质层以及所述埋层上方的衬底区域内形成第二导电类型的掺杂区具体包括：
在所述埋层上方的衬底区域内形成多个沿竖直向上方向间隔排列的第一注入区及第二注入区，所述第二注入区间隔环绕于所述第一注入区的外围；
在所述衬底表面形成介质层；
进行对所述埋层及多个所述注入区的高温推进，以将所述多个第一注入区纵向相接形成第一掺杂区并与下方的所述埋层连接，所述多个第二注入区纵向相接形成第二掺杂区并与下方的所述埋层连接。
3.如权利要求1所述的齐纳二极管的制作方法，其特征在于，所述埋层通过光刻及注入形成，所述埋层的注入能量大于1Mev，注入深度在2-5um之间，注入离子为硼离子，注入剂量在5E14-5E15/cm2之间。
4.如权利要求1所述的齐纳二极管的制作方法，其特征在于，所述介质层的厚度在3000A-8000A之间。
5.如权利要求1所述的齐纳二极管的制作方法，其特征在于，所述浅结的扩散温度在850-1100℃之间，扩散时间在30min-2h之间，扩散结深在0.2um-1um之间。
6.一种齐纳二极管，其特征在于，包括：
第一导电类型的衬底；
形成在所述衬底内的第二导电类型的埋层；
形成在所述衬底的上表面形成介质层以及位于所述埋层上方的衬底区域内的第二导电类型的掺杂区，所述掺杂区包括第一掺杂区以及间隔环绕于所述第一掺杂区外围的第二掺杂区，所述第一掺杂区及所述第二掺杂区的一端自所述衬底表面延伸进入所述埋层内；
形成在所述第一掺杂区上方的介质层上的第一开口；
形成在所述第一开口内的第二导电类型的多晶硅层；
形成在所述第一掺杂区与所述多晶硅层之间的第一导电类型的浅结；
形成在所述第二掺杂区上方的介质层上的第二开口；
第一电极与第二电极，所述第一电极与所述第一开口内的多晶硅层连接，所述第二电极通过所述第二开口与所述第二掺杂区连接。
7.如权利要求6所述的齐纳二极管的制作方法，其特征在于，所述衬底的电阻率大于1ohm.cm。
8.如权利要求6所述的齐纳二极管的制作方法，其特征在于，所述介质层的厚度在3000A-8000A之间。
9.如权利要求6所述的齐纳二极管的制作方法，其特征在于，所述埋层通过光刻及注入形成，所述埋层的注入能量大于1Mev，注入深度在2-5um之间，注入离子为硼离子，注入剂量在5E14-5E15/cm2之间。
10.如权利要求6所述的齐纳二极管的制作方法，其特征在于，所述浅结的扩散温度在850-1100℃之间，扩散时间在30min-2h之间，扩散结深在0.2um-1um之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910353313.8A CN110071042A (zh) | 2019-04-29 | 2019-04-29 | 一种齐纳二极管及其制作方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| CN201910353313.8A CN110071042A (zh) | 2019-04-29 | 2019-04-29 | 一种齐纳二极管及其制作方法 |
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| CN110071042A true CN110071042A (zh) | 2019-07-30 |
Family
ID=67369492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910353313.8A Withdrawn CN110071042A (zh) | 2019-04-29 | 2019-04-29 | 一种齐纳二极管及其制作方法 |
Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117219677A (zh) * | 2023-10-11 | 2023-12-12 | 杭州致善微电子科技有限公司 | 一种阳极浓度梯度线性分布的限幅二极管及其制备方法 |
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2019
- 2019-04-29 CN CN201910353313.8A patent/CN110071042A/zh not_active Withdrawn
Cited By (2)
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| CN117219677A (zh) * | 2023-10-11 | 2023-12-12 | 杭州致善微电子科技有限公司 | 一种阳极浓度梯度线性分布的限幅二极管及其制备方法 |
| CN117219677B (zh) * | 2023-10-11 | 2024-02-23 | 杭州致善微电子科技有限公司 | 一种阳极浓度梯度线性分布的限幅二极管及其制备方法 |
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