CN109326647A - 一种vdmos器件及其制作方法 - Google Patents
一种vdmos器件及其制作方法 Download PDFInfo
- Publication number
- CN109326647A CN109326647A CN201811093597.3A CN201811093597A CN109326647A CN 109326647 A CN109326647 A CN 109326647A CN 201811093597 A CN201811093597 A CN 201811093597A CN 109326647 A CN109326647 A CN 109326647A
- Authority
- CN
- China
- Prior art keywords
- layer
- region
- doped region
- groove
- conduction type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 238000000034 method Methods 0.000 claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 49
- 238000002347 injection Methods 0.000 claims abstract description 43
- 239000007924 injection Substances 0.000 claims abstract description 43
- 150000002500 ions Chemical class 0.000 claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims abstract description 11
- 230000000903 blocking effect Effects 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 40
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 238000002513 implantation Methods 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 108090000723 Insulin-Like Growth Factor I Proteins 0.000 claims description 3
- 102000013275 Somatomedins Human genes 0.000 claims description 3
- 230000004044 response Effects 0.000 abstract description 6
- 239000004065 semiconductor Substances 0.000 description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 18
- 239000000463 material Substances 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 12
- -1 phosphonium ion Chemical class 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 239000012808 vapor phase Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 239000007921 spray Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- PBZHKWVYRQRZQC-UHFFFAOYSA-N [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O Chemical compound [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O PBZHKWVYRQRZQC-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- UIFOTCALDQIDTI-UHFFFAOYSA-N arsanylidynenickel Chemical compound [As]#[Ni] UIFOTCALDQIDTI-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000001657 homoepitaxy Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000026267 regulation of growth Effects 0.000 description 1
- 239000013049 sediment Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种VDMOS器件及其制作方法，所述方法包括：提供第一导电类型的衬底，在所述衬底上形成第一导电类型的外延层；在所述外延层表面生长掩膜层，在所述掩膜层的阻挡下在所述外延层上形成沟槽；通过第一注入，在所述沟槽底部的外延层区域形成第一导电类型的第一掺杂区；对所述沟槽侧壁及底部进行第一次高温氧化，以在所述沟槽侧壁及底部生长第一氧化层，同时所述第一掺杂区的掺杂离子扩散，在所述外延层内形成包裹所述沟槽底部的第二掺杂区；通过第二注入，在所述第一氧化层下表面的外延层区域及所述第二掺杂区的部分区域形成第一导电类型第三掺杂区；对所述沟槽侧壁及底部进行第二次高温氧化。上述方法提高了器件的频率响应。
Description
技术领域
本发明涉及半导体技术领域，具体的说是一种VDMOS器件及其制作方法。
背景技术
半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，电力电子技术的不断发展为半导体功率开拓了广泛的应用领域，而半导体功率器件的可控制特性决定了电力电子系统的效率，体积和重量，第一只工业用普通晶闸管是1957年由美国通用电气公司研制的,它标志着现代电力电子技术的诞生,从此以功率变换器为核心的电力电子变换装置几乎应用于现代工业的各个领域。
自从垂直导电双扩散新结构诞生以来，电子电力得到了迅速发展，由于其独特的高输入阻抗，低驱动功率，高开关速度，优越的频率特性以及很好的热稳定性等特点，广泛地应用于开关电源，汽车电子，马达驱动，高频振荡器等各个领域。然而，由于引入了沟槽结构，沟槽底部的面积较大，在栅极和漏极之间存在较大的寄生电容，这大大的降低了器件的频率特性。
发明内容
本发明实施例提供了一种VDMOS器件及其制作方法，能够提高了器件的频率响应。
第一方面，本发明实施例提供了一种VDMOS器件的制作方法，所述方法包括：提供第一导电类型的衬底，在所述衬底上形成第一导电类型的外延层；在所述外延层表面生长掩膜层，在所述掩膜层的阻挡下在所述外延层上形成沟槽；通过第一注入，在所述沟槽底部的外延层区域形成第一导电类型的第一掺杂区；对所述沟槽侧壁及底部进行第一次高温氧化，以在所述沟槽侧壁及底部生长第一氧化层，同时所述第一掺杂区的掺杂离子扩散，在所述外延层内形成包裹所述沟槽底部的第二掺杂区；通过第二注入，在所述第一氧化层下表面的外延层区域及所述第二掺杂区的部分区域形成第一导电类型第三掺杂区；对所述沟槽侧壁及底部进行第二次高温氧化，同时第二掺杂区及所述第三掺杂区被氧化为所述第一氧化层的部分区域，所述第二掺杂区及所述第三掺杂区的掺杂离子向所述外延层扩散，进而在所述外延层内形成包裹所述沟槽底部的第四掺杂区；去除所述沟槽侧壁的第一氧化层，在所述沟槽的侧壁形成栅极氧化层；在所述沟槽内填充多晶硅；形成体区、源区、深体区、介质层、正面金属层及背面金属层。
第二方面，本发明实施例提供了一种VDMOS器件，包括：第一导电类型的衬底，形成在在所述衬底上的第一导电类型的外延层；形成在所述外延层上的沟槽；形成在所述沟槽底部的第一氧化层；形成在所述沟槽侧壁的栅极氧化层，所述第一氧化层的厚度大于所述栅极氧化层；形成包裹在所述沟槽底部的第一导电类型的第四掺杂区；填充于所述沟槽内的多晶硅；体区、源区、深体区、介质层、正面金属层及背面金属层。
可以理解，由于所述沟槽底部的第一氧化层厚度增大，使VDMOS器件的栅极和漏极之间的寄生电容大大减小，从而改善了其开关速度和频率响应，进而使器件具有良好的频率特性，且本方法制造工艺步骤简单，器件良率提升，可靠性高。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
构成本发明的一部分附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明书用于解释本发明，并不构成对不让你发明的不当限定。
图1是本发明实施例提出的制作VDMOS器件的方法的流程示意图；
图2是本发明实施例提出的VDMOS器件的剖面结构示意图；
图3至图11是本发明实施例提出的制作晶体管的方法的剖面结构示意图；
附图标记说明：1、衬底；2、外延层；3、掩膜层；4、沟槽；5、第一掺杂区；6、第一氧化层；7、第二掺杂区；8、第三掺杂区；9、第四掺杂区；10、栅极氧化层；11、多晶硅；12、体区；13、源区。
具体实施方式
为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
为方便后面的描述，特在此说明：根据半导体中多数载流子半导体的类型。如果第一导电类型的多数载流子为空穴，则第一导电类型为P型，则重掺杂的第一导电类型为P+型，轻掺杂的第一导电类型为P-型；如果第一导电类型的多数载流子为电子，则第一导电类型为N型，重掺杂的第一导电类型为N+型，轻掺杂的第一导电类型为N-型。在接下来的实施例中，均以所述第一导电类型为N型及所述第二导电类型为P型为例进行描述，但并不对此进行限定。
请参阅图1及图2，图1是本发明实施例提出的制作VDMOS(Vertical DoubleDiffusion Metal Oxide Semiconductor，沟槽型垂直双扩散金属氧化物半导体晶体管)器件的方法的流程示意图，图2是本发明实施例提出的VDMOS器件的剖面结构示意图；本发明提供一种VDMOS器件的制作方法，包括：
步骤S01：提供第一导电类型的衬底1，在所述衬底1上形成第一导电类型的外延层2；
步骤S02：在所述外延层2表面生长掩膜层，在所述掩膜层的阻挡下在所述外延层2上形成沟槽；
步骤S03：通过第一注入，在所述沟槽底部的外延层2区域形成第一导电类型的第一掺杂区；
步骤S04：对所述沟槽侧壁及底部进行第一次高温氧化，以在所述沟槽侧壁及底部生长第一氧化层，同时所述第一掺杂区的掺杂离子扩散，在所述外延层2内形成包裹所述沟槽底部的第二掺杂区；
步骤S05：通过第二注入，在所述第一氧化层下表面的外延层2区域及所述第二掺杂区的部分区域形成第一导电类型第三掺杂区；
步骤S06：对所述沟槽侧壁及底部进行第二次高温氧化，同时第二掺杂区及所述第三掺杂区被氧化为所述第一氧化层的部分区域，所述第二掺杂区及所述第三掺杂区的掺杂离子向所述外延层2扩散，进而在所述外延层2内形成包裹所述沟槽底部的第四掺杂区；
步骤S07：去除所述沟槽侧壁的第一氧化层，在所述沟槽的侧壁形成栅极氧化层；
步骤S08：在所述沟槽内填充多晶硅；
步骤S09：形成体区、源区、深体区、介质层、正面金属层及背面金属层。
可以理解，由于所述沟槽底部的第一氧化层厚度增大，使VDMOS器件的栅极和漏极之间的寄生电容大大减小，从而改善了其开关速度和频率响应，进而使器件具有良好的频率特性，且本方法制造工艺步骤简单，器件良率提升，可靠性高。
下面参照附图，对上述形成所述晶体管的方法加以详细阐述。
为方便后面的描述，特在此说明：本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型。
请参照附图3，执行步骤S01：提供第一导电类型的衬底1，在所述衬底1形成第一导电类型的外延层2；具体的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为N型轻掺杂衬底，其掺杂浓度在5E11-8E13/cm3之间，其掺杂离子具体为磷离子。
所述外延层2的厚度与浓度与器件的耐压密切相关，其厚度在5-10um之间。优选的，所述外延层2通过工艺较为简单的同质外延形成，即所述外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述外延层2的材料也为硅。所述外延层2的掺杂类型与所述衬底1的掺杂类型相同，在本实施方式中，所述衬底1为N型掺杂，所述外延层2为N型掺杂，在其他实施方式中，若所述衬底1为P型掺杂，所述外延层2为P型掺杂。在本实施方式中，所述外延层2的掺杂离子具体为磷离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良，同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。
请参照附图4，执行步骤S02：在所述外延层2表面生长掩膜层3，在所述掩膜层3的阻挡下在所述外延层2上形成沟槽4；具体的，形成所述掩膜层3的方法可以为通过淀积或高温氧化工艺在所述外延层2上表面形成掩膜层3，然后在掩膜层3上形成光刻胶层，之后采用具有所述沟槽4图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽4图形的光刻胶层。以具有所述沟槽4图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在所述掩膜层3上蚀刻形成所述沟槽4的图形开口。然后以具有所述沟槽4图形开口的掩膜层3为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被所述掩膜层3覆盖的所述外延层2区域，进而形成所述沟槽4。在上述过程中，为了保证曝光精度，还可在光刻胶层和掩膜层3之间形成抗反射层。在本实施方式中，所述沟槽4的数量为两个。所述沟槽4可以为直角沟槽4或者倾斜沟槽4，在本实施方式中，所述沟槽4为直角沟槽，其截面形状为矩形，且所述沟槽4的数量为两个，两个所述沟槽4的形状、大小及沟槽4的深度一致。在其他实施方式中，所述沟槽4的数量、形状可根据实际工艺及器件要求来定，再此不做过多的限定。
请参照附图5，执行步骤S03：通过第一注入，在所述沟槽4底部的外延层2区域形成第一导电类型的第一掺杂区5。在本实施方式中，所述第一注入的注入离子为磷离子，所述第一注入的注入剂量在5E12-8E12/cm2之间，注入能量在20-30KeV之间。在本实施方式中，由于所述沟槽4为直角沟槽，因此，所述第一注入为角度为0°的垂直注入，其目的是为了使所述第一注入只注入到所述沟槽4底部而不能注入到所述沟槽4侧壁上，避免影响所述器件的开启电压。所述第一掺杂区5形成于所述沟槽4的底部区域，其深度在200-400A之间。
请参照附图6，执行步骤S04：对所述沟槽4侧壁及底部进行第一次高温氧化，以在所述沟槽4侧壁及底部生长第一氧化层6，同时所述第一掺杂区5的掺杂离子扩散，在所述外延层2内形成包裹所述沟槽4底部的第二掺杂区7。所述第一次高温氧化的温度高于后续形成所述氧化层的温度，以避免对所述沟槽4底部的所述第一掺杂区5造成影响，具体的，对所述沟槽4侧壁及底部进行第一次高温氧化在950°-1000℃之间，所述第一氧化层6的厚度要大于所述第一掺杂区5的结深，更具体的，在本实施方式中，所述第一氧化层6的厚度在400-800A之间，由于所述第一氧化层6具有吸硼排磷的特性，在所述第一氧化层6形成之后，所述N型杂质会累积在所述第一氧化层6与所述外延层2的交界处，进而形成所述第二掺杂区7。需要说明的是，所述第二掺杂区7包裹所述沟槽4底部的意为所述第二掺杂区7包裹所述沟槽4的底部以及靠近其底部的部分侧壁区域，在次不应引起歧义。
请参照附图7，执行步骤S05：通过第二注入，在所述第一氧化层6下表面的外延层2区域及所述第二掺杂区7的部分区域形成第一导电类型第三掺杂区8。具体的，所述第二注入的离子类型与所述第一注入的离子类型相同，但由于存在所述第一氧化层6，所述第二注入的注入能量高于所述第一注入，具体在60-70KeV之间，除此之外，其注入剂量也同样高于所述第一注入，具体的，所述第二注入的注入剂量在8E12-1E13/cm2之间。更具体的，所述第三掺杂区8形成于所述第一氧化层6下方的第二掺杂区7的中部区域并延伸进入所述外延层2，即，所述第三掺杂区8的结深深于所述第二掺杂区7。在本实施方式中，所述第三掺杂区8的结深在180-200A之间。
请参照附图8，执行步骤S06：对所述沟槽4侧壁及底部进行第二次高温氧化，同时第二掺杂区7及所述第三掺杂区8被氧化为所述第一氧化层6的部分区域，所述第二掺杂区7及所述第三掺杂区8的掺杂离子向所述外延层2扩散，进而在所述外延层2内形成包裹所述沟槽4底部的第四掺杂区9；具体的，所述第二次高温氧化的温度要低于所述第一次高温氧化的温度，以防止所述第二次高温氧化对所述第二掺杂区7造成二次扩散的影响，所述第二次高温氧化形成的第一氧化层6的厚度要高于所述第三掺杂区8的深度，即，在进行所述第二次高温氧化时，所述第二掺杂区7与所述第三掺杂区8的区域全部被氧化为所述第一氧化层6。此时，所述第二掺杂区7及所述第三掺杂区8的掺杂离子会向所述外延层2扩散，进而在所述外延层2内形成包裹所述沟槽4底部的第四掺杂区9，同样的，所述第四掺杂区9包括所述沟槽4底部意指包裹所述沟槽4的底部以及靠近其底部的部分侧壁区域，在次不应引起歧义。更具体的，所述第二次高温氧化的温度在900-950℃之间，所述第二高温氧化形成的第一氧化层6的厚度在400A左右，通过所述第一次高温氧化及所述第二次高温氧化的叠加，所述第一氧化层6的总厚度在为800-1200A之间。可以理解的是，本申请的实施例通过进行两次注入，进而降低形成的所述第四掺杂区9的结深，使杂质束缚于所述第一氧化层6与所述外延层2的界面，进而可以降低积累区的电阻，从而降低器件导通电阻，降低器件导通损耗，同时不会影响到器件的击穿电压。通过仅仅通过一次注入，要形成比较厚的所述第一氧化层6，必须要进一步增加氧化时间，此时会形成较深的第四掺杂区9，进而极大地影响器件的击穿电压，提高器件的性能及可靠性。
请参照附图9，执行步骤S07：去除所述沟槽4侧壁的第一氧化层6，在所述沟槽4的侧壁形成栅极氧化层10；具体的，去除所述第一氧化层6的方式可以为干法刻蚀也可以为湿法刻蚀，在本实施方式中，去除所述沟槽4侧壁的所述第一氧化层6的刻蚀方式优选为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高等优点，进一步保证了器件的性能。具体的，所述栅极氧化层10通过第三次高温氧化形成，所述第三次高温氧化的温度低于所述第一次高温氧化及第二次高温氧化的温度，具体温度在850-900℃之间，形成的所述栅极氧化层10的厚度在500-600A之间。可以理解，本发明实施例提供的一种VDMOS器件的制作方法形成的位于沟槽4底部的所述第一氧化层6的厚度要远远厚于所述栅极氧化层10，进而可以大大降低了器件的栅电容，提高器件的频率响应。在沟槽4底部，特别是所述沟槽4底部的拐角处，由于电场较集中，极易出现栅极氧化层10提前击穿现象，通过根据本方法在沟槽4底部及拐角形成厚度远超栅极氧化层10的厚氧，击穿电压高，不会出现栅极氧化层10提前击穿的现象，器件良率提升，可靠性高。
还需说明的是，对于一些大尺寸的VDMOS器件，根据器件的实际需求可以采用更多次的注入及更多次的高温氧化来实现，本发明对此不做限定。
请参照附图10，执行步骤S08：在所述沟槽4内填充多晶硅11；具体的在所述沟槽4内填充所述多晶硅11的方式优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良，同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。进一步的，在所述沟槽4内填充多晶硅11后，为了将所述沟槽4完全填满，并获得一个平整的表面，在填充所述多晶硅11之后，通常还会对所述外延层2的上表面进行平坦化操作，去除所述第一掩膜层3以及沟槽4外的多晶硅11，具体采用的是化学机械研磨的方式，本实施例中，化学机械抛光工艺(Chemical Mechanical Polishing，简称CMP)是通过化学和机械力获得平滑表面的加工过程，可大大提高了抛光精度和抛光速度，提高了抛光的质量，降低了生产成本。
请参照附图11，执行步骤S09：形成体区12、源区13、深体区14、介质层(图未示)、正面金属层(图未示)及背面金属层(图未示)。进一步的，所述形成体区12、源区13、深体区14、介质层、正面金属层及背面金属层具体包括：在外延层2表面区域形成第二导电类型的体区12；在所述沟槽4两侧的体区12表面区域内形成第一导电类型的源区13；在所述体区12表面区域形成与所述源区13连接的第二导电类型的深体区14；在所述外延层2表面生长介质层，并在所述介质层上形成接触孔；在所述介质层及所述接触孔内淀积正面金属层，所述正面金属层通过所述接触孔与所述深体区14及所述源区13电连接；在所述衬底1远离所述外延层2一侧表面形成背面金属层。具体地，所述体区12时，采用第二导电类型离子注入工艺，其中注入的第二导电类型离子可以为硼离子，注入剂量在1.0E13-1.0E15/cm2之间，能量可以为60-120KEV，然后进行高温驱入，温度可以为900-1150℃，驱入时间可以为40～100分钟，在其他实施方式，其注入的第二导电类型离子还可以为铟、镓等三价离子。在本实施方式中，在所述沟槽4两侧的体区12表面区域内形成第一导电类型的源区13具体包括：通过光刻工艺定义出所述源区13的区域，并采用离子注入工艺，注入第一导电类型的离子。其中注入的第一导电类型的离子可以为砷或磷离子，注入的剂量可以为1.0E15-1.0E16个/cm2，能量可以为50-120KEV，然后进行离子激活，离子激活的温度可以为800～1000度，离子激活的时间可以为20-60分钟。更具体的，所述介质层的二氧化硅层或者掺杂硼和磷的二氧化硅层。在所述外延层2上方淀积介质层后，进行对所述接触孔的光刻和刻蚀工艺，具体的接触孔的光刻和刻蚀工艺为现有技术，在此不再一一赘述。更具体的，所述正面金属层可以为铝硅铜合金，形成源极金属层，厚度可以为2-4微米，所述背面金属层可以为钛镍银复合层，形成漏极金属层。
请再次参阅图2，进一步的，本发明实施例提供一种VDMOS器件，包括：
第一导电类型的衬底1，形成在在所述衬底1上的第一导电类型的外延层2；形成在所述外延层2上的沟槽4；形成在所述沟槽4底部的第一氧化层6；形成在所述沟槽4侧壁的栅极氧化层10，所述第一氧化层6的厚度大于所述栅极氧化层10；形成包裹在所述沟槽4底部的第一导电类型的第四掺杂区9；填充于所述沟槽4内的多晶硅11；体区12、源区13、深体区14、介质层、正面金属层及背面金属层。
可以理解，由于所述沟槽底部的第一氧化层6的厚度大于所述栅极氧化层10，使VDMOS器件栅极和漏极之间的寄生电容大大减小，从而改善了其开关速度和频率响应，进而使器件具有良好的频率特性，且本方法制造工艺步骤简单，器件良率提升，可靠性高。
请再次参阅图3，进一步的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为N型轻掺杂衬底，其掺杂浓度在5E11-8E13/cm3之间，其掺杂离子具体为磷离子。
所述外延层2的厚度与浓度与器件的耐压密切相关，其厚度在5-10um之间。优选的，所述外延层2通过工艺较为简单的同质外延形成，即所述外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述外延层2的材料也为硅。所述外延层2的掺杂类型与所述衬底1的掺杂类型相同，在本实施方式中，所述衬底1为N型掺杂，所述外延层2为N型掺杂，在其他实施方式中，若所述衬底1为P型掺杂，所述外延层2为P型掺杂。在本实施方式中，所述外延层2的掺杂离子具体为磷离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良，同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。
请再次参阅图4，进一步的，形成所述沟槽具体包括：通过淀积或高温氧化工艺在所述外延层2上表面形成掩膜层3，然后在掩膜层3上形成光刻胶层，之后采用具有所述沟槽4图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽4图形的光刻胶层。以具有所述沟槽4图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在所述掩膜层3上蚀刻形成所述沟槽4的图形开口。然后以具有所述沟槽4图形开口的掩膜层3为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被所述掩膜层3覆盖的所述外延层2区域，进而形成所述沟槽4。在上述过程中，为了保证曝光精度，还可在光刻胶层和掩膜层3之间形成抗反射层。在本实施方式中，所述沟槽4的数量为两个。所述沟槽4可以为直角沟槽4或者倾斜沟槽4，在本实施方式中，所述沟槽4为直角沟槽，其截面形状为矩形，且所述沟槽4的数量为两个，两个所述沟槽4的形状、大小及沟槽4的深度可以一致或不一致。在其他实施方式中，所述沟槽4的数量、形状可根据实际工艺及器件要求来定，再此不做过多的限定。
请再次参阅图5到图10，进一步的，所述第四掺杂区9及所述第一氧化层6的形成过程包括：
通过第一注入，在所述沟槽4底部的外延层2区域形成第一导电类型的第一掺杂区5。在本实施方式中，所述第一注入的注入离子为磷离子，所述第一注入的注入剂量在5E12-8E12/cm2之间，注入能量在20-30KeV之间。
对所述沟槽4侧壁及底部进行第一次高温氧化，以在所述沟槽4侧壁及底部生长第一氧化层6，同时所述第一掺杂区5的掺杂离子扩散，在所述外延层2内形成包裹所述沟槽4底部的第二掺杂区7。所述第一次高温氧化的温度高于后续形成所述氧化层的温度，以避免对所述沟槽4底部的所述第一掺杂区5造成影响，具体的，对所述沟槽4侧壁及底部进行第一次高温氧化在950°-1000℃之间，所述第一氧化层6的厚度要大于所述第一掺杂区5的结深，更具体的，在本实施方式中，所述第一氧化层6的厚度在400-800A之间，由于所述第一氧化层6具有吸硼排磷的特性，在所述第一氧化层6形成之后，所述N型杂质会累积在所述第一氧化层6与所述外延层2的交界处，进而形成所述第二掺杂区7。需要说明的是，所述第二掺杂区7包裹所述沟槽4底部的意为所述第二掺杂区7包裹所述沟槽4的底部以及靠近其底部的部分侧壁区域，在次不应引起歧义。
通过第二注入，在所述第一氧化层6下表面的外延层2区域及所述第二掺杂区7的部分区域形成第一导电类型第三掺杂区8。具体的，所述第二注入的离子类型与所述第一注入的离子类型相同，但由于存在所述第一氧化层6，所述第二注入的注入能量高于所述第一注入，具体在60-70KeV之间，除此之外，其注入剂量也同样高于所述第一注入，具体的，所述第二注入的注入剂量在8E12-1E13/cm2之间。更具体的，所述第三掺杂区8形成于所述第一氧化层6下方的第二掺杂区7的中部区域并延伸进入所述外延层2，即，所述第三掺杂区8的结深深于所述第二掺杂区7。在本实施方式中，所述第三掺杂区8的结深在180-200A之间。
对所述沟槽4侧壁及底部进行第二次高温氧化，同时第二掺杂区7及所述第三掺杂区8被氧化为所述第一氧化层6的部分区域，所述第二掺杂区7及所述第三掺杂区8的掺杂离子向所述外延层2扩散，进而在所述外延层2内形成包裹所述沟槽4底部的第四掺杂区9。具体的，所述第二次高温氧化的温度要低于所述第一次高温氧化的温度，以防止所述第二次高温氧化对所述第二掺杂区7造成二次扩散的影响，所述第二次高温氧化形成的第一氧化层6的厚度要高于所述第三掺杂区8的深度，即，在进行所述第二次高温氧化时，所述第二掺杂区7与所述第三掺杂区8的区域全部被氧化为所述第一氧化层6。此时，所述第二掺杂区7及所述第三掺杂区8的掺杂离子会向所述外延层2扩散，进而在所述外延层2内形成包裹所述沟槽4底部的第四掺杂区9，同样的，所述第四掺杂区9包括所述沟槽4底部意指包裹所述沟槽4的底部以及靠近其底部的部分侧壁区域，在次不应引起歧义。更具体的，所述第二次高温氧化的温度在900-950℃之间，所述第二高温氧化形成的第一氧化层6的厚度在400A左右，通过所述第一次高温氧化及所述第二次高温氧化的叠加，所述第一氧化层6的厚度在为800-1200A之间。
可以理解的是，本申请的实施例通过进行两次注入，进而降低形成的所述第四掺杂区9的结深，使杂质束缚于所述第一氧化层6与所述外延层2的界面，进而可以降低积累区的电阻，从而降低器件导通电阻，降低器件导通损耗，同时不会影响到器件的击穿电压。通过仅仅通过一次注入，要形成比较厚的所述第一氧化层6，必须要进一步增加氧化时间，此时会形成较深的第四掺杂区9，进而极大地影响器件的击穿电压，提高器件的性能及可靠性。
请再次参阅图11，进一步的，所述体区12形成在在外延层2表面区域，所述源区13形成在所述沟槽4两侧的体区12表面区域，所述深体区14形成在所述体区12表面区域且与所述源区13连接；所述介质层形成在所述外延层2表面且所述介质层上形成接触孔；所述正面金属层通过所述接触孔与所述深体区14及所述源区13电连接；所述背面金属层形成于所述衬底1远离所述外延层2一侧表面。更具体的，所述形成体区12、源区13、深体区14、介质层、正面金属层及背面金属层具体包括：在外延层2表面区域形成第二导电类型的体区12；在所述沟槽4两侧的体区12表面区域内形成第一导电类型的源区13；在所述体区12表面区域形成与所述源区13连接的第二导电类型的深体区14；在所述外延层2表面生长介质层，并在所述介质层上形成接触孔；在所述介质层及所述接触孔内淀积正面金属层，所述正面金属层通过所述接触孔与所述深体区14及所述源区13电连接；在所述衬底1远离所述外延层2一侧表面形成背面金属层。具体地，所述体区12时，采用第二导电类型离子注入工艺，其中注入的第二导电类型离子可以为硼离子，注入剂量在1.0E13-1.0E15/cm2之间，能量可以为60-120KEV，然后进行高温驱入，温度可以为900-1150℃，驱入时间可以为40～100分钟，在其他实施方式，其注入的第二导电类型离子还可以为铟、镓等三价离子。在本实施方式中，在所述沟槽4两侧的体区12表面区域内形成第一导电类型的源区13具体包括：通过光刻工艺定义出所述源区13的区域，并采用离子注入工艺，注入第一导电类型的离子。其中注入的第一导电类型的离子可以为砷或磷离子，注入的剂量可以为1.0E15-1.0E16个/cm2，能量可以为50-120KEV，然后进行离子激活，离子激活的温度可以为800～1000度，离子激活的时间可以为20-60分钟。更具体的，所述介质层的二氧化硅层或者掺杂硼和磷的二氧化硅层。在所述外延层2上方淀积介质层后，进行对所述接触孔的光刻和刻蚀工艺，具体的接触孔的光刻和刻蚀工艺为现有技术，在此不再一一赘述。更具体的，所述正面金属层可以为铝硅铜合金，形成源极金属层，厚度可以为2-4微米，所述背面金属层可以为钛镍银复合层，形成漏极金属层。
进一步的，尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种VDMOS器件的制作方法，其特征在于，所述方法包括：
提供第一导电类型的衬底，在所述衬底上形成第一导电类型的外延层；
在所述外延层表面生长掩膜层，在所述掩膜层的阻挡下在所述外延层上形成沟槽；
通过第一注入，在所述沟槽底部的外延层区域形成第一导电类型的第一掺杂区；
对所述沟槽侧壁及底部进行第一次高温氧化，以在所述沟槽侧壁及底部生长第一氧化层，同时所述第一掺杂区的掺杂离子扩散，在所述外延层内形成包裹所述沟槽底部的第二掺杂区；
通过第二注入，在所述第一氧化层下表面的外延层区域及所述第二掺杂区的部分区域形成第一导电类型第三掺杂区；
对所述沟槽侧壁及底部进行第二次高温氧化，同时第二掺杂区及所述第三掺杂区被氧化为所述第一氧化层的部分区域，所述第二掺杂区及所述第三掺杂区的掺杂离子向所述外延层扩散，进而在所述外延层内形成包裹所述沟槽底部的第四掺杂区；
去除所述沟槽侧壁的第一氧化层，在所述沟槽的侧壁形成栅极氧化层；
在所述沟槽内填充多晶硅；
形成体区、源区、深体区、介质层、正面金属层及背面金属层。
2.如权利要求1所述的VDMOS器件的制作方法，其特征在于，所述第一注入的注入剂量在5E12-8E12/cm3之间，注入能量在20-30KeV之间。
3.权利要求1所述的VDMOS器件的制作方法，其特征在于，所述第一次高温氧化的温度在950℃-1000℃之间，所述第二次高温氧化的温度在900℃-950℃之间。
4.权利要求1所述的VDMOS器件的制作方法，其特征在于，所述栅极氧化层的厚度在500-600A之间，进行第二次高温氧化后，所述沟槽底部的第一氧化层厚度在800-1200A之间。
5.权利要求1所述的VDMOS器件的制作方法，其特征在于，所述二次注入的注入剂量在在8E12-1E13/cm2之间，注入能量在60-70KeV之间。
6.权利要求1所述的VDMOS器件的制作方法，其特征在于，形成体区、源区、深体区、介质层、正面金属层及背面金属层具体包括：
在外延层表面区域形成第二导电类型的体区；
在所述沟槽两侧的体区表面区域内形成第一导电类型的源区；
在所述体区表面区域形成与所述源区连接的第二导电类型的深体区；
在所述外延层表面生长介质层，并在所述介质层上形成接触孔；
在所述介质层及所述接触孔内淀积正面金属层，所述正面金属层通过所述接触孔与所述深体区及所述源区电连接；
在所述衬底远离所述外延层一侧表面形成背面金属层。
7.一种VDMOS器件，其特征在于，包括：
第一导电类型的衬底，形成在在所述衬底上的第一导电类型的外延层；
形成在所述外延层上的沟槽；
形成在所述沟槽底部的第一氧化层；
形成在所述沟槽侧壁的栅极氧化层，所述第一氧化层的厚度大于所述栅极氧化层；
形成包裹在所述沟槽底部的第一导电类型的第四掺杂区；
填充于所述沟槽内的多晶硅；
体区、源区、深体区、介质层、正面金属层及背面金属层。
8.如权利要求7所述的VDMOS器件，其特征在于，所述栅极氧化层的厚度在500-600A之间。
9.如权利要求7所述的VDMOS器件，其特征在于，所述沟槽底部的第一氧化层厚度在800-1200A之间。
10.如权利要求7所述的VDMOS器件，其特征在于，所述体区形成在在外延层表面区域，所述源区形成在所述沟槽两侧的体区表面区域，所述深体区形成在所述体区表面区域且与所述源区连接；所述介质层形成在所述外延层表面且所述介质层上形成接触孔；所述正面金属层通过所述接触孔与所述深体区及所述源区电连接；所述背面金属层形成于所述衬底远离所述外延层一侧表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811093597.3A CN109326647A (zh) | 2018-09-19 | 2018-09-19 | 一种vdmos器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811093597.3A CN109326647A (zh) | 2018-09-19 | 2018-09-19 | 一种vdmos器件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109326647A true CN109326647A (zh) | 2019-02-12 |
Family
ID=65265588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811093597.3A Withdrawn CN109326647A (zh) | 2018-09-19 | 2018-09-19 | 一种vdmos器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109326647A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110246846A (zh) * | 2019-06-18 | 2019-09-17 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN112038237A (zh) * | 2020-09-10 | 2020-12-04 | 深圳市芯电元科技有限公司 | 一种沟槽mosfet的制造方法 |
| CN112436057A (zh) * | 2020-10-15 | 2021-03-02 | 上海芯导电子科技股份有限公司 | 一种低导通电阻mos器件及制备工艺 |
| CN112735954A (zh) * | 2020-12-30 | 2021-04-30 | 深圳市汇德科技有限公司 | 一种半导体芯片的制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110298042A1 (en) * | 2010-06-07 | 2011-12-08 | Great Power Semiconductor Corp. | Power semiconductor device with trench bottom polysilicon and fabrication method thereof |
| US8482061B2 (en) * | 2010-06-10 | 2013-07-09 | Fuji Electric Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| CN103579345A (zh) * | 2012-07-30 | 2014-02-12 | 万国半导体股份有限公司 | 高压场平衡金属氧化物场效应晶体管 |
| CN103632964A (zh) * | 2012-08-21 | 2014-03-12 | 深圳市力振半导体有限公司 | 一种制备沟槽半导体功率器件的方法 |
| CN105097545A (zh) * | 2014-05-23 | 2015-11-25 | 北大方正集团有限公司 | 一种沟槽型vdmos器件及其制造方法 |
-
2018
- 2018-09-19 CN CN201811093597.3A patent/CN109326647A/zh not_active Withdrawn
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110298042A1 (en) * | 2010-06-07 | 2011-12-08 | Great Power Semiconductor Corp. | Power semiconductor device with trench bottom polysilicon and fabrication method thereof |
| US8482061B2 (en) * | 2010-06-10 | 2013-07-09 | Fuji Electric Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| CN103579345A (zh) * | 2012-07-30 | 2014-02-12 | 万国半导体股份有限公司 | 高压场平衡金属氧化物场效应晶体管 |
| CN103632964A (zh) * | 2012-08-21 | 2014-03-12 | 深圳市力振半导体有限公司 | 一种制备沟槽半导体功率器件的方法 |
| CN105097545A (zh) * | 2014-05-23 | 2015-11-25 | 北大方正集团有限公司 | 一种沟槽型vdmos器件及其制造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110246846A (zh) * | 2019-06-18 | 2019-09-17 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN112038237A (zh) * | 2020-09-10 | 2020-12-04 | 深圳市芯电元科技有限公司 | 一种沟槽mosfet的制造方法 |
| CN112038237B (zh) * | 2020-09-10 | 2023-08-25 | 深圳市芯电元科技有限公司 | 一种沟槽mosfet的制造方法 |
| CN112436057A (zh) * | 2020-10-15 | 2021-03-02 | 上海芯导电子科技股份有限公司 | 一种低导通电阻mos器件及制备工艺 |
| CN112735954A (zh) * | 2020-12-30 | 2021-04-30 | 深圳市汇德科技有限公司 | 一种半导体芯片的制造方法 |
| CN112735954B (zh) * | 2020-12-30 | 2021-12-14 | 深圳市汇德科技有限公司 | 一种半导体芯片的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109326647A (zh) | 一种vdmos器件及其制作方法 | |
| JP4960543B2 (ja) | 高密度ｍｏｓゲート型パワーデバイス及びその製造方法 | |
| US20080246055A1 (en) | Semiconductor component including a monocrystalline semiconductor body and method | |
| US20120286324A1 (en) | Manufacturing method for insulated-gate bipolar transitor and device using the same | |
| CN111755525A (zh) | 一种Trench MOS功率器件及制备方法 | |
| TW200832704A (en) | Devices, methods, and systems with MOS-gated trench-to-trench lateral current flow | |
| CN109461767A (zh) | 一种超结结构及其制作方法 | |
| US20230093383A1 (en) | Super-junction device and manufacturing method thereof | |
| CN109119342A (zh) | 一种功率器件及其制备方法 | |
| CN110010471A (zh) | 一种功率器件及其制作方法 | |
| CN109037074A (zh) | 一种晶体管的制作方法 | |
| CN109119473A (zh) | 一种晶体管及其制作方法 | |
| CN108417637A (zh) | 一种多沟槽半导体功率器件及其制备方法 | |
| CN109192667A (zh) | 一种功率器件终端结构及其制作方法 | |
| CN109860056A (zh) | 一种vdmos器件及其制作方法 | |
| CN109037073A (zh) | 一种晶体管及其制作方法 | |
| CN110729196A (zh) | 一种降低沟槽型金属氧化物半导体导通电阻的方法 | |
| CN109860302A (zh) | 一种新形式的功率金属氧化物半导体场效晶体管及其制造方式 | |
| CN109192665A (zh) | 一种功率器件及其制备方法 | |
| CN216389378U (zh) | 一种沟槽型功率器件 | |
| CN103187287B (zh) | 一种沟槽半导体分立器件的制备方法 | |
| CN103219241B (zh) | 一种制备沟槽半导体分立器件的方法 | |
| CN116666456B (zh) | 一种半导体器件及其制造方法 | |
| CN210897288U (zh) | 一种构槽式功率金氧半场效晶体管新结构 | |
| CN109755295A (zh) | 功率器件芯片及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication | ||
| WW01 | Invention patent application withdrawn after publication |
Application publication date: 20190212 |