CN112735954B - 一种半导体芯片的制造方法 - Google Patents
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Abstract
本申请具体公开了一种半导体芯片的制造方法，该方法包括：在第一导电类型的衬底表面生长外延层；在第一导电类型的外延层的表层形成第二导电类型的掺杂区；在第一导电类型的外延层之中形成沟槽；生长第一氧化层；去除沟槽之外的第一氧化层，并去除沟槽之中的一部分第一氧化层；生长第二氧化层，第二氧化层覆盖于沟槽的侧壁和第二导电类型的扩散区的上方；在沟槽的侧壁注入掺杂形成第一导电类型的掺杂区；淀积多晶硅并去除沟槽之外的多晶硅，保留沟槽之中的多晶硅；在第二导电类型的扩散区的表层之中注入掺杂然后退火形成第一导电类型的扩散区；形成接触孔、金属电极和压焊窗口。
Description
技术领域
本申请涉及半导体器件制造技术领域，尤其涉及一种半导体芯片的制造方法。
背景技术
MOSFET芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域。按照物理结构，可将MOSFET芯片分类为平面MOSFET和沟槽MOSFET两个大类，其中沟槽MOSFET的电流密度更高，在中低压MOSFET中占主导地位，沟槽MOSFET的多晶硅栅位于沟槽之中；按照导电类型，可将MOSFET芯片分类为N沟道MOSFET和P沟道MOSFET，N沟道MOSFET的导电沟道为N型，P沟道MOSFET的导电沟道为P型。按照导电沟道的形成方式，可将MOSFET芯片分类为耗尽型MOSFET和增强型MOSFET，耗尽型MOSFET在栅极不加电压时即有导电沟道存在，而增强型MOSFET只有在栅极施加一定的电压时才会出现导电沟道。
本案只针对耗尽型沟槽MOSFET芯片。
沟槽MOSFET芯片都包含源极、栅极和漏极共3个端口，源极和栅极位于芯片的正面，漏极位于芯片的背面，MOSFET芯片的正面结构包括元胞区和保护环等，其中元胞区由若干个相同结构的元胞按规律排列而成。
MOSFET芯片的最关键指标参数包括击穿电压(特指漏源击穿电压)、导通电阻和阈值电压，通常情况下，击穿电压越大越好，导通电阻越小越好，击穿电压与单位面积的导通电阻是一对互为矛盾的参数。为实现其标称的击穿电压，MOSFET芯片内部都采用特定厚度和特定电阻率(即特定掺杂浓度)的外延层来承压。
在现有技术中，以发明专利201410404340.0为例，耗尽型沟槽MOSFET芯片的制造方法为：在衬底表面生长外延层，然后在外延层之中形成体区和沟槽，然后对沟槽侧壁进行注入掺杂形成导电沟道，然后依次制作栅氧化层、多晶硅栅和接触孔等结构。
现有技术的缺点：
对沟槽侧壁注入掺杂形成导电沟道的同时，沟槽底部也会同步被注入掺杂，且掺杂的类型与外延层的导电类型是相同的，即相当于增加了沟槽底部位置的外延层的掺杂浓度，导致沟槽底部的电场集中，拉低了MOSFET的击穿电压。
发明内容
本申请提供了一种半导体芯片的制造方法，以解决上述问题。
本申请提供了一种半导体芯片的制造方法，所述方法包括：
在第一导电类型的衬底1表面生长外延层2；
在第一导电类型的外延层2的表层之中形成第二导电类型的掺杂区3；
在第一导电类型的外延层2之中形成沟槽5，第二导电类型的掺杂区3之中的掺杂物在形成沟槽的过程中发生热扩散形成第二导电类型的扩散区4；
生长第一氧化层6，第一氧化层6将沟槽5填满并覆盖到第二导电类型的扩散区4的上方；
去除沟槽5之外的第一氧化层6，并去除沟槽5之中的一部分第一氧化层6，在沟槽5的底部保留预设厚度的第一氧化层6；
生长第二氧化层7，第二氧化层7覆盖于沟槽5的侧壁和第二导电类型的扩散区4的上方；
在沟槽5的侧壁注入掺杂形成第一导电类型的掺杂区8；
淀积多晶硅并去除沟槽5之外的多晶硅，保留沟槽之中的多晶硅9；
在第二导电类型的扩散区4的表层之中注入掺杂然后退火形成第一导电类型的扩散区10；
形成接触孔、金属电极和压焊窗口；
其中，第一导电类型的衬底1的背面为MOSFET的漏极，第二导电类型的扩散区4为MOSFET的体区，第一导电类型的掺杂区8为MOSFET的导电沟道，第一导电类型的扩散区10为MOSFET的源极，位于沟槽侧壁的第二氧化层7为MOSFET的栅氧化层，沟槽之中的多晶硅9为MOSFET的栅极。
本申请公开了一种半导体芯片的制造方法，其至少具有以下优点：
1、在沟槽底部形成预设厚度的氧化层，当在沟槽侧壁注入掺杂形成第一导电类型的掺杂区时，沟槽底部因为有比较厚的氧化层阻挡而不会被注入掺杂，因此避免出现有技术中存在的沟槽底部掺杂浓度增加、电场集中以至于拉低MOSFET击穿电压的问题，相比现有技术，本发明实现的耗尽型沟槽MOSFET的击穿电压更高，或在实现相同击穿电压的情况下可实现更低的单位面积导通电阻。
2、形成体区和栅氧化层的工艺过程都包含有高温制程，本发明在形成体区(即第二导电类型的扩散区)和栅氧化层(即沟槽侧壁的第二氧化层)之后采用注入掺杂形成导电沟道(而现有技术在形成导电沟道之后形成栅氧化层)，可避免导电沟道中的掺杂物受高温制程影响发生大量的热扩散，因此本发明形成的导电沟道的掺杂浓度更稳定，阈值电压更精准。
附图说明
为了更清楚地说明本申请实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请的实施例提供的一种半导体芯片的制造方法的示意流程图；
图2为本申请实施例的制造方法的步骤S101对应的结构示意图；
图3为本申请实施例的制造方法的步骤S102对应的结构示意图；
图4为本申请实施例的制造方法的步骤S103对应的结构示意图；
图5为本申请实施例的制造方法的步骤S104对应的结构示意图；
图6为本申请实施例的制造方法的步骤S105对应的结构示意图
图7为本申请实施例的制造方法的步骤S106对应的结构示意图
图8为本申请实施例的制造方法的步骤S107对应的结构示意图
图9为本申请实施例的制造方法的步骤S108对应的结构示意图
图10为本申请实施例的制造方法的步骤S109对应的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
附图中所示的流程图仅是示例说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解、组合或部分合并，因此实际执行的顺序有可能根据实际情况改变。
参阅图1，图1是本申请的实施例提供的一种半导体芯片的制造方法的示意流程图，该半导体芯片为MOSFET芯片，其包括步骤S101至步骤S110。
S101、在第一导电类型的衬底1表面生长外延层2。
具体地，如图2所示，在第一导电类型的衬底1表面形成外延层2，外延层的导电类型与衬底1的导电类型相同。
S102、在第一导电类型的外延层2的表层之中形成第二导电类型的掺杂区3。
具体地，如图3所示，在外延层上方的表层形成第二导电类型的掺杂区3。当第一导电类型为N型时，第二导电类型为P型；当第一导电类型为P型时，第二导电类型为N型。
S103、在第一导电类型的外延层2之中形成沟槽5，第二导电类型的掺杂区之中的掺杂物在形成沟槽的过程中发生热扩散形成第二导电类型的扩散区4。
具体地，如图4所示，沟槽从第一导电类型的外延层2的上方向下延伸。在形成沟槽的过程中，第二导电类型的掺杂区之中的掺杂物会发生热扩散，从而形成第二导电类型的扩散区4。
S104、生长第一氧化层6，第一氧化层6将沟槽5填满并覆盖到第二导电类型的扩散区4的上方。
具体地，如图5所示，在沟槽5内部和第二导电类型的扩散区4的上方生长第一氧化层6。第一氧化层将沟槽内部填满，并且覆盖到第二导电类型的扩散区4的上方。
S105、去除沟槽之外的第一氧化层6，并去除沟槽5之中的一部分第一氧化层6，在沟槽5的底部保留预设厚度的第一氧化层6。
具体地，如图6所示，去除第一氧化层6。将沟槽以外的第一氧化层全部去除，并且将沟槽之中的第一氧化层的一部分去除，在沟槽的底部保留预设厚度的第一氧化层。在一些实施例中，预设厚度在0.2-0.8um。
S106、生长第二氧化层7，第二氧化层7覆盖于沟槽5的侧壁和第二导电类型的扩散区4的上方。
具体地，如图7所示，第二氧化层覆盖在沟槽5的侧壁上和第二导电类型的扩散区4的上方。在生长第二氧化层7的过程中，第二导电类型的扩散区之中的掺杂物再将发生热扩散。
S107、在沟槽5的侧壁注入掺杂形成第一导电类型的掺杂区8。
具体地，如图8所示，在沟槽的侧壁注入掺杂形成第一导电类型的掺杂区8。
S108、淀积多晶硅并去除沟槽5之外的多晶硅，保留沟槽之中的多晶硅9。
具体地，请参照图9所示，在第二氧化层的上表面和沟槽内沉积多晶硅，并且去除沟槽5之外的多晶硅，保留沟槽之中的多晶硅。
S109、在第二导电类型的扩散区4的表层之中注入掺杂然后退火形成第一导电类型的扩散区10。
具体地，请参照图10所示，第一导电类型的扩散区10设置在第二导电类型的扩散区4的表层之中。
S110、形成接触孔、金属电极和压焊窗口。这些结构的工艺过程，与现有技术相同，在此不做赘述。
本实施例中，制造的半导体芯片为耗尽型沟槽MOSFET芯片。其中，第一导电类型的衬底1的背面为MOSFET的漏极，第二导电类型的扩散区4为MOSFET的体区，第一导电类型的掺杂区8为MOSFET的导电沟道，第一导电类型的扩散区10为MOSFET的源极，位于沟槽侧壁的第二氧化层7为MOSFET的栅氧化层，沟槽之中的多晶硅9为MOSFET的栅极。
本申请采用与现有技术不同的制造方法，在沟槽底部形成预设厚度的氧化层(即保留沟槽底部的第一氧化层6)，当在沟槽侧壁注入掺杂形成第一导电类型的掺杂区8时，沟槽底部因为有比较厚的氧化层阻挡而不会被注入掺杂，因此避免出现有技术中存在的沟槽底部掺杂浓度增加、电场集中以至于拉低MOSFET击穿电压的问题，相比现有技术，本发明实现的耗尽型沟槽MOSFET的击穿电压更高，或在实现相同击穿电压的情况下可实现更低的单位面积导通电阻。
另一方面，形成体区和栅氧化层的工艺过程都包含有高温制程，本发明在形成体区(即第二导电类型的扩散区4)和栅氧化层(即沟槽侧壁的第二氧化层7)之后采用注入掺杂形成导电沟道(而现有技术在形成导电沟道之后形成栅氧化层)，可避免导电沟道中的掺杂物受高温制程影响发生大量的热扩散，因此本发明形成的导电沟道的掺杂浓度更稳定，阈值电压更精准。
在一个可选的实施例中，第一导电类型为N型，第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。当第一导电类型为N型，本案所得的MOSFET芯片为N沟道耗尽型MOSFET，当第一导电类型为P型，本案所得的MOSFET芯片为P沟道耗尽型MOSFET。
在一个可选的实施例中，所述生长第一氧化层的工艺方法为化学气相淀积的工艺方法。较优地，所述生长第一氧化层的工艺方法为高密度等离子体化学气相淀积的工艺方法。高密度等离子体化学气相淀积工艺具有非常好的台阶覆盖特性和空隙填充特性，在填满沟槽的时候不容易出现空隙。
在一个可选的实施例中，所述生长第二氧化层的工艺方法为高温氧化的工艺方法。该高温氧化的工艺方法的工艺温度在950-1150℃之间。
在一个可选的实施例中，所述第二导电类型的扩散区4的下表面高于所述第一氧化层6的上表面的高度。所述第二氧化层的厚度7为15-120nm，且所述第二氧化层7的厚度小于所述沟槽的底部保留的第一氧化层的厚度。将第一氧化层6的厚度设置于大于第二氧化层的厚度，进一步避免了现有技术中存在的沟槽底部掺杂浓度增加、电场集中以至于拉低MOSFET击穿电压的问题。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (7)
1.一种半导体芯片的制造方法，其特征在于，包括：
在第一导电类型的衬底(1)表面生长外延层(2)；
在第一导电类型的外延层(2)的表层之中形成第二导电类型的掺杂区(3)；
在第一导电类型的外延层(2)之中形成沟槽(5)，第二导电类型的掺杂区(3)之中的掺杂物在形成沟槽的过程中发生热扩散形成第二导电类型的扩散区(4)；
生长第一氧化层(6)，第一氧化层(6)将沟槽(5)填满并覆盖到第二导电类型的扩散区(4)的上方；
去除沟槽(5)之外的第一氧化层(6)，并去除沟槽(5)之中的一部分第一氧化层(6)，在沟槽(5)的底部保留预设厚度的第一氧化层(6)；
生长第二氧化层(7)，第二氧化层(7)覆盖于沟槽(5)的侧壁和第二导电类型的扩散区(4)的上方；
在沟槽(5)的侧壁注入掺杂形成第一导电类型的掺杂区(8)；
淀积多晶硅并去除沟槽(5)之外的多晶硅，保留沟槽之中的多晶硅(9)；
在第二导电类型的扩散区(4)的表层之中注入掺杂然后退火形成第一导电类型的扩散区(10)；
形成接触孔、金属电极和压焊窗口；
其中，第一导电类型的衬底(1)的背面为MOSFET的漏极，第二导电类型的扩散区(4)为MOSFET的体区，第一导电类型的掺杂区(8)为MOSFET的导电沟道，第一导电类型的扩散区(10)为MOSFET的源极，位于沟槽侧壁的第二氧化层(7)为MOSFET的栅氧化层，沟槽之中的多晶硅(9)为MOSFET的栅极；所述第二导电类型的扩散区(4)的下表面高于所述第一氧化层(6)的上表面的高度；所述第二氧化层(7)的厚度小于所述沟槽的底部保留的第一氧化层的厚度。
2.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
3.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述生长第一氧化层的工艺方法为化学气相淀积的工艺方法。
4.根据权利要求3所述的半导体芯片的制造方法，其特征在于，所述生长第一氧化层的工艺方法为高密度等离子体化学气相淀积的工艺方法。
5.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述生长第二氧化层的工艺方法为高温氧化的工艺方法。
6.根据权利要求5所述的半导体芯片的制造方法，其特征在于，所述高温氧化的工艺方法的工艺温度在950-1150℃之间。
7.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述第二氧化层(7)的厚度为15-120nm。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102013394A (zh) * | 2009-09-04 | 2011-04-13 | 成都芯源系统有限公司 | 一种形成沟槽式mosfet沟槽底部厚氧的方法 |
| CN109244123A (zh) * | 2018-09-21 | 2019-01-18 | 无锡新洁能股份有限公司 | 耗尽型mosfet器件及其制造方法 |
| CN109326647A (zh) * | 2018-09-19 | 2019-02-12 | 盛世瑶兰（深圳）科技有限公司 | 一种vdmos器件及其制作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198127B1 (en) * | 1999-05-19 | 2001-03-06 | Intersil Corporation | MOS-gated power device having extended trench and doping zone and process for forming same |
| US7745289B2 (en) * | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US6882000B2 (en) * | 2001-08-10 | 2005-04-19 | Siliconix Incorporated | Trench MIS device with reduced gate-to-drain capacitance |
-
2020
- 2020-12-30 CN CN202011608658.2A patent/CN112735954B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102013394A (zh) * | 2009-09-04 | 2011-04-13 | 成都芯源系统有限公司 | 一种形成沟槽式mosfet沟槽底部厚氧的方法 |
| CN109326647A (zh) * | 2018-09-19 | 2019-02-12 | 盛世瑶兰（深圳）科技有限公司 | 一种vdmos器件及其制作方法 |
| CN109244123A (zh) * | 2018-09-21 | 2019-01-18 | 无锡新洁能股份有限公司 | 耗尽型mosfet器件及其制造方法 |
Also Published As
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|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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