CN112038236B - 一种沟槽mosfet的制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽MOSFET的制造方法，包括以下步骤：步骤S1：在N型衬底的表面形成N型外延层；步骤S2：在N型外延层的表面注入硼原子，并在N型外延层上形成沟槽；步骤S3：对沟槽采用高温氧化工艺，硼原子在高温氧化工艺中发生热扩散形成N型掺杂区；步骤S4：淀积多晶硅，去除沟槽之外的多晶硅；步骤S5：在N型掺杂区的表层中注入硼原子，对预设区域的N型掺杂区的表层中注入砷原子和/或锑原子；步骤S6：采用高温退火工艺形成P型扩散区和N型扩散区。本发明提供的沟槽MOSFET的制造方法具有更小的单位面积导通电阻、更高的击穿电压等优点。

Description

一种沟槽MOSFET的制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种沟槽MOSFET的制造方法。
背景技术
MOSFET芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，MOSFET的最关键指标参数包括击穿电压（特指漏源击穿电压）、导通电阻和阈值电压（口语中也称之为开启电压），通常情况下，击穿电压越大越好，导通电阻越小越好。为实现其标称的击穿电压，MOSFET芯片内部结构中都采用特定电阻率、特定厚度的外延层来承压，通常所需实现的击穿电压越高，外延层的电阻率或（和）厚度也就越大，芯片的单位面积的导通电阻随之也越大，所以说，单位面积的导通电阻与击穿电压是一对互为矛盾的参数；最大程度的减小MOSFET芯片的导通电阻，是芯片研发工程师最重要的工作之一，为减小MOSFET芯片的导通电阻，最直接的方法是增大芯片的面积，但这种方法也最直接的增加了芯片的成本，所以说，最大程度的改善单位面积的导通电阻，才是芯片研发工程师的职责所在。
现有技术的缺点：工艺流程中至少包含三次高温处理的工艺（高温氧化形成栅氧化层，高温退火形成体区，高温退火形成源），在这些高温处理的工艺过程中，衬底中的掺杂物质因其掺杂浓度比外延层的掺杂浓度更大所以向外延层中扩散，导致外延层的电阻率变小，MOSFET的击穿电压随之变小，这种情况下，为实现目标击穿电压，需提高外延层的初始电阻率或（和）初始厚度来抵消衬底中的掺杂物质向外延层中扩散产生的影响，这种做法导致芯片单位面积的导通电阻随之增大，因此需要更大的芯片面积实现目标导通电阻，芯片成本增加。现需要一种能实现更低的单位面积导通电阻的方法。
发明内容
本发明提供了一种沟槽MOSFET的制造方法，旨在解决芯片单位面积的导通电阻大的问题。
根据本申请实施例，提供了一种沟槽MOSFET的制造方法，包括以下步骤：
步骤S1：在N型衬底的表面形成N型外延层；
步骤S2：在N型外延层的表面注入硼原子，并在N型外延层上形成沟槽；
步骤S3：对沟槽采用高温氧化工艺，硼原子在高温氧化工艺中发生热扩
散形成N型掺杂区，并同时在沟槽表面生长栅氧化层；
步骤S4：淀积多晶硅，去除沟槽之外的多晶硅；
步骤S5：在N型掺杂区的表层中注入硼原子，对预设区域的N型掺杂区的表层中注入砷原子和/或锑原子；
步骤S6：采用高温退火工艺同时形成P型扩散区和N型扩散区，所述N型外延层包括N型掺杂物，所述N型掺杂物包括磷原子、砷原子或者锑原子中任一种或多种的组合，所述硼原子发生热扩散之后，所述硼原子浓度小于所述N型掺杂物的浓度；
在步骤S2中，注入所述硼原子的剂量为2E11-4E12原子/平方厘米，注入能量为30-500千电子伏，且所述硼原子发生热扩散之后，所述硼原子浓度为所述N型外延层中的N型掺杂物浓度的1/6至5/6；
在步骤S3中，所述高温氧化工艺温度为850-1150摄氏度，所述工艺时间为10-100分钟；所述N型掺杂区的深度大于所述沟槽的深度，所述N型掺杂区的深度小于所述N型外延层的厚度；
在步骤S6中，所述N型扩散区位于所述P型扩散区的表层，所述高温退火的工艺温度为900-1000摄氏度，工艺时间为10-50分钟，且所述硼原子经高温退火后形成P型扩散区，所述P型扩散区的深度小于所述沟槽的深度，所述砷原子和/或锑原子经高温退火后形成N型扩散区，所述N型扩散区的深度为所述P型扩散区深度的1/6至1/3。
优选地，所述步骤S5包括：
步骤S51：在所述N型掺杂区的表层之中注入硼原子；
步骤S52：采用光刻、离子注入的工艺方法对预设区域的N型掺杂区的表层之中注入砷原子和/或锑原子。
本申请实施例提供的技术方案可以包括以下有益效果：本申请设计了一种沟槽MOSFET的制造方法，利用高温氧化工艺对硼原子进行热扩散在表层形成电阻率比N型外延层的电阻率更大的N型掺杂区，且N型掺杂区的深度比沟槽的深度更大，因此可降低沟槽底部及底部周边的电场强度，从而提高MOSFET的击穿电压，即，本发明可实现比现有技术更高的击穿电压，或在实现同样击穿电压的情况下可以得到更小的单位面积导通电阻。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明沟槽MOSFET的制造方法的流程示意图；
图2是本发明步骤S5中方案一的流程示意图；
图3是本发明步骤S5中方案二的流程示意图；
图4是本发明步骤S5中方案三的流程示意图；
图5是本发明步骤S1中MOSFET芯片的结构示意图；
图6是本发明步骤S2中MOSFET芯片的结构示意图；
图7是本发明步骤S2中MOSFET芯片的结构示意图；
图8是本发明步骤S3中MOSFET芯片的结构示意图；
图9是本发明步骤S4中MOSFET芯片的结构示意图；
图10是本发明步骤S4中MOSFET芯片的结构示意图；
图11是本发明步骤S5中MOSFET芯片的结构示意图；
图12是本发明步骤S6中MOSFET芯片的结构示意图；
图13是本发明另一实施例中MOSFET芯片的结构示意图。
标号说明:
10、沟槽MOSFET的制造方法；1、N型衬底；2、N型外延层；3、P型扩散区；4、沟槽；5、栅氧化层；6、多晶硅；7、N型扩散区；8、N型掺杂区；12、砷原子和/或锑原子；11、硼原子；13、硼原子； 100、P型衬底；110、P型外延层；120、P型掺杂区；130、N型扩散区；140、P型扩散区。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/ 或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图1和图5，本发明公开了一种沟槽MOSFET的制造方法10，提供MOSFET芯片，所述MOSFET芯片包括N型衬底1以及形成在所述N型衬底1上的N型外延层2， 所述沟槽MOSFET的制造方法10包括以下步骤：
步骤S1：在N型衬底1的表面形成N型外延层2，参见图5；
步骤S2：在N型外延层2的表面注入硼原子11，并在N型外延层2上形成
沟槽4，参见图6和图7；
步骤S3：对沟槽4采用高温氧化工艺，硼原子11在高温氧化工艺中发生热
扩散形成N型掺杂区8，参见图8；
步骤S4：淀积多晶硅6，去除沟槽4之外的多晶硅6，参见图9和图10；
步骤S5：在N型掺杂区8的表层中注入硼原子13，对预设区域的N型掺杂
区8的表层中注入砷原子和/或锑原子12，参见图11；
步骤S6：采用高温退火工艺形成P型扩散区3和N型扩散区7，参见图12；
其中，所述N型外延层2包括N型掺杂物，所述N型掺杂物包括磷原子、
砷原子或者锑原子中任一种或多种的组合，所述硼原子11发生热扩散之后，所述硼原子11浓度小于所述N型掺杂物的浓度。
所述步骤S6中，所述N型扩散区7位于所述P型扩散区3的表层，参见图12。
其中，所述硼原子11发生热扩散之后，所述硼原子11浓度为所述N型外延层2中的N型掺杂物浓度的1/6至5/6。由于N型外延层2中的N型掺杂物的浓度大于硼原子11发生热扩散之后P型掺杂物（硼）的浓度，故经此工艺后，N型外延层2的表层仍然表现为N型，即N型掺杂区8，由此，N型掺杂区8因其中存在硼原子所以其电阻率比N型外延层2的电阻率更大。
其中，所述步骤S3中的高温氧化工艺在沟槽4的表面生长栅氧化层5，高温氧化的工艺温度为850-1150摄氏度，优选为1000-1050摄氏度，工艺时间为10-100分钟。
在N型外延层2上形成沟槽4的工艺方法为干法刻蚀工艺，干法刻蚀工艺
对沟槽4表层的硅会产生轻微的损伤，为了保证后续栅氧化层5的质量，有必要将沟槽4表层有损伤的硅除掉。可通过在所述沟槽4的表层生成牺牲氧化层，该牺牲氧化层为氧原子在高温环境下与沟槽4表层的硅原子发生氧化反应形成氧化硅，沟槽4表层的硅经氧化反应被消耗掉。
请参阅图11和图12，在所述步骤S5和步骤S6中，所述N型掺杂区8的深度大于所述沟槽4的深度，所述N型掺杂区8的深度小于所述N型外延层2的厚度。
在所述步骤S2中，在N型外延层2的表层中注入硼原子11，注入所述硼原子11的剂量为2E11-4E12原子/平方厘米，注入能量为30-500千电子伏。可选地，在一些其他的实施例中，可采用多次不同的能量注入，在N型外延层2的表层之中注入硼原子11，多次注入的剂量之和为预设的剂量；采用此注入方式，硼原子11的浓度在N型外延层2的表层中分布更均匀。
请参阅图12，在所述步骤S6中，所述高温退火的工艺温度为900-1000摄氏度，工艺时间为10-50分钟，所述硼原子13经高温退火后形成P型扩散区3，所述P型扩散区3的深度小于所述沟槽4的深度，所述砷原子和/或锑原子12经高温退火后形成N型扩散区7，所述N型扩散区7的深度为所述P型扩散区3深度的1/6至1/3。
请参阅图2-4和图12，所述步骤5可以为三种方案中的任一种：
方案一：
步骤S51：在所述N型掺杂区8的表层之中注入硼原子13；
步骤S52：采用光刻、离子注入的工艺方法对预设区域的N型掺杂区8的表层之中注入砷原子和/或锑原子12。
方案二：
步骤S53：采用光刻、离子注入的工艺方法对预设区域的N型掺杂区8的表层之中注入砷原子和/或锑原子12；
步骤S54：在所述N型掺杂区8的表层之中注入硼原子13。
方案三：
步骤S55：在所述N型掺杂区8的表层之中注入硼原子13；
步骤S56：采用快速热处理或高温退火的工艺方法对注入的硼原子13进行激活处理；
步骤S57：采用光刻、离子注入的工艺方法对预设区域的N型掺杂区8的表层之中注入砷原子和/或锑原子12。
请参阅图12，所述N型扩散区7为MOSFET的源，所述N型衬底1的背面为MOSFET的漏，所述多晶硅6为MOSFET的栅，所述P型扩散区3为MOSFET的体区。
本发明提供的沟槽MOSFET的制造方法10，利用生长栅氧化层时的高温工艺对硼原子11进行热扩散在表层形成电阻率比N型外延层2的电阻率更大的N型掺杂区8，且N型掺杂区8的深度比沟槽4的深度更大，因此可降低沟槽4底部及底部周边的电场强度，从而提高MOSFET的击穿电压，即，本发明可实现比现有技术更高的击穿电压，或在实现同样击穿电压的情况下可以得到更小的单位面积导通电阻。必须提出的是，本发明的制造方法，是以N型沟槽MOSFET为实施例阐述的，但本发明同样也适用于P型沟槽MOSFET；以及所有由沟槽MOSFET衍生和演变形成的其它半导体器件（比如SGT），也都视为本发明之保护范围。

Claims (2)

1.一种沟槽MOSFET的制造方法，其特征在于，包括以下步骤：
步骤S1：在N型衬底的表面形成N型外延层；
步骤S2：在N型外延层的表面注入硼原子，并在N型外延层上形成沟槽；
步骤S3：对沟槽采用高温氧化工艺，硼原子在高温氧化工艺中发生热扩
散形成N型掺杂区，并同时在沟槽表面生长栅氧化层；
步骤S4：淀积多晶硅，去除沟槽之外的多晶硅；
步骤S5：在N型掺杂区的表层中注入硼原子，对预设区域的N型掺杂区的
表层中注入砷原子和/或锑原子；
步骤S6：采用高温退火工艺同时形成P型扩散区和N型扩散区；所述N型外延层包括N型掺杂物，所述N型掺杂物包括磷原子、砷原子或者锑原子中任一种或多种的组合，所述硼原子发生热扩散之后，所述硼原子浓度小于所述N型掺杂物的浓度；
在步骤S2中，注入所述硼原子的剂量为2E11-4E12原子/平方厘米，注入能量为30-500千电子伏，且所述硼原子发生热扩散之后，所述硼原子浓度为所述N型外延层中的N型掺杂物浓度的1/6至5/6；
在步骤S3中，所述高温氧化工艺温度为850-1150摄氏度，工艺时间为10-100分钟；所述N型掺杂区的深度大于所述沟槽的深度，所述N型掺杂区的深度小于所述N型外延层的厚度；
在步骤S6中，所述N型扩散区位于所述P型扩散区的表层，所述高温退火的工艺温度为900-1000摄氏度，工艺时间为10-50分钟，且所述硼原子经高温退火后形成P型扩散区，所述P型扩散区的深度小于所述沟槽的深度，所述砷原子和/或锑原子经高温退火后形成N型扩散区，所述N型扩散区的深度为所述P型扩散区深度的1/6至1/3。
2.根据权利要求1所述的沟槽MOSFET的制造方法，其特征在于，所述步骤S5包括：
步骤S51：在所述N型掺杂区的表层之中注入硼原子；
步骤S52：采用光刻、离子注入的工艺方法对预设区域的N型掺杂区的表层之中注入砷原子和/或锑原子。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6221719B1 (en) * 1997-07-21 2001-04-24 Stmicroelectronics S.R.L. Process for the manufacturing of a DMOS-technology transistor providing for a single thermal process for the formation of source and body regions
CN105321819A (zh) * 2014-07-15 2016-02-10 富士电机株式会社 半导体装置的制造方法
CN106328524A (zh) * 2015-06-15 2017-01-11 北大方正集团有限公司 垂直双扩散mos器件的制作方法
CN109192659A (zh) * 2018-08-31 2019-01-11 江苏丽隽功率半导体有限公司 一种耗尽型场效应管的制作方法
CN109686781A (zh) * 2018-12-14 2019-04-26 无锡紫光微电子有限公司 一种多次外延的超结器件制作方法
CN110176395A (zh) * 2019-06-13 2019-08-27 深圳市锐骏半导体股份有限公司 一种降低浮动误差的vdmos器件制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3951887A1 (en) * 2015-09-11 2022-02-09 Nexperia B.V. A semiconductor device and a method of making a semiconductor device
US10290631B2 (en) * 2017-05-05 2019-05-14 Newport Fab, Llc Linearity and lateral isolation in a BiCMOS process through counter-doping of epitaxial silicon region
CN108039369A (zh) * 2017-11-30 2018-05-15 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet及其制造方法
CN108615707B (zh) * 2018-02-13 2020-08-28 株洲中车时代电气股份有限公司 一种具有折叠型复合栅结构的igbt芯片的制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6221719B1 (en) * 1997-07-21 2001-04-24 Stmicroelectronics S.R.L. Process for the manufacturing of a DMOS-technology transistor providing for a single thermal process for the formation of source and body regions
CN105321819A (zh) * 2014-07-15 2016-02-10 富士电机株式会社 半导体装置的制造方法
CN106328524A (zh) * 2015-06-15 2017-01-11 北大方正集团有限公司 垂直双扩散mos器件的制作方法
CN109192659A (zh) * 2018-08-31 2019-01-11 江苏丽隽功率半导体有限公司 一种耗尽型场效应管的制作方法
CN109686781A (zh) * 2018-12-14 2019-04-26 无锡紫光微电子有限公司 一种多次外延的超结器件制作方法
CN110176395A (zh) * 2019-06-13 2019-08-27 深圳市锐骏半导体股份有限公司 一种降低浮动误差的vdmos器件制作方法

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