CN110176395A - 一种降低浮动误差的vdmos器件制作方法 - Google Patents
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Abstract
本发明公开了一种降低浮动误差的VDMOS器件制作方法，包括以下步骤：A、提供N型衬底，在所述N型衬底上形成N型外延层，在所述N型外延层上形成栅极氧化层，在所述栅极氧化层上形成多晶栅极；B、对多晶栅极进行刻蚀，并刻蚀部分栅极氧化层；C、掺杂离子以设置的注入角度进行体区注入，且分为4次进行，每次注入体区剂量的1/4，且每注入一次将硅晶片在水平面上顺时针旋转90度后进行下一次注入；D、做源区自对准注入；E、做体区和源区的一次性驱入扩散；F、做介质层淀积，并完成孔刻蚀；本发明缩短了器件制作周期、节省了制作程序、降低了器件的生产成本、解决了两次扩散造成器件浮动误差过大的问题，具有良好的市场应用价值。
Description
技术领域
本发明涉及半导体芯片制造工艺技术领域，尤其涉及一种降低浮动误差的VDMOS器件制作方法。
背景技术
半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，电力电子技术的不断发展为半导体功率开拓了广泛的应用领域，而半导体功率器件的可控制特性决定了电力电子系统的效率，体积和重量，第一只工业用普通晶闸管是1957年由美国通用电气(GE)公司研制的,它标志着现代电力电子技术的诞生,从此以功率变换器为核心的电力电子变换装置几乎应用于现代工业的各个领域。
垂直双扩散金属氧化物半导体器件 (VDMOS，vertical double-diffused MetalOxide Semiconductor )由于具有高输入阻抗、低驱动功率、以及优越的频率特性和热稳定性等特点，广泛地被应用于开关电源，汽车电子，马达驱动，高频振荡器等多个领域。
垂直双扩散晶体管具有很多独特的电性参数，如开启电压，导通电阻，击穿电压等，这些电性参数衡量了器件的特性以及应用领域。其中开启电压直接决定了器件输出特性曲线中截止区以及线性区的电压范围，是器件应用中非常重要的参数。开启电压直接决定于栅极氧化层的厚度以及沟道形状(包括长度，浓度)。
现有技术中，垂直双扩散MOS器件的制造方法中通常包括分别进行体区扩散和源区扩散，扩散后的源区与体区的差值即为沟道长度。
但是，体区扩散和源区扩散通常是通过热过程形成的，即扩散后的体区或源区存在浮动误差，而上述制造方法中经过了两次扩散过程，浮动误差一般在20%左右，进而导致沟道的长度以及浓度不易控制，从而直接影响到器件的开启电压，严重影响垂直双扩散MOS器件的性能。
现有技术存在缺陷，需要改进。
发明内容
为了解决现在技术存在的缺陷，本发明提供了一种降低浮动误差的VDMOS器件制作方法。
本发明提供的技术文案，一种降低浮动误差的VDMOS器件制作方法，包括以下步骤：
A、提供N型衬底，在所述N型衬底上形成N型外延层，在所述N型外延层上形成栅极氧化层，在所述栅极氧化层上形成多晶栅极；
B、对多晶栅极进行刻蚀，并刻蚀部分栅极氧化层；
C、掺杂离子以设置的注入角度进行体区注入，且分为4次进行，每一次注入体区剂量的1/4，且每注入一次将硅晶片在水平面上顺时针旋转90度后进行下一次注入；
D、做源区自对准注入；
E、做体区和源区的一次性驱入扩散；
F、做介质层淀积，并完成孔刻蚀；
G、完成P+注入，以及金属层结构的制作。
优选地，步骤C中，所述注入角度设置为30-60度，掺杂离子的元素设置为B，注入的能量设置为30KeV-150KeV，注入的剂量设置为1E13-1E14 ion/cm2。
优选地，步骤C中，所述注入角度设置为45度，掺杂离子的元素设置为B，注入的能量设置为80 KeV，注入的剂量设置为6E13 ion/cm2。
优选地，步骤E中，驱入扩散的温度设置为1100-1200摄氏度，驱入扩散的时间设置为120-200min。
优选地，步骤E中，驱入扩散的温度设置为1150摄氏度，驱入扩散的时间设置为140min。
优选地，步骤A中，所述栅极氧化层厚度设置为500A-1500A,所述多晶栅极厚度设置为2000A-10000A。
优选地，步骤A中，所述栅极氧化层厚度设置为800A-1200A，所述多晶栅极厚度设置为6000A。
优选地，步骤B中，刻蚀部分栅极氧化层，保留300A厚度的氧化层，用以在后续体区以及源区注入时保护N型外延层表面，且不阻挡源区自对准注入。
优选地，步骤D中，源区自对准注入元素设置为As，注入能量设置为80KeV-150KeV，注入剂量设置为1E15-8E15个。
优选地，步骤F中，所述孔刻蚀分为两步，分别为刻蚀介质层和刻蚀硅孔，刻蚀硅孔将源区刻穿。
相对于现有技术的有益效果，本发明通过采用一次扩散形成沟道，有效解决了两次扩散带来的工艺不稳定性，可将浮动误差控制在7%以内，同时大大降低了器件的生产成本，引入斜角分次注入形成体区工艺，可以精确控制沟道长度，方便工艺调整，同时不会对器件其它参数造成影响，本发明缩短了器件制作周期、节省了制作程序、降低了器件的生产成本、解决了两次扩散造成器件浮动误差过大的问题，具有良好的市场应用价值。
附图说明
图1为本发明步骤A结构示意图；
图2为本发明步骤B结构示意图；
图3为本发明步骤C结构示意图1；
图4为本发明步骤C结构示意图2；
图5为本发明步骤D结构示意图；
图6为本发明步骤E结构示意图；
图7为本发明步骤F结构示意图；
图8为本发明步骤G结构示意图。
具体实施方式
需要说明的是，上述各技术特征继续相互组合，形成未在上面列举的各种实施例，均视为本发明说明书记载的范围；并且，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
为了便于理解本发明，下面结合附图和具体实施例，对本发明进行更详细的说明。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本说明书所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本说明书所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义，本说明书所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是用于限制本发明。
下面结合附图对本发明作详细说明。
如图1所示，一种降低浮动误差的VDMOS器件制作方法，包括心下步骤：
如图1所示，A、提供N型衬底，在所述N型衬底上形成N型外延层，在所述N型外延层上形成栅极氧化层，在所述栅极氧化层上形成多晶栅极；所述栅极氧化层厚度设置为500A-1500A，根据器件开启电压范围进行确定，优选的栅极氧化层厚度设置为800A-1200A,进一步地，栅极氧化层厚度设置为800A、900A、1000A、1100A或1200A，又如，所述栅极氧化层厚度设置为850A、950A、1050A或1150A；所述多晶栅极厚度设置为2000A-10000A，优选地，所述多晶栅极厚度设置为2000A、3000A、4000A、5000A、6000A、7000A、8000A、9000A或10000A，进一步地，所述多晶栅极厚度设置为6000A。
如图2所述，B、对多晶栅极进行刻蚀，并刻蚀部分栅极氧化层，且保留300A厚度的氧化层，用以在后续体区以及源区注入时保护N型外延层表面，且不会对源区自对准注入的掺杂离子造成阻挡。
如图3和图4所示，C、掺杂离子以设置的注入角度进行体区注入，且分为4次进行，每次注入体区剂量的1/4，且每注入一次将硅晶片在水平面上顺时针旋转90度后进行下一次注入，进行如图3和图4所示的体区杂质注入区；进一步地，所述注入角度设置为30-60度，掺杂离子的元素设置为B，且注入的能量设置为30KeV-150KeV，注入的剂量设置为1E13-1E14 ion/cm2,优选地，所述注入角度设置为45度，掺杂离子的元素设置为B，注入的能量设置为80KeV，注入的剂量设置为6E13 ion/cm2；通过此方法进行体区注入，直接决定了沟道的长度，根据实际需要，调整注入的角度及能量来得到想要的沟道长度。
如图5所示，D、做源区自对准注入,源区自对准注入元素设置为As，注入能量设置为80KeV-150KeV，注入剂量设置为1E15-8E15 ion/cm2，优选地，注入剂量设置为6E15 ion/cm2，形成源区杂质注入区。
如图6所示，E、做体区和源区的一次性驱入扩散；驱入扩散后，体区杂质注入区形成体区，源区杂质注入区形成源区，驱入扩散的温度设置为1100-1200摄氏度，驱入扩散的时间设置为120-200min；优选地，驱入扩散的温度设置为1150摄氏度，驱入扩散的时间设置为140min；一次性驱入扩散，实现了体区和源区的同时扩散，节省了扩散工艺流程及生成成本，同时避免了两次扩散造成浮动误差增大的情况。
如图7所示，F、做介质层淀积，并完成孔刻蚀；优选地，所述孔刻蚀分为两步，第一步，刻蚀介质层，第二步，刻蚀硅孔；且刻蚀硅孔将源区刻穿。
如图8所示，G、完成P+注入，以及金属层结构的制作。
实施例二，与实施例一不同之处在于，步骤C中，保持硅晶片固定，通过旋转离子注入机的注入端，改变离子注入的方向，具体的步骤为，掺杂离子以设置的注入角度进行体区注入，且分为4次进行，每次注入体区剂量的1/4，且每注入一次将离子注入机的注入端在水平面上顺时针旋转90后进行下一次注入。
需要说明的是，上述各技术特征继续相互组合，形成未在上面列举的各种实施例，均视为本发明说明书记载的范围；并且，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (10)
1.一种降低浮动误差的VDMOS器件制作方法，其特征在于，包括以下步骤：
A、提供N型衬底，在所述N型衬底上形成N型外延层，在所述N型外延层上形成栅极氧化层，在所述栅极氧化层上形成多晶栅极；
B、对多晶栅极进行刻蚀，并刻蚀部分栅极氧化层；
C、掺杂离子以设置的注入角度进行体区注入，且分为4次进行，每一次注入体区剂量的1/4，且每注入一次将硅晶片在水平面上顺时针旋转90度后进行下一次注入；
D、做源区自对准注入；
E、做体区和源区的一次性驱入扩散；
F、做介质层淀积，并完成孔刻蚀；
G、完成P+注入，以及金属层结构的制作。
2.根据权利要求1所述一种降低浮动误差的VDMOS器件制作方法，其特征在于，步骤C中，所述注入角度设置为30-60度，掺杂离子的元素设置为B，注入的能量设置为30KeV-150KeV，注入的剂量设置为1E13-1E14 ion/cm2。
3.根据权利要求2所述一种降低浮动误差的VDMOS器件制作方法，其特征在于，步骤C中，所述注入角度设置为45度，掺杂离子的元素设置为B+，注入的能量设置为80KeV，注入的剂量设置为6E13 ion/cm2。
4.根据权利要求1所述一种降低浮动误差的VDMOS器件制作方法，其特征在于，步骤E中，驱入扩散的温度设置为1100-1200摄氏度，驱入扩散的时间设置为120-200min。
5.根据权利要求4所述一种降低浮动误差的VDMOS器件制作方法，其特征在于，步骤E中，驱入扩散的温度设置为1150摄氏度，驱入扩散的时间设置为140min。
6.根据权利要求1所述一种降低浮动误差的VDMOS器件制作方法，其特征在于，步骤A中，所述栅极氧化层厚度设置为500A-1500A,所述多晶栅极厚度设置为2000A-10000A。
7.根据权利要求6所述一种降低浮动误差的VDMOS器件制作方法，其特征在于，步骤A中，所述栅极氧化层厚度设置为800A-1200A，所述多晶栅极厚度设置为6000A。
8.根据权利要求1所述一种降低浮动误差的VDMOS器件制作方法，其特征在于，步骤B中，刻蚀部分栅极氧化层，保留300A厚度的氧化层，用以在后续体区以及源区注入时保护N型外延层表面，且不阻挡源区自对准注入。
9.根据权利要求1所述一种降低浮动误差的VDMOS器件制作方法，其特征在于，步骤D中，源区自对准注入元素设置为As，注入能量设置为80KeV-150KeV，注入剂量设置为1E15-8E15 ion/cm2。
10.根据权利要求1所述一种降低浮动误差的VDMOS器件制作方法，其特征在于，步骤F中，所述孔刻蚀分为两步，分别为刻蚀介质层和刻蚀硅孔，刻蚀硅孔将源区刻穿。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20190827 |