CN1294415A - 垂直mos晶体管 - Google Patents

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Abstract

提供一种垂直MOS晶体管,其中改善了高频特性,实现了低电压工作,获得了波动小的稳定特性。沟槽栅氧化之后,采用倾斜离子注入在侧壁形成体区,形成栅电极之后,采用倾斜离子注入形成低浓度源区,从而抑制了栅和源之间的电容以及栅和漏之间的电容。当采用上述体区形成方法时,沟道区的漏和源之间的杂质分布也得以均匀。此外,由于沟道长度决定了腐蚀设备,通过对沟槽腐蚀和栅电极腐蚀采用相同的设备,能够获得稳定沟道长度。

Description

垂直MOS晶体管
本发明涉及具有沟槽结构的垂直MOS晶体管。
作为替代双极晶体管的分立式功率晶体管，近年来采用MOS晶体管，其驱动功率得以改善并且成本降低。由于这种功率MOS晶体管具有使电流在垂直于衬底的方向流动的结构，故称为垂直MOS晶体管，并且常常用于大电流的情况，例如在要求低的功率损耗和低的导通电阻的情形等，作为IC的外部驱动器控制安培等级的电流。特别是，采用图3所示沟槽结构的垂直沟槽DMOS晶体管，与传统的平面式垂直DMOS晶体管相比，其优点是单元间距微小，但不会增加寄生电阻，因而已经成为能够获得小尺寸、低成本和低导通电阻的主流结构。
具有沟槽结构的图3的结构是一种N-沟道MOS的例子。这种结构的形成方式如下，制备半导体衬底，其中在成为漏区的高浓度N-型衬底1上外延生长低浓度N-型层2，通过杂质注入和1000℃以上的高温热处理，从该半导体衬底的表面形成称之为体区的P-型扩散区20，从该表面形成成为源区的高浓度N-型杂质区21和通过欧姆接触来固定体区电位的高浓度P-型杂质区22。
为了使成为源区的高浓度N-型杂质区21具有与图3的高浓度P-型杂质区22相同的电位，进行接触布图，虽然图中未示出，但是通过一个接触孔实现两个区的接触。然后腐蚀单晶硅，穿过P-型扩散区20和高浓度N-型源区21，形成硅沟槽23，在此硅沟槽23里埋置多晶硅制成的棚氧化膜4和栅电极5。
采用上述结构，可使这种结构具有垂直MOS晶体管的作用，其中从背侧高浓度N-型漏区1和低浓度N-型漏区2流向表面侧高浓度N-型源区21的电流，受经过沟槽侧壁的栅氧化膜4埋置在沟槽23中的栅电极5的控制。通过变换图3的扩散的导电类型能够形成P-沟道MOS。
这种垂直MOS晶体管的结构和制造方法例如公开于美国专利4767722。
但是，在这种垂直MOS晶体管的结构和制造方法中，存在以下问题：
首先，沟槽23深度与成为体区的P-型扩散区20深度之间的关系，对垂直MOS晶体管的性能有非常重要的影响。例如，如果成为体区的P-型扩散区20深度比沟槽23深度要深，即使靠近栅氧化膜4的体区被栅电极4转变，未被转变并且成为P-型体区的P-型扩散区20存在于转变的沟道区和N-型低浓度漏区2之间，以致电流不能在漏区和源区之间流动。在沟槽23深度相对成为体区的P-型扩散区20的深度太深的情况，虽然这种结构也能够按晶体管工作，但是N-型低浓度漏区2通过栅氧化膜4与栅电极5搭接的面积变大，栅-漏电容由此变大。该电容阻碍高频工作。这里，虽然是经过高温热处理使注入杂质扩散，来形成成为体区的P-型扩散区20，但是由于高温热处理条件的波动小，所以扩散长度的波动也小。
另一方面，在形成沟槽23的硅腐蚀中，由于没有用于在达到要求的腐蚀深度时停止腐蚀的标记，所以通过时间来控制腐蚀深度。但是，在这里使用的各向异性干腐蚀设备中，由于腐蚀率因设备温度、气流量和分布等的变化而波动，所以腐蚀总量即沟槽深度往往也波动。通常，为了即使在沟槽23的深度因波动变浅时，也能够使晶体管工作，设定腐蚀量为比目标值相当大的值。于是，上述棚-漏电容过剩增加，在高频工作的改善方面产生了限制。
第二，通过CVD在沟槽23中埋置成为栅电极5的多晶硅之后，为了去除半导体衬底表面上的其他多晶硅，仅留下沟槽中的多晶硅，所以对多晶硅进行深腐蚀。但是，如果深腐蚀量过大，则沟槽中的多晶硅也被轻微腐蚀，成为栅电极5的多晶硅区与N-型高浓度区21之间搭接部位消失，以致阈电压极大地增大，或者在最坏的情况，晶体管不能工作。
当腐蚀衬底表面上的多晶硅而使底层暴露时，通过检测等离子体发光差，或者检测腐蚀气体中的官能团量，来确定这种多晶硅的腐蚀结束时间，并且由此调节过腐蚀量。对于此时多晶硅的腐蚀量，采用上述检测方法，与形成沟槽23的硅腐蚀相比，虽然可以降低晶片和批次中的波动，但不能抑制平面晶片的波动。这样，考虑N-型高浓度源区21与成为栅电极5的多晶硅搭接，即使在晶片表面上腐蚀量最大的区域也能使晶体管工作，取得多晶硅的过腐蚀量。于是，在晶片表面上，N-型高浓度区21与成为栅电极5的多晶硅之间的搭接量产生波动。栅极与源极之间搭接量大的样品，其棚极与源极之间的电容大，因而在高频工作中仍旧存在问题。
第三，由于通过从N-型外延层2的主表面的离子注入和通过高温热处理来形成成为体区的P-型扩散区20，所以获得了这样的杂分布，即N-型高浓度区21的侧边具有最高的浓度，随着部位接近漏，该部位的浓度变低。但是，由于N-型高浓度区21的扩散波动和P-型扩散区20的注入深度波动，峰值浓度也往往波动，阈电压由此往往也波动。
为了解决上述问题，根据本发明的第一方案，一种垂直MOS晶体管包括：半导体衬底，该衬底包含第一导电类型的高浓度层和位于高浓度层上的外延层，外延层具有第一导电类型，其浓度低于高浓度层；凹槽部位，从半导体衬底主表面朝向第一导电类型的高浓度层而形成，其具有的深度不达到第一导电类型的高浓度层；绝缘膜，覆盖凹槽部位内的侧面和底面；多晶硅制成的栅电极，与绝缘膜接触并且埋置在凹槽部位；第一导电类型的源区，形成在凹槽部位之外，将与凹槽部位接触并且位于半导体衬底表面上；第二导电类型的体区，形成为将与凹槽部位接触，并且围绕高浓度源区，形成的深度与凹槽部位的底部相同；和漏电极，与半导体衬底背面的第一导电类型的高浓度区连接。
此外，垂直MOS晶体管的特征在于，在体区内，在深度方向从源区向第一导电类型的外延层，杂质浓度分布是恒定的。
而且，垂直MOS晶体管的特征在于，与凹槽部位接触并且从源区向第一导电类型的外延层延伸的体区的平面宽度是0．5μm或以下。
而且，垂直MOS晶体管包括：多晶硅制成的栅电极，与绝缘膜接触并且埋置到凹槽的一半深度；第一导电类型的高浓度源区，形成在凹槽部位之外并且形成在半导体衬底主表面上，与凹槽部位接触，但不具有通过绝缘膜与多晶硅搭接的部位；和第一导电类型的低浓度源区，形成为与凹槽部位接触，从高浓度源区的底部向多晶硅上端而形成，具有低于高浓度源区的浓度。
根据本发明的另一方案，一种垂直MOS晶体管包括：半导体衬底，该衬底包含第一导电类型的高浓度层和位于高浓度层上的外延层，外延层具有第一导电类型，其浓度低于高浓度层；凹槽部位，从半导体衬底主表面朝向第一导电类型的高浓度层而形成，其具有的深度不达到第一导电类型的高浓度层；绝缘膜，覆盖凹槽部位内的侧面和底面；多晶硅制成的栅电极，与绝缘膜接触并且埋置到凹槽部位一半深度处；第一导电类型的高浓度源区，形成在凹槽部位之外，并且形成在半导体衬底主表面上，与凹槽部位接触，但不具有通过绝缘膜与多晶硅搭接的部位；第一导电类型的低浓度源区，形成为与凹槽部位接触，从高浓度源区的底部向多晶硅上端而形成，具有低于高浓度源区的浓度；第二导电类型的体区，形成为与凹槽部位接触，并且围绕高浓度源区和低浓度源区；和漏电极，与半导体衬底背面的第一导电类型的高浓度区连接。
而且，垂直MOS晶体管的特征在于，凹槽部位中的多晶硅埋置深度是距半导体衬底主表面0．5-0．8μm。
而且，垂直MOS晶体管的特征在于，第一导电类型的低浓度源区在深度方向通过绝缘膜与多晶硅之间的搭接是0．1μm或以下。
而且，垂直MOS晶体管的特征在于，第一导电类型的低浓度源区的浓度是5×1017／cm3-4×1018／cm3，第二导电类型的体区的浓度是2×1016／cm3-5×1017／cm3。
根据本发明的又一方案，一种垂直MOS晶体管的制造方法包括以下工序，在第一导电类型的半导体衬底主表面上形成氧化膜；在氧化膜上淀积多晶硅；通过对多晶硅和氧化膜进行布图，暴露半导体衬底的主表面；采用各向异性干腐蚀法对暴露的半导体衬底与多晶硅一起腐蚀，形成沟槽；在沟槽内面上形成栅绝缘膜；采用离子注入法，根据沟槽深度和沟槽宽度改变照射角，形成第二导电类型的体区；在沟槽内埋置多晶硅；通过对多晶硅进行深腐蚀在沟槽中形成栅电极；采用离子注入法，按与垂直方向成30°以上的照射倾角，形成第一导电类型的低浓度源区；和采用离子注入法，按与垂直方向成7°以下的照射倾角，形成第一导电类型的高浓度源区。
而且，垂直MOS晶体管的制造方法的特征在于，形成沟槽的平面布图的层叠膜，是从半导体衬底主表面排序的氧化膜和氮化硅膜。
而且，垂直MOS晶体管的制造方法的特征在于，形成沟槽的平面布图的层叠膜，是从半导体衬底主表面排序的氧化膜和光刻胶。
而且，垂直MOS晶体管的制造方法的特征在于，形成沟槽的腐蚀设备与进行多晶硅深腐蚀从而形成栅电极的设备相同。
附图中：
图1是本发明的垂直MOS晶体管的剖面示意图；
图2是传统的垂直MOS晶体管的剖面示意图；
图3是包括沟槽结构的传统垂直MOS晶体管的剖面示意图；
图4A-4D是展示本发明的垂直MOS晶体管的制造方法的工艺剖面示意图；
图5A-5C是展示本发明的垂直MOS晶体管的制造方法的工艺剖面示意图；
图6是本发明另一实施例的垂直MOS晶体管的剖面示意图。
以下将参考附图说明本发明的实施例。
图1是本发明实施例的N-沟道垂直MOS晶体管的主要部分的剖面图。N-外延层2形成在N+衬底1上，沟槽结构栅电极5被N-外延层中的栅氧化膜4覆盖，P-体区围绕棚氧化膜4。N+区7与栅氧化膜4的侧表面接触，与N+源区7邻接的P+扩散区9形成在N-区2的表面上。围绕棚氧化膜4形成P-型体区17，在N+源区7和P型体区17之间形成N-区6。P+扩散区8形成在p+体接触区9和N+源区9之下。而且绝缘膜10、与P+体接触区9和N+源区7连接的金属电极、和钝化膜12形成在栅氧化膜4上。
为了了解本发明的特征，将在如图4A-4D所示的本发明N-沟道垂直MOS晶体管的制造方法的基础上进行说明。首先，制备晶面取向100的半导体衬底，包含As或Sb掺杂的N-型高浓度衬底1，使其具有0．001Ω·cm-0．01Ω·cm的电阻率，和位于N-型高浓度衬底上的N-型低浓度外延层2，用浓度为2×1014／cm3～4×1016／cm3的P掺杂，具有几μm到几十μm的厚度(图4A)。根据漏和源之间所需耐压改变N-型外延层的厚度。
接着，向随后成为这种垂直MOS晶体管的体区而不是沟道的区域注入B，使得这些区具有高浓度，之后进行热处理，以便形成具有1×1018／cm3～4×1019／cm3的浓度和几μm到十几μm深度的P-型高浓度扩散区8。通过形成这个区，可以获得抑制垂直方向寄生NPN双极现象和垂直方向击穿的效果。虽然未示出，但在有源区之外的区域形成LOCOS，之后为了在有源区中形成硅沟槽，暴露准备形成沟槽的部位的单晶硅(图4B)。此时，作为用于腐蚀单晶硅的掩模，在单晶硅上淀积100-2000的热氧化膜或CVD氧化膜13，在本发明中是通过CVD在其上淀积不含杂质的多晶硅14。
采用各向异性腐蚀法例如RIE从此状态进行沟槽腐蚀。此时，腐蚀N-型低浓度区2的硅，以便形成沟槽3，同时也腐蚀氧化膜13上的多晶硅膜14(图4C)。这里，假设多晶硅膜14的腐蚀率与单晶硅的相同，如果多晶硅膜14的CVD淀积膜厚度设定得与单晶硅的腐蚀深度相同，则同时随着单晶硅的要求深度的腐蚀的完成，多晶硅膜14的腐蚀也完成了。通过对多晶硅膜14之下的氧化膜13的等离子体发光的检测，对腐蚀气体中官能团量变化的检测等，可以获知此腐蚀结束时间。
通常，多晶硅膜14的腐蚀率是单晶硅腐蚀率的1．2-2．4倍，虽然其取决于多晶硅的膜质量、设备和腐蚀条件。于是，当从腐蚀率之差出发，把多晶硅膜14的淀积膜厚度设定为大于单晶硅的腐蚀量时，能够稳定地获得波动小的期望沟槽深度。
即使多晶硅膜14的膜厚度与单晶硅的等效腐蚀深度不一致，通过进行超出多晶硅膜14的腐蚀时间的预定量过腐蚀，也能够获得要求的沟槽深度。亦即，即使不淀积成为CVD设备的过度负载的厚膜多晶硅，也能够获得稳定深度的硅沟槽3。
在此实施例中，在氧化膜13上淀积多晶硅膜14，制成单晶硅的腐蚀停止的标记物。但是，如果用在RIE的各向异性腐蚀条件下具有稳定腐蚀率的膜、例如光刻胶或氮化硅膜代替多晶硅膜14，也能够用做单晶硅腐蚀停止的标记物。
接着，采用公知方法例如高温牺牲氧化或者各向同性干腐蚀，磨圆沟槽角部18，然后在沟槽的侧壁和底面形成棚氧化膜4。
之后，进行形成本发明独特的体区的杂质注入。首先，在此杂质注入中，按与垂直方向有意形成的照射倾角进行P-型杂质例如B的离子注入，以使杂质通过沟槽3中的栅氧化膜4的侧壁3a进入成为沟道的区域，但不进入成为底面的低浓度漏区的区域3b(图4D)。根据沟槽3的平面宽度和深度决定此时的照射角。例如，在1μm宽度和2μm深度的情况，按与垂直方向成30°以上的倾角进行注入。考虑到随后的高温热处理所带来的扩散扩张，该角度适于确定在35°-45°的范围内。考虑栅氧化膜厚度和照射角，选择注入能量，以使杂质足够地注入到沟槽侧壁3a的硅中。
之后，通过高温热处理对这种B进行扩散。在1000℃以上的氮气气氛中进行这时的扩散，达到的程度是在沟槽侧壁3a注入的B与在先工序形成P-型高浓度扩散区8接触。调节杂质注入量，以使沟槽侧壁3a的体区17(沟道区15)的B浓度最终成为2×1016／cm3～5×1017／cm3。当采用这种方法时，所有沟槽侧壁均能够制成没有任何边距的沟道区，无需象传统方法那样考虑沟槽深度的波动而形成对沟道区具有一定程度的边距的深沟槽。结果，栅-漏搭接电容可以低于传统方法的。此外，采用本发明的方法，在从源到漏的方向上，B均匀地分布在沟槽侧壁的沟道区15。
接着，用CVD淀积多晶硅膜16，同时考虑沟槽宽度来选择膜厚度，以便充分填充沟槽内部，和利用热扩散方法将杂质例如P注入多晶硅膜16中，达到1×1020／cm3以上的高浓度(图5A)。
接着，采用深腐蚀方法，通过用于形成沟槽的RIE设备腐蚀此多晶硅膜16。虽然通过多晶硅膜16的底氧化膜13的等离子体发光，或者腐蚀气体中官能团量的变化，能够检测腐蚀结束时间，在本发明中，检测之后的过腐蚀较大，在沟槽中腐蚀多晶硅膜16，从半导体衬底表面达到0．5μm-0．8μm的深度。此时，沟槽中留下的多晶硅膜成为本发明垂直MOS晶体管的栅电极5。
之后，按有意与垂直方向形成的照射倾角，离子注入N-型杂质例如P或As，达到5×1017／cm3～4×1018／cm3的表面浓度，成为相对于随后形成的高浓度源区的相对较低浓度。这种倾角最好增大到设备的极限角，例如相对于垂直方向成30°～60°。由此，不与多晶硅搭接的沟槽侧壁上部3c的沟槽侧壁可以被制成N型(图5B)。
通过采用这种方法，本发明的垂直MOS晶体管的沟道长度，确定为沟槽底部与沟槽侧壁上部的低浓度N-型区6之间的距离。亦即，通过在体区和源区的双扩散形成时在深度方向的扩散量之差，确定传统的沟道长度，而在本发明中，通过沟槽、多晶硅等的干腐蚀量来控制。
在传统方法中，不设置这种低浓度N-型区6，作为源区仅存在N-型高浓度区，成为栅电极的沟槽中上部的多晶硅的位置几乎与半导体衬底表面相同。在此例中，为了防止高浓度源区与多晶硅之间的搭接因多晶硅过腐蚀或者其波动而消失，有意形成0．2μm-0．4μm的搭接。由此导致栅和源之间的电容，阻碍了高频工作。
在本发明中，即使改变多晶硅膜16的腐蚀量，由于低浓度N-型杂质区6总是形成得与沟槽中的多晶硅膜16上表面的位置一致，所以栅电极不会与低浓度N-型区6分离。此外，用于形成低浓度N-型杂质区6的离子注入角是大角，杂质浓度低于随后形成的N-型高浓度源区，所以可以紧接着离子注入之后或通过随后的热处理工艺，把栅和源的搭接抑制到0．1μm或以下。于是，栅和源之间的电容可以被抑制得较小，与已有技术相比能够改善高频特性。
此外，由于用于形成沟槽的单晶硅腐蚀设备与用于形成栅电极的单晶硅腐蚀设备相同，即使因这种设备而使晶片存在腐蚀量的平面波动，但由于这种波动被确定为沟道长度的沟槽深度与栅电极上端的深度之间的差所抵消，所以晶片的沟道长度的平面波动能被抑制。
之后，与传统的MOS工艺相同，为了形成源区，按与垂直方向成7°-1°的照射倾角，以1×1020／cm3以上的高浓度，主要注入As作为N-型杂质。在本发明中，N-型外延层2中的高浓度N+区7的深度不达到作为栅电极5的多晶硅上表面的深度。接着，按与垂直方向成7°或以下的照射倾角，以1×1020／cm3的高浓度，注入用于与体区17形成低电阻欧姆接触的P-型杂质，例如BF2，形成P-型高浓度体区9(图5C)。但是，如果能够在图4B形成的P-型高浓度扩散区8中获得欧姆接触，并且其电阻足够低，则可省略此工序。
虽然随后工序未示出，但是类似于传统的半导体工艺，通过形成中间绝缘膜10、形成接触孔、形成金属电极11、形成保护膜12及其布图，完成垂直MOS晶体管的主要部分，本发明的剖面结构最终如图1所示。如上所述，本发明的特征如下：
首先，由于多晶硅和N-型低浓度区的搭接量小，栅和源之间的电容低于传统方法的。此外，由于根据沟槽深度采用倾斜注入在沟槽中进行体区的离子注入，栅和漏之间的电容也低于传统方法。由此，工作频率范围可以高于已有技术。
第二，在本发明的体区形成方法中，由于成为体区中的沟道的区杂质浓度分布从源区到漏区是恒定的，所以通过用于形成体区的离子注入量来空制阈电压是容易的。而且，阈电压不受在成为栅极的沟槽中的多晶硅膜的腐蚀量、源区的高浓度杂质扩散量等方面的工艺波动的影响。
第三，虽然沟道长度决定于沟槽深度和用于栅电极的多晶硅的腐蚀量，但是由于是根据腐蚀掩模的氧化膜的等离子体发光时间、腐蚀气体中的官能团量变化时间等来决定的，所以能够高精度低控制沟道长度。而且，在同一设备中进行沟槽腐蚀和用于栅电极的多晶硅的腐蚀，从而可以消除平面腐蚀影响，因此沟道长度的晶片平面影响也降低了。
如图6所示的本发明另一实施例是更有效的。这里，N-型外延层2的主表面浅薄地形成P-型高浓度扩散区8，还从栅氧化膜侧壁3a浅薄地形成P-型体区17。P-型体区在平面方向的宽度最好是距棚氧化膜侧3a为0．5μm以下。当采用这种结构时，在N-型外延层和P-型体区之间边界形成的耗尽层，与栅极正下方的P-型体区中的耗尽层接触，从而降低了栅电极之下的体电容，改善了亚阈值特性。于是，可以实现比已有技术更低的工作电压。
如上所述，根据本发明，对于体区和源区，采用通过倾斜离子注入进行杂质形成的制造方法，可以降低垂直MOS晶体管的寄生电容，可以改善高频特性。
此外，为了改善沟道的浓度分布，采用通过倾斜离子注入进行杂质形成的制造方法，改善了阈电压的控制性能，能够获得波动较小的稳定特性。
而且，通过浅薄地形成体区，能够改善亚阈值特性，可以实现低电压工作。
而且，采用这样的制造方法，其中与形成沟槽的掩模一起使用有稳定腐蚀率的材料，用于形成沟槽的设备也用做腐蚀多晶硅的设备，能够降低工艺波动性。

Claims (19)

1．一种垂直MOS晶体管，包括：
半导体衬底，包含第一导电类型的高浓度层和位于高浓度层上的外延层，外延层具有第一导电类型，其浓度低于高浓度层；
凹槽部位，从半导体衬底主表面朝向第一导电类型的高浓度层而形成，其具有的深度不达到第一导电类型的高浓度层；
绝缘膜，覆盖凹槽部位内的侧面和底面；
多晶硅制成的栅电极，与绝缘膜接触并且埋置在凹槽部位；
第一导电类型的源区，形成在凹槽部位之外，与凹槽部位接触并且位于半导体衬底表面上；
第二导电类型的体区，形成为与凹槽部位接触，并且围绕高浓度源区，形成的深度与凹槽部位的底部相同；和
漏电极，与半导体衬底背面的第一导电类型的高浓度区连接。
2．根据权利要求1的垂直MOS晶体管，其特征在于，在体区内，在深度方向从源区向第一导电类型的外延层，杂质浓度分布是恒定的。
3．根据权利要求2的垂直MOS晶体管，其特征在于，与凹槽部位接触并且从源区向第一导电类型的外延层延伸的体区的平面宽度是0．5μm或以下。
4．根据权利要求2的垂直MOS晶体管，其特征在于包括：
多晶硅制成的栅电极，与绝缘膜接触并且埋置到凹槽的一半深度；
第一导电类型的高浓度源区，形成在凹槽部位之外并且形成在半导体衬底主表面上，与凹槽部位接触，但不具有通过绝缘膜与多晶硅搭接的部位；和
第一导电类型的低浓度源区，形成为与凹槽部位接触，从高浓度源区底部向多晶硅上端而形成，具有低于高浓度源区的浓度。
5．根据权利要求3的垂直MOS晶体管，其特征在于包括：
多晶硅制成的栅电极，与绝缘膜接触并且埋置到凹槽的一半深度；
第一导电类型的高浓度源区，形成在凹槽部位之外并且形成在半导体衬底主表面上，与凹槽部位接触，但不具有通过绝缘膜与多晶硅搭接的部位；和
第一导电类型的低浓度源区，形成为与凹槽部位接触，从高浓度源区底部向多晶硅上端而形成，具有低于高浓度源区浓度的浓度。
6．一种垂直MOS晶体管，包括：
半导体衬底，包含第一导电类型的高浓度层和位于高浓度层上的外延层，外延层具有第一导电类型，其浓度低于高浓度层的浓度；
凹槽部位，从半导体衬底主表面朝向第一导电类型的高浓度层而形成，其具有的深度不达到第一导电类型的高浓度层；
绝缘膜，覆盖凹槽部位内的侧面和底面；
多晶硅制成的栅电极，与绝缘膜接触并且埋置到凹槽部位的一半深度；
第一导电类型的高浓度源区，形成在凹槽部位之外，并且形成在半导体衬底主表面上，与凹槽部位接触，但不具有通过绝缘膜与多晶硅搭接的部位；
第一导电类型的低浓度源区，形成为与凹槽部位接触，从高浓度源区向多晶硅上端而形成，具有低于高浓度源区浓度的浓度；
第二导电类型的体区，形成为与凹槽部位接触，并且围绕高浓度源区和低浓度源区；和
漏电极，与半导体衬底背面的第一导电类型的高浓度区连接。
7．根据权利要求4的垂直MOS晶体管，其特征在于，凹槽部位中的多晶硅埋置深度是距半导体衬底主表面0．5-0．8μm。
8．根据权利要求5的垂直MOS晶体管，其特征在于，凹槽部位中的多晶硅埋置深度是距半导体衬底主表面0．5-0．8μm。
9．根据权利要求6的垂直MOS晶体管，其特征在于，凹槽部位中的多晶硅埋置深度是距半导体衬底主表面0．5-0．8μm。
10．根据权利要求7的垂直MOS晶体管，其特征在于，第一导电类型的低浓度源区在深度方向通过绝缘膜与多晶硅之间的搭接是0．1μm或以下。
11．根据权利要求8的垂直MOS晶体管，其特征在于，第一导电类型的低浓度源区在深度方向通过绝缘膜与多晶硅之间的搭接是0．1μm或以下。
12．根据权利要求9的垂直MOS晶体管，其特征在于，第一导电类型的低浓度源区在深度方向通过绝缘膜与多晶硅之间的搭接是0．1μm或以下。
13．根据权利要求10的垂直MOS晶体管，其特征在于，第一导电类型的低浓度源区的浓度是5×1017／cm3-4×1018／cm3，第二导电类型的体区的浓度是2×1016／cm3-5×1017／cm3。
14．根据权利要求11的垂直MOS晶体管，其特征在于，第一导电类型的低浓度源区的浓度是5×1017／cm3-4×1018／cm3，第二导电类型的体区的浓度是2×1016／cm3-5×1017／cm3。
15．根据权利要求12的垂直MOS晶体管，其特征在于，第一导电类型的低浓度源区的浓度是5×1017／cm3-4×1018／cm3，第二导电类型的体区的浓度是2×1016／cm3-5×1017／cm3。
16．一种垂直MOS晶体管的制造方法，包括以下工序：
在第一导电类型的半导体衬底主表面上形成氧化膜；
在氧化膜上淀积多晶硅；
通过对多晶硅和氧化膜进行布图，暴露半导体衬底的主表面；
采用各向异性干腐蚀法对暴露的半导体衬底与多晶硅一起腐蚀，形成沟槽；
在沟槽内面上形成栅绝缘膜；
采用离子注入法，按根据沟槽深度和沟槽宽度改变的照射角，形成第二导电类型的体区；
在沟槽内埋置多晶硅；
通过对多晶硅进行深腐蚀在沟槽中形成栅电极；
采用离子注入法，按与垂直方向成30°～60°的照射倾角，形成第一导电类型的低浓度源区；和
采用离子注入法，按与垂直方向成7°～1°的照射倾角，形成第一导电类型的高浓度源区。
17．根据权利要求16的垂直MOS晶体管的制造方法，其特征在于，形成沟槽的平面布图的层叠膜，是从半导体衬底主表面排序的氧化膜和氮化硅。
18．根据权利要求16的垂直MOS晶体管的制造方法，其特征在于，形成沟槽的平面布图的层叠膜，是从半导体衬底主表面排序的氧化膜和光刻胶。
19．根据权利要求16的垂直MOS晶体管的制造方法，其特征在于，形成沟槽的腐蚀设备与进行多晶硅深腐蚀从而形成栅电极的设备相同。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1326218C (zh) * 2003-03-03 2007-07-11 株式会社电装 具有沟槽栅结构的半导体器件及其制造方法
CN100392812C (zh) * 2005-08-15 2008-06-04 力晶半导体股份有限公司 形成埋入式掺杂区的方法
CN100395876C (zh) * 2003-09-16 2008-06-18 茂德科技股份有限公司 功率金属氧化物半导体场效应晶体管的制造方法
CN100416856C (zh) * 2003-12-24 2008-09-03 上海华虹Nec电子有限公司 大功率mos晶体管的制造方法
CN100433366C (zh) * 2002-03-22 2008-11-12 西利康尼克斯股份有限公司 沟槽形栅极的mis器件的结构和制造方法
CN100435352C (zh) * 2002-12-09 2008-11-19 半导体元件工业有限责任公司 垂直mos功率晶体
CN102386233A (zh) * 2010-08-30 2012-03-21 精工电子有限公司 半导体器件
CN103295910A (zh) * 2012-02-28 2013-09-11 精工电子有限公司 半导体装置及其制造方法
CN104300010A (zh) * 2013-07-18 2015-01-21 万国半导体股份有限公司 常态导通高压开关
CN104769723A (zh) * 2014-12-04 2015-07-08 冯淑华 沟槽栅功率半导体场效应晶体管
CN104835740A (zh) * 2014-02-11 2015-08-12 北大方正集团有限公司 沟槽型功率器件的制造方法
CN106206278A (zh) * 2015-05-27 2016-12-07 丰田自动车株式会社 绝缘栅型开关元件制造方法
CN108511515A (zh) * 2018-04-03 2018-09-07 广州安海半导体股份有限公司 一种调节场效应晶体管沟道长度的新方法及其制造工艺
CN110176395A (zh) * 2019-06-13 2019-08-27 深圳市锐骏半导体股份有限公司 一种降低浮动误差的vdmos器件制作方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781195B2 (en) * 2001-01-23 2004-08-24 Semiconductor Components Industries, L.L.C. Semiconductor bidirectional switching device and method
DE10214175B4 (de) * 2002-03-28 2006-06-29 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung
US6930004B2 (en) * 2003-08-13 2005-08-16 International Business Machines Corporation Self-aligned drain/channel junction in vertical pass transistor DRAM cell design for device scaling
EP1536463A1 (en) * 2003-11-28 2005-06-01 STMicroelectronics S.r.l. Method for manufacturing a power device with insulated trench-gate having controlled channel length and corresponding device
JP4829473B2 (ja) * 2004-01-21 2011-12-07 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置およびその製造方法
US7372088B2 (en) * 2004-01-27 2008-05-13 Matsushita Electric Industrial Co., Ltd. Vertical gate semiconductor device and method for fabricating the same
JP4091921B2 (ja) * 2004-02-16 2008-05-28 松下電器産業株式会社 半導体装置及びその製造方法
KR100587090B1 (ko) 2005-03-15 2006-06-08 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조방법
US7297603B2 (en) * 2005-03-31 2007-11-20 Semiconductor Components Industries, L.L.C. Bi-directional transistor and method therefor
DE112006001516T5 (de) 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht
DE102006045126B4 (de) * 2005-09-26 2012-02-09 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Anschlusselektrode für zwei übereinander angeordnete Halbleiterzonen
DE102005056426B4 (de) * 2005-11-28 2012-03-15 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
WO2007100803A1 (en) * 2006-02-23 2007-09-07 Vishay-Siliconix Process for forming a short channel trench mosfet and device
US7537970B2 (en) * 2006-03-06 2009-05-26 Semiconductor Components Industries, L.L.C. Bi-directional transistor with by-pass path and method therefor
US7282406B2 (en) * 2006-03-06 2007-10-16 Semiconductor Companents Industries, L.L.C. Method of forming an MOS transistor and structure therefor
KR100780658B1 (ko) * 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100811275B1 (ko) * 2006-12-28 2008-03-07 주식회사 하이닉스반도체 벌브 타입의 리세스 채널을 갖는 반도체소자의 제조방법
KR100800495B1 (ko) * 2007-02-27 2008-02-04 삼성전자주식회사 반도체 장치의 제조방법
JP4544360B2 (ja) * 2008-10-24 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
JP4862878B2 (ja) 2008-10-30 2012-01-25 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
KR101094372B1 (ko) 2009-06-30 2011-12-15 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
KR101662282B1 (ko) * 2010-01-14 2016-10-05 삼성전자주식회사 고유전율의 보호막 패턴을 포함하는 매립 게이트 패턴을 갖는 반도체 장치 및 이의 제조 방법
JP5729331B2 (ja) * 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
JP6031681B2 (ja) 2011-04-20 2016-11-24 パナソニックＩｐマネジメント株式会社 縦型ゲート半導体装置およびその製造方法
JP6270799B2 (ja) * 2011-05-16 2018-01-31 ルネサスエレクトロニクス株式会社 半導体装置
JP6290526B2 (ja) 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
JP6524279B2 (ja) * 2011-08-24 2019-06-05 ローム株式会社 半導体装置およびその製造方法
KR101779384B1 (ko) * 2013-03-05 2017-09-19 매그나칩 반도체 유한회사 반도체소자 제조방법
JP6511034B2 (ja) * 2016-11-17 2019-05-08 株式会社豊田中央研究所 炭化珪素半導体装置の製造方法
CN107221502A (zh) * 2017-05-25 2017-09-29 电子科技大学 一种沟槽栅dmos的制作方法
JP2019175930A (ja) * 2018-03-27 2019-10-10 エイブリック株式会社 半導体装置及びその製造方法
CN111969036B (zh) * 2020-07-14 2022-09-13 西安电子科技大学 一种提高uis耐性的vdmosfet器件及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55133574A (en) * 1979-04-05 1980-10-17 Nec Corp Insulated gate field effect transistor
FR2513016A1 (fr) * 1981-09-14 1983-03-18 Radiotechnique Compelec Transistor v mos haute tension, et son procede de fabrication
JPH03142971A (ja) * 1989-10-30 1991-06-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
GB9512089D0 (en) * 1995-06-14 1995-08-09 Evans Jonathan L Semiconductor device fabrication
JP3528420B2 (ja) * 1996-04-26 2004-05-17 株式会社デンソー 半導体装置およびその製造方法
JP3164030B2 (ja) * 1997-09-19 2001-05-08 日本電気株式会社 縦型電界効果トランジスタの製造方法
JP3281847B2 (ja) * 1997-09-26 2002-05-13 三洋電機株式会社 半導体装置の製造方法
JPH11251592A (ja) * 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
JPH11354780A (ja) * 1998-06-03 1999-12-24 Nissan Motor Co Ltd 半導体装置及びその製造方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100433366C (zh) * 2002-03-22 2008-11-12 西利康尼克斯股份有限公司 沟槽形栅极的mis器件的结构和制造方法
CN100435352C (zh) * 2002-12-09 2008-11-19 半导体元件工业有限责任公司 垂直mos功率晶体
CN1326218C (zh) * 2003-03-03 2007-07-11 株式会社电装 具有沟槽栅结构的半导体器件及其制造方法
CN100395876C (zh) * 2003-09-16 2008-06-18 茂德科技股份有限公司 功率金属氧化物半导体场效应晶体管的制造方法
CN100416856C (zh) * 2003-12-24 2008-09-03 上海华虹Nec电子有限公司 大功率mos晶体管的制造方法
CN100392812C (zh) * 2005-08-15 2008-06-04 力晶半导体股份有限公司 形成埋入式掺杂区的方法
CN102386233B (zh) * 2010-08-30 2015-11-11 精工电子有限公司 半导体器件
CN102386233A (zh) * 2010-08-30 2012-03-21 精工电子有限公司 半导体器件
CN103295910A (zh) * 2012-02-28 2013-09-11 精工电子有限公司 半导体装置及其制造方法
CN103295910B (zh) * 2012-02-28 2017-04-12 精工半导体有限公司 半导体装置及其制造方法
CN104300010A (zh) * 2013-07-18 2015-01-21 万国半导体股份有限公司 常态导通高压开关
CN104300010B (zh) * 2013-07-18 2017-05-03 万国半导体股份有限公司 常态导通高压开关
CN104835740A (zh) * 2014-02-11 2015-08-12 北大方正集团有限公司 沟槽型功率器件的制造方法
CN104769723A (zh) * 2014-12-04 2015-07-08 冯淑华 沟槽栅功率半导体场效应晶体管
CN106206278A (zh) * 2015-05-27 2016-12-07 丰田自动车株式会社 绝缘栅型开关元件制造方法
CN108511515A (zh) * 2018-04-03 2018-09-07 广州安海半导体股份有限公司 一种调节场效应晶体管沟道长度的新方法及其制造工艺
CN110176395A (zh) * 2019-06-13 2019-08-27 深圳市锐骏半导体股份有限公司 一种降低浮动误差的vdmos器件制作方法

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Publication number Publication date
US6624469B1 (en) 2003-09-23
JP4091242B2 (ja) 2008-05-28
JP2001189456A (ja) 2001-07-10
CN1197168C (zh) 2005-04-13

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