CN1227722C - 制造沟槽栅dmos晶体管的方法 - Google Patents
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Abstract
本发明提供一种制造一个或多个沟槽DMOS晶体管的方法。在这种方法中，提供与一个或多个沟槽(207)毗邻的一个或多个本体区(204)。所述的一个或多个沟槽被衬以第一绝缘层(206)。第一绝缘层的一部分至少沿着沟槽的上侧壁被除去，从而将露出一部分本体区(204a)。然后，至少在本体区的暴露部分上形成氧化物层(209)，从而在毗邻氧化物层的本体区内里面造成多数载流子浓度降低的区域。本体区中的这种多数载流子浓度的修正是有利的，因为能够在不采取比较薄的栅极氧化物层(这会减少产量和开关速度)和本质上不增加穿通的可能性的情况下在DMOS晶体管内建立低的阈电压。
Description
技术领域
本发明涉及微电子电路，更具体地说涉及形成沟槽DMOS装置的方法。
背景技术
使用沟槽栅极电路的金属氧化物半导体场效应晶体管(MOSFET)装置提供低的接通阻抗并且往往被用于低功率的应用。在沟槽MOSFET装置中，沟槽是以竖直的方式安排的，而不是如同在大多数平面结构中那样水平地安排。图1展示具有用标号2表示的单元的传统的沟槽栅极MOSFET装置的剖视图。MOSFET单元2包括用传导性的材料6填充并且借助一薄层绝缘材料10与硅区域8分开的沟槽4。在外延层18中扩散本体区12，再在本体区12中扩散源区14。由于使用这两个扩散步骤，这种类型的晶体管时常被称为用沟槽选通的双扩散金属氧化物半导体场效应晶体管，简称“沟槽DMOS”。
如所安排，在沟槽4中传导性的和绝缘的材料6和10分别形成沟槽DMOS的栅极15和栅极氧化物层16。除此之外，从源极14到外延层18测量的深度L组成沟槽DMOS单元2的沟槽长度L。外延层18是沟槽DMOS单元2的漏极20的一部份。
当电势差加在本体12和栅极15之间的时候，在与栅极氧化物层16毗邻的本体区12之内容性地感生电荷，从而导致沟槽DMOS单元2的沟道21的形成。当另一个电势差加在源极14和漏极20之间的时候，电流经过沟道21从源极14流动到漏极20，而且该沟槽DMOS 2被说成是处于导通状态。
上述的传统沟槽DMOS装置具有固有的高阈电压。参照图1，阈电压被定义为在本体区12中形成沟道21需要加在栅极15和本体12之间的最小的电势差。阈电压取决于多种因素，包括栅极氧化物层16的厚度和本体区12的杂质浓度。
往往降低栅极氧化物层16的厚度以降低闽电压。不幸的是这种方式严重地削弱了沟槽DMOS的最终产出率和可靠性。例如，如同从图1中能够看到的那样，栅极氧化物层16越薄，传导性材料6通过栅极氧化物层16中的缺陷使半导体区域8发生短路的概率就越高。此外，减少氧化层厚度将增加栅极电荷，从而降低开关速度。
降低阈电压的另一种途径是降低本体区12的杂质浓度。图2展示沟槽DMOS单元的扩散特性。图2的X轴代表从图1所示的平坦表面22进入源极14、本体区12和漏区20测量的距离。例如，源区14位于x＝0和x＝xjs之间。类似地，本体区12定位于x＝xjs和X＝xjb之间。漏区20以x＝xjb为起点延续到图2的右侧边缘。图2的Y轴对应于各种区域的杂质浓度(绝对值)。
在正常的工作期间，漏区20和本体区12都是反向偏置的。因此，如图1所示，形成以耗尽宽度为W的耗尽区域24为特征的耗尽层。如本领域内公知的那样，区域的杂质浓度越低，延伸到该区域之中的耗尽宽度W就越宽。回过来参照图1，如果本体区12掺杂太轻，耗尽层24在工作期间可能到达源区14，从而造成不受欢迎的被称为“穿通”的效应。在穿通期间，电流不经过沟道21直接从源极14流到漏极20，于是引起击穿。
再一次参照图2，在从x＝xjs到x＝xjb的杂质曲线30下面的阴影区面积对应于储存在本体区12中的总电荷。通过降低本体区12的杂质浓度可以降低沟槽DMOS单元2的阈电压，如同用较低的曲线26(在图2中用虚线表示)图解式地展示的那样。然而，如上所述，降低本体区12中的杂质浓度将在沟槽DMOS 2中导致耗尽层24的加宽和增加穿通的可能性。
业已尝试使源区14扩散到比较深的深度，与本体杂质扩散曲线30相交，形成新的源结，如图2中由另一条虚线曲线28所示。降低本体区12中的杂质浓度，目的是减少储存在本体区12中的总电荷并借此降低阈电压。然而，在这种情况下穿通变得更有可能，因为耗尽层24在到达源区14之前移动的距离被减少。
另一种方式是在美国专利第5,907,776号中提出的。在这份专利中，用图3中的虚线30所示的，本体区的传统的掺杂物分布被改变。类似于图2的Y轴的图3中的Y轴，与半导体结构2的各种区域的杂质绝对浓度相对应。在图3中，源区14、本体区12和漏区20的杂质浓度分别用曲线64、66和68表示。再者，源区14位于平坦表面(x＝0)和x＝xjs之间，本体区12被置于x＝xjs和x＝xjb之间，而漏区20以x＝xjb为起点。应该注意在图3中，毗邻源极边界x＝xjs的本体杂质曲线66过高的杂质浓度被相对于用虚线表示的传统的本体杂质曲线30切去头部整平。在毗邻源极/本体边界x＝xjs的曲线66的杂质分布起几个功能作用。首先，由于降低了本体区12中的杂质浓度(并因此减少了总电荷)大幅度降低阈电压。此外，电荷方面的减少离耗尽区域24起源并延伸的体/漏边界x＝xjb是远的。因此，就耗尽层而言，在大部分本体区12中实际上在杂质浓度方面没有受到损害，而且杂质浓度的减少对于穿通几乎没有影响。
美国专利第5,907,776号指出图3所示的截头的本体扩散曲线66是通过本体区补偿(优选包括连续的注入步骤)形成的。例如，见第5栏的第48行到第6栏的第13行和第7栏的第39-56行。诸如硼之类的P-型材料是优选的，因为它需要比其它N-型对应物少的注入能量。用P-型杂质的补偿意味着本体区必须是N-型的，而且因此晶体管必然是P-N-P型的。然而，N-P-N结构(即，N-型沟槽装置)往往比P-N-P结构(即，P-型沟槽装置)更符合要求，因为这样的结构由于电子的迁移率比较高具有比较好的电流容量。然而，有N-型掺杂物的P-型本体区的补偿需要一个或多个高能注入步骤。例如，参照美国专利第5,907,776号的图6，当P-型的硼被用作注入物的时候，0.3微米的渗透距离(这是这份专利中的举例)需要83电子伏的注入能量。就同样的渗透深度而言，N-型掺杂物磷和砷需要200电子伏以上的诸如能量。可惜，这样的能量超出许多制造厂的局限。
发明内容
现有技术中的上述和其它的缺点可以用本发明的工艺克服。
依照本发明的一个实施方案，提供一种用来制造一个或多个沟槽DMOS晶体管的方法。在这个实施方案中，提供有第一导电类型的基片，而第一导电类型的外延层形成在基片上，优选地具有比基片低的多数载流子浓度。基片和外延层优选是N-型导电的并且优选是由硅组成的。
然后，在外延层的上半部分之内形成第二导电类型区，并且在外延层之内形成多个沟槽，以在第二导电类型区之内界定一或多个本体区。优选地形成第二导电类型区的步骤包括把掺杂物注入并扩散到外延层中，而形成沟槽的步骤包括在外延层上形成带图案的掩模层和穿过掩模层蚀刻沟槽。第二导电类型优选是P-型导电率，更优选是用硼掺杂物提供的。
随后形成衬垫沟槽的第一绝缘层，并且在与衬垫沟槽的第一绝缘层毗邻的沟槽之内设传导电区。第一绝缘层优选是氧化物层，而且优选地通过干氧化形成。导电区优选地是多晶硅区，而且优选地通过沉积一层多晶硅随后蚀刻该多晶硅层形成。
优选地通过湿蚀刻，通过至少沿着沟槽的上侧壁除去一部分第一绝缘层使部分本体区沿着上部侧壁露出，从而修改在一或多个本体区之内多数载流子浓度。然后，至少在本体区的暴露部分上形成氧化物层，从而在毗邻氧化物层的本体区之内造成多数载流子浓度降低的区域。例如，所述形成氧化物的步骤可以是在900℃到1100℃，更优选900℃到950℃的范围内变动的温度下进行的干氧化。变通地，氧化物层也可以在900℃到1100℃，更优选900℃到950℃的范围内温度下在蒸汽中形成。
在毗邻沟槽的本体区的上部之内形成多个第一导电类型的源区，使这些源区与本体区之内的多数载流子浓度降低的区域相邻。源区优选地通过提供带图案的掩模层和把掺杂物注入并扩散到本体区中形成。
本发明的一个优点是能够在不采取比较薄的栅极氧化物层(这将降低产出率和开关速度)和本质上不增加穿通的可能性的情况下建立低的阈电压。
另一个相关的优点是能够在维持足够低的阈电压的同时使氧化物厚度达到最大并因此使开关速度和产出率达到最大。
再一个优点是能够在不必求助于高注入能量或P-N-P结构的情况下在本体区中获得符合要求的杂质分布。
本领域内的普通技术人员在阅读下面的详细说明和权利要求书后，会即刻明了这些和其它的实施方案和优点。
附图说明
图1是传统的沟槽DMOS装置的剖视图。
图2是用于图1的沟槽DMOS装置的扩散分布图，示出各种区域的杂质浓度。
图3是用于图1的沟槽DMOS装置的另一个扩散分布图，示出各种区域的杂质浓度。
图4A-4F是剖视图，示出依照本发明的一个实施方案制造沟槽DMOS的方法。
图5举例说明在900℃下的干氧化中形成表面氧化物之后在硼掺杂的硅材料中大致的掺杂分布图。
具体实施方式
现在将参照用来展示本发明的优选实施方案的附图更全面地描述本发明。然而，这项发明可以体现在不同的形式中而且不应该受在此陈述的实施方案的局限。
现在参照图4A，N-掺杂的外延层202是在N+掺杂的基片200上生长的。例如，外延层202可能是55微米厚并且具有用于30V沟槽DMOS装置的3.4×1016cm-3的掺杂浓度。接下来，P-型本体区204通过注入、扩散和沟槽成形的程序在外延层202中形成。例如，外延层202可能是在50keV下以6×1013cm-3的剂量用硼注入的，然后在1100℃下扩散。然后，提供一个带图案的掩模层(未示出)，而且通过带图案的掩模层中的孔隙形成沟槽207。例如，沟槽207优选借助反应性离子蚀刻穿过掩模层中的孔隙干蚀刻到在1.0到2.0微米范围内的深度，从而形成不连续的P-型本体区204。然后，带图案的掩模层被除去，并且典型地通过干的氧化在整个结构的表面上形成氧化物层206。在300到700埃的范围内的氧化物厚度对膜层206是典型的。由此产生的结构被展示在图4A中。
然后，采用诸如CVD之类领域内公知的技术用多晶硅覆盖该结构的表面(和填充沟槽)。多晶硅被掺杂，例如，N-型，以便降低它的电阻率，典型地在20Ω/sq的数量级上。例如，N-型掺杂可以是在用三氯化磷CVD期间或通过注入砷或磷来完成的。然后，多晶硅层被蚀刻，例如，通过反应性离子蚀刻，以便优化它在沟槽之内的厚度并且把氧化物层206的某些部分暴露出来，如图4B所示。基于蚀刻均匀性方面的考虑，多晶硅层被略微过度蚀刻，而由此形成的多晶硅栅极区域210有在毗邻的P-型本体区204的顶表面下0.1到0.2微米的顶面(在图4B中被表示成距离“d”)。
一般地说，在形成沟槽DMOS中的这个点，氧化物层206被湿蚀刻到指标厚度，以形成注入氧化物。注入氧化物在随后的源区形成期间避免注入隧道效应、注入损害和重金属污染(见下文)。
反之，并且依照本发明的实施方案，氧化物层206经受更强的蚀刻，例如，通过增加湿蚀刻的时间。这把氧化物层206蚀刻到在多晶硅栅极区域210的上表面下面的某个点，从而形成图4C所示的不连续的栅极氧化物层区域206g。作为这个步骤的结果，一部分氧化物层206沿着沟槽的上侧壁被除去，从而把P-型本体区204的上半部分侧壁的某些部分204a以及上表面部分204b暴露出来。
接下来，如同在图4D中看到的那样，在图4C中展示的P-型本体区204的暴露表面204a、204b上生长衬垫氧化物层209。这个步骤完成若干功能。例如，如同在传统工艺中那样，衬垫氧化物层起注入氧化物的作用，在后来的源区形成期间避免注入隧道效应、注入损害和重金属污染。
此外，形成衬垫氧化物层209的步骤引起掺杂物(在这种情况下是硼)在P-型本体区204和如此形成的衬垫氧化物层209之间的再分布。
硼再分布的程度受氧化物形成条件的影响。例如，氧化物生长温度和氧化物生长条件(例如，干氧化或蒸汽氧化)两者都将影响硼的浓度分布。
硼原子在氧化处理步骤期间分布是已知的。在此不拘泥于理论分析，通过观察得到这种再分布是由三种并存的效应造成的：
(1)掺杂物偏析系数m，其中m＝CSi/COx
(2)在硅和氧化物中的掺杂物扩散系数之比，即Ddopant，Si/Ddopant，Ox以及
(3)抛物线的氧化率常数B和掺杂物在硅中的扩散系数的平方根之比，即
图5举例说明在干燥氧气中在900℃下形成氧化物表面之后在硼-掺杂的硅材料中的大致的掺杂分布。在图5中，氧化物区域对应于在x＝0(氧化物表面)和xi(氧化物/硅界面)之间的曲线的左侧。在图5中，硅区域对应于超过xi的区域的右侧。氧化之前，硅以总体浓度Cb均匀地掺杂。氧化之后，在图5的右侧的块状硅区保持在这个水平。然而，随着接近界面，在硅中的掺杂物浓度减少。在这种情况下，在硅界面处硼的浓度是硼在硅材料块(bulk)中的浓度Cb的大约20％。(作为对比，在界面处硼在氧化物层中的浓度是Cb的大约60％。)
下面的表格包含用初始浓度Cb氧化硅层之后在界面处硼在硅中浓度(Ci)与硼在硅主体中的浓度(Cb)之比。如同前面结合图5注意到的那样，当硅在干燥氧气中在900℃下被氧化时，这个比值大约为0.2(20％)。这个比值和一些其它比值在下表中被展示出来。从这张表中可以注意到比较大的再分布发生在界面于比较低的温度下，而且在用蒸汽氧化更大。
| 温度℃ | 干氧化之后的Ci/Cb | 在640托下蒸汽氧化之后的Ci/Cb |
| 900 | 0.2 | 0.14 |
| 1000 | 0.25 | 0.16 |
| 1100 | 0.39 | 0.20 |
| 1200 | 0.56 | 0.29 |
关于这个主题的附加信息可以在诸如Semiconductor TechnologyHandbook，pages 4.1 et seq.Technology Associates(1985)(半导体技术手册，第41页以下诸页，技术联合会，1985)之类的文献中找到，这份文献的揭示本文引入参考。
如同从前面看到的那样，通过在P-型本体区204的上部的暴露表面204a、204b上形成衬垫氧化物层209(见图4C和图4D)，在P-型本体区204中硼的浓度在氧化物209的界面处被减少。
随后，如图4D所示，提供一个带图案的掩模层211，该掩模层界定源区212。源区212通常是借助注入和扩散程序在P-型本体区204的上部内形成的。例如，源区212可以在120keV下注入砷，使其浓度达到5×1015到1×1016的范围。由此产生的结构示于图4D。如同从图4D中看到的那样，在注入源区212之后，与过去形成的衬垫氧化物层209相邻的P-型本体区204(并因此在氧化物界面在硼浓度方面被耗损)保留不变。
图4E展示在源极掺杂物扩散到例如大约035微米的深度从而增加了源区212的深度之后图4D的结构。这个步骤起增加衬垫氧化物层209的厚度的作用并且在多晶硅栅极区域210上形成氧化物层215。栅极氧化物206g邻接现在增厚的衬垫氧化物209的那些点在图4E中用虚线表示。即使在这个扩散步骤之后，仍然在其形成期间保留与衬垫氧化物层209相邻的一部分P-型本体区204(并因此在形成衬垫氧化物层步骤中经历硼掺杂物的重新分布)。所以，随着接近P-型本体区204的这个部分中的氧化物界面，硼的浓度相对于衬垫氧化物层生长之前存在的浓度下降。这对应于在直接毗邻源区212的沟槽区域中硼浓度的下降。
通过在图4E中沿着线x′-x′检查接近于在图3中所示的那种不采取高注入能量或P-N-P结构的掺杂浓度分布可以看到这种掺杂物的再分布。明确地说，N+源区212具有类似于在图3中位于x＝0和x＝xjs之间的区域的掺杂分布；P-型本体区204具有类似于在图3中位于x＝xjs和x＝xjb之间的区域的掺杂分布；而N-掺杂外延层202具有类似于在图3中超过x＝xjb的区域的掺杂分布。因此，在N+源区212中的掺杂浓度是用曲线64近似的，在P-型本体区204中的掺杂浓度是用曲线66近似的，而在N-掺杂外延层202中的掺杂浓度是用图3的曲线68近似的。如同前面讨论过的那样，通过形成毗邻P-型本体区204上部的衬垫氧化物层209，在氧化物界面处P-型本体区204中硼浓度降低。这个降低硼浓度的区域对应于曲线66的左侧。用虚线表示的曲线30代表在缺乏用于栅极氧化物层206g的深蚀刻步骤和缺乏形成衬垫氧化物层209时可能存在的近似的掺杂分布图。
再者，凭借本发明的程序，一个类似于在美国专利第5,907,776号中讨论过的令人向往的掺杂分布可以在P-型本体区中建立，而不必采取高注入能量或P-N-P结构。如同先前所述的，这样的掺杂分布是有益的，因为可以建立低阈电压，而不采取较薄的栅极氧化物层(这会降低产出率和开关速度)并且实质上不增加穿通的可能性。明确地说，本发明人业已发现，通过在900℃下在干燥的氧气中让衬垫氧化物层209生长到大约200埃的厚度，对30V的器件可以实现把阈电压可以降低0.4伏，而且在开关速度或穿通阻抗方面没有实质上的牺牲。
在发生源极扩散之后，图4E的装置是采用传统的处理步骤完成的。例如，可以通过PECVD在整个结构上形成BPSG(硼磷硅酸盐玻璃)层，然后设置带图案的光敏抗蚀剂层。然后，这个结构可以被蚀刻，通常通过反应性离子蚀刻，除去在每个源区212的至少一部分上的BPSG和氧化物层，而留下BPSG层214、氧化物层209和多晶硅栅区210上的氧化物层215后面的区域(因此确保栅极区域是绝缘的)。然后，除去光敏抗蚀剂层，并且为该结构提供连接源区212的金属连接层216。通常还结合基片200提供金属接触218。由此产生的结构是示于图4F中。
虽然各种不同的实施方案在此已被明确地举例说明和描述，但是人们应该理解本发明的修改方案和变化被上述的教导所覆盖并且在权利要求书的范围之内，不脱离本发明的精神和倾向性范围。例如，本发明的方法可能被用来形成这样一种结构，在该结构中各种不同的半导体区域的导电率与本文描述的那些恰好相反。
Claims (24)
1.一种制造一个或多个沟槽DMOS晶体管的方法，该方法包括：
提供第一导电类型的基片，
在所述的基片上形成所述的第一导电类型的外延层，所述外延层具有比所述基片低的多数载流子浓度；
在所述的外延层的上部之内形成第二导电类型区；
在所述的外延层内形成众多沟槽，所述的沟槽在第二导电类型的所述区域内定义一个或多个本体区；
形成衬垫所述沟槽的第一绝缘层；
在与衬垫着所述沟槽的第一绝缘层毗邻的所述沟槽之内提供导电区；
至少沿着所述沟槽的上部侧壁将一部分所述的第一绝缘层除去，以致所述本体区的各部分沿着所述的上部侧壁露出；
至少对所述本体区的所述的暴露部分进行氧化处理，以形成氧化物层，所述氧化步骤发生在与所述的氧化物层毗邻的所述本体区内多数载流子浓度降低的区域；以及
在毗邻所述沟槽的所述本体区的上部内，形成多个所述第一导电类型的源区，所述源区与所述本体区内的所述多数载流子浓度降低的区域相邻。
2.根据权利要求1的方法，其特征在于，所述的基片是硅基片，而且所述的外延层是硅层。
3.根据权利要求1的方法，其特征在于，形成第二导电类型区的步骤包括把掺杂物注入并扩散到外延层中。
4.根据权利要求1的方法，其特征在于，形成沟槽的步骤包括在外延层上形成带图案的掩模层，以及穿过所述掩模层蚀刻所述沟槽的步骤。
5.根据权利要求1的方法，其特征在于，所述的第一绝缘层是氧化物层。
6.根据权利要求1的方法，其特征在于，形成第一绝缘层的步骤包括借助干氧化作用提供氧化物层。
7.根据权利要求1的方法，其特征在于，至少沿着沟槽的上侧壁除去一部分第一绝缘层的步骤是借助湿蚀刻进行的。
8.根据权利要求1的方法，其特征在于，导电区是多晶硅区。
9.根据权利要求1的方法，其特征在于，在所述的沟槽内提供导电区的步骤包括沉积多晶硅层，并且随后蚀刻该多晶硅层。
10.根据权利要求1的方法，其特征在于，至少对本体区被暴露出来的上侧壁部分进行氧化的步骤包括在900℃到1100℃范围的温度下的干氧化。
11.根据权利要求10的方法，其特征在于，温度在900℃到950℃的范围。
12.根据权利要求1的方法，其特征在于，至少对本体区被暴露出来的上侧壁部分进行氧化的步骤包括在900℃到1100℃范围的温度下在蒸汽中的氧化。
13.根据权利要求12的方法，其特征在于，温度是在900℃到950℃的范围内。
14.根据权利要求1的方法，形成源区的步骤包括形成带图案的掩模层和把掺杂物注入并扩散到本体区中的步骤。
15.根据权利要求1的方法，其特征在于，所述的第一导电类型是N-型导电，而所述的第二导电类型是P-型导电。
16.根据权利要求1的方法，其特征在于，所述的本体区是用硼掺杂的。
17.根据权利要求1的方法，其中
所述第一导电类型的基片为N-型硅基片；
所述第二导电类型区是P-型区域；
所述第一绝缘层是氧化物层。
18.根据权利要求17的方法，其特征在于，导电区是多晶硅区。
19.根据权利要求17的方法，其特征在于，至少在P-型本体区的上侧壁的暴露部分上进行氧化步骤包括在900℃到1100℃的温度范围下的干氧化。
20.根据权利要求19的方法，其特征在于，温度是在900℃到950℃的范围内。
21.根据权利要求17的方法，其特征在于，至少在P-型本体区的上部侧壁的暴露部分上进行氧化步骤包括在900℃到1100℃的范围内的温度下在蒸汽中进行的湿氧化。
22.根据权利要求21的方法，其特征在于，温度是在900℃到950℃的范围内。
23.根据权利要求17的方法，其特征在于，所述的P-型本体区是用硼掺杂的。
24.一种在沟槽DMOS晶体管之内修正本体区中的多数载流子浓度的方法，该方法包括：
提供与一个或多个沟槽毗邻的一个或多个本体区，所述的一个或多个沟槽被衬以第一绝缘层；
至少沿着所述沟槽的上侧壁除去所述第一绝缘层的一部分，使得沿着所述的上部侧壁露出所述本体区的部分；以及
至少对所述的本体区的所述的暴露部分上进行氧化处理，以形成氧化物层，所述的氧化步骤导致在与所述氧化物层毗邻的所述本体区内的区域中，多数载流子的浓度降低。
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