TW476136B - Method of forming a trench DMOS having reduced threshold voltage - Google Patents
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Description
4f76136 A7 B7 五、發明說明（1) 發明部份 (請先閱讀背面之注意事項再填寫本頁) 本發明一般係有關微電子電路，且更明確言之，係有 關製造溝式DMOS裝置之方法。 發明背景 使用溝閘極之金氧半導體場效電晶體（MOSFET)裝置 提供低接通電阻，且常用於低功率應用上。在溝式 MOSFET裝置中，通道成垂直安排，而非大部份平面構造 中之水平安排。圖1顯不普通溝鬧MOSFET裝置之斷面 圖，具有一單位胞由參考編號2標示。該MOSFET胞2 包含一溝4，塡以導電性材料6，由一薄層之絕緣材料1 〇 與砂區8分開。一主體區12擴散於晶膜層18中，及 一源區1 4轉而擴散於主體區1 2中。由於使用此二擴散 步驟，此種電晶體通常稱爲雙擴散金氧半導體場效電晶體 ，具有溝閘極，或簡稱爲"溝式DMOS”。 經濟部智慧財產局員工消費合作社印製 如所安排，在溝4中之導電性及絕緣材料6及10 分別形成溝式DMOS之閘極15及閘氧化物層16。而且 ，自源極14至晶膜層1 8所量度之深度L構成溝式 DMOS胞2之通道長度L。晶膜層18爲溝式DMOS胞 2之汲極20之一部份。 當電位差施加於主體12及閘極15上時，電容感應 產生電荷於主體區1 2內鄰近閘氧化物層1 6處，導致形 成溝式DMOS胞2之通道21。當另一電位差施加於源極 14及汲極20上時，電流自源極14流經通道21而至汲 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 476136 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（2) 極20，且溝式DM0S2稱爲在電源通狀態。 上述之普通溝式DMOS裝置具有固有之高臨界電壓。 參考圖1，臨界電壓訂定爲閘極15及主體12間之最小 電位差，此爲製造通道21於主體區12中之所需。臨界 電壓取決於多種因素，包括閘氧化物16之厚度，及主體 區1 2之摻雜濃度。 常減小閘氧化物1 6之厚度，以降低臨界電壓。不幸 ’此法嚴重降低溝式DMOS之最後生產良率及可靠性。例 如，如自圖1可見，閘氧化物層16愈薄，導電性材料6 通過閘氧化物層1 6中之缺陷短路半導體區8之可能率愈 高。而且，氧化物厚度之減小增加閘電荷，減小切換速度 〇 減小臨界電壓之另一方法爲降低主體區1 2之雜質濃度 。 圖2顯示一溝式DMOS胞之擴散輪廓。圖2之X軸 線表示自圖1之平面表面22並進入源極14，主體區12 ，及汲區20中之距離。例如，源區14位於x = 〇至 χ = 之間。同樣，主體區12位於x = xjs及x = 之間。 汲區20開始於x = xu並繼續至圖2之右邊。圖2之y 軸線相當於各區之雜質濃度（絕對値）。 在正常操作期間中，汲區20及主體區12受反向偏 壓。故此，形成一空乏層，其特徵爲一空乏區24，具有空 乏寬度W，如顯示於圖1。如本藝中所熟知，一區中之 雜質濃度愈低，延伸進入該區中之空乏寬度愈大。回頭參 考圖1，如主體區12摻雜太輕，空乏層24在操作期間 (請先閱讀背面之注意事項再填寫本頁) -♦裝 訂i 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5- 476136 A7 __B7__ 五、發明說明（3) 中會到達源區14，產生稱爲"擊穿’’之不需要效應。在 擊穿之期間中，電流自源極14直接流至汲極20，而不^ 過通道21，且引起崩潰。 再參考圖2，在雜質曲線30下面自x = 至x = Xjb 之蔭影區相當於儲存於主體區2中之全部電荷。可由減少 主體區12之雜質濃度降低溝式DMOS胞2之臨界電壓， 如由較低之曲線26顯示（以虛線顯示於圖2中）。然而 ，主體區12中雜質濃度之降低導致空乏區24加寬，並 增加溝式DMOS 2中擊穿之可能性，如上述。 亦有嘗試擴散源區14至較深之深度，如圖2中由 另一虛線曲線2 8顯不’與主體雑質擴散曲線3 0相交， 以形成一新源接面。與減少主體區1 2中之雜質濃度同樣 ，其目的在減少主體區1 2中所儲存之總電荷，且從而降 低臨界電壓。然而，在此情形，擊穿更爲可能，因爲空乏 層24延伸到達源區14前之距離減小。 又另一方法顯示於美專利5,907,776號。在此專利中 ，改變主體區之普通摻雜劑輪廓，由圖3中虛線30顯示 。與圖2類似之圖3之y軸線相當於半導體結構2之 各區之雜質濃度。在圖3中，源區14，主體區12，及汲 區20之雜質濃度分別由曲線64， 66，及68表示。 而且’源區14位於平面表面（χ = 〇)及χ=：χυ之間，主體 區12置於χ = 及x^b之間，及汲區20開始於x = 。應注意在圖3中，鄰接源邊界x = XjS之主體雜質曲線 66之過度雜質濃度較之普通主體雜質曲線30截頭，此以 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂----- 經濟部智慧財產局員工消費合作社印製 -6 - 經濟部智慧財產局員工消費合作社印製 476136 A7 _____B7___ 五、發明說明（4) 虛線顯不。鄰接源/主體父界x = x j $之曲線6 6之雜質輪 廓之推平有若干功能。第一，由於主體區1 2中雜質濃度 減少（且因而總電荷減少），臨界電壓大爲減小。而且， 電荷之減少遠離主體/源交界x = Xjb，空乏區24自此處 開始及延伸。結果’就空乏層而論，實際未損及主體區1 2 之大體中之雜質濃度，且雜質濃度之減少甚少影響擊穿。 美專利5,907,776號說明圖3之截頭之主體擴散曲線 66由主體區補償產生，宜包括連續植入步驟。閱例如行 5之列4 8至行6之列13以及行7之列3 9 - 5 6。P型材 料宜爲諸如硼，因爲此需要較之其他N型對手爲小之植入 能量。以P型雜質補償意爲主體區需爲N型，且因而電 晶體需爲P-N-P類。然而，N-P-N結構常較P-N-P(即 P通道裝置）結構爲佳，因爲由於電子移動率較高，此結 構具有較佳電流能力。然而，以N型雜質補償P型主體 區需要一^或更多之局能量植入步驟。例如，參考美專利 5,907,776之圖6，當使用P型硼爲植入族群時，〇.3微 米之穿透距離（此示範於該專利中）需要植入能量83eV 。在相同之穿透深度，N型摻雜劑磷及砷需要植入能量爲 200eV或以上。不幸，此能量超出許多製造工廠之限度。 發明槪要 先行技藝之以上及其他缺陷由本發明方法克服。 依據本發明之一實施例，提供一種用以製造一或更多 溝式DMOS電晶體之方法。在此實施例中，供應第一導電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂--- 476136 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（5 ) 性型之一基體，並構製第一導電性型之一晶膜層於基體上 ’宜具有較基體爲低之主載子濃度。基體及晶膜層宜爲N 型導電性，且宜爲矽所製。 然後構製一第二導電性型之區於晶膜層之上部份內， 及構製多個溝於晶膜層內，以界定一或更多主體區於第二 導電性型之區內。構製第二導電性型之區域之步驟宜包括 植入及擴散一摻雜劑於晶膜層中，及構製溝之步驟包括構 製一圖案蔽罩層於晶膜層上，並通過蔽罩層蝕刻該等溝。 第二導電性型宜爲P型導電性，更宜由硼摻雜劑提供。 其後構製一第一絕緣層襯墊於溝中，並設置一導電性 區於溝內，鄰接襯墊該等溝之第一絕緣層/第一絕緣層宜 爲氧化物層，且宜由乾氧化構製。導電性區宜爲多晶矽區 ，且宜由沉積一層多晶矽，及其後蝕刻該多晶矽層製成。 一或更多主體區內之主載子濃度加以修改，宜由濕蝕 刻移去沿該等溝之至少上側壁上之第一絕緣層之一部份， 俾露出沿上側壁上之主體區之部份。然後構製一氧化物層 於主體區之至少露出部份上，導致鄰接氧化物層之主體區 內減少之主載子濃度之區域。此氧化物構製步驟例如可爲 在溫度範圍自900至1100 °C，更宜900至950 °C之乾 氧化法。或且，氧化物層可在溫度範圍自900至1100 °C，更宜9 00至950 °C之蒸氣中製造。 構製第一導電性型之多個源區於鄰接該等溝之主體區 之上部份內，俾源區鄰接主體區內之減少之主載子濃度之 區域。宜由設置一圖案蔽罩層’並植入及擴散一摻雜劑於 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -8- ----------- I I-----訂---------Awi (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 476136 A7 B7 _ 五、發明說明（6 ) 主體區中，構製該等源區。 本發明之一優點爲可建立一低臨界電壓，而無需籍助 較薄之閘氧化物（此會降低良率及切換速度），且無大幅增 加擊穿之可能。 另一有關之優點爲氧化物厚度及因而切換速度及良率 可最大，同時保持足夠低之臨界電壓。 又另一優點爲可獲得主體區中所需之雜質輪廓，而無 需藉助高植入能量或P-N-P結構。 精於本藝之人士於複習以下詳細說明及申請專利範圍 後，可容易明瞭此等及其他實施例及優點。 附圖簡述 圖1爲普通溝式DMOS裝置之斷面圖。 圖2爲圖1之溝式DMOS裝置之擴散輪廓，顯示各 區之雜質濃度。 圖3爲圖1之溝式DMOS裝置之其他擴散輪廓，顯 示各區之雜質濃度。 圖4 A - 4 F爲結構圖，顯示本發明之一實施例之溝式 DMOS之製造方法。 圖5顯不在9 0 0 °C之乾氧氣中表面氧化物成形後， 在硼摻雜矽材料中之接近摻雜輪廓。 主要元件對照表 2 單位胞 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9- ίι·裝--------訂---------· (請先閱讀背面之注意事項再填寫本頁) 476136 A7 B7 五、發明說明（7) 6 導電性材料 10 絕緣材料 1 6 閘氧化物 20 汲區 21 通道 200 基體 202 晶膜層 2 04 主體區 206 氧化物層 207 溝 210 多晶砂閘區 211 圖案蔽罩層 212 源區 (請先閱讀背面之注意事項再填寫本頁} 訂---- 經濟部智慧財產局員工消費合作社印製 發明之詳細說明 現參考附圖’更詳細說明本發明於下，附圖顯示本發 明之較佳實施例。然而，本發明可具體表現於不同之形態 ，且不應解釋爲限於此處所述之實施例。 現參考圖4A ’ 一 N摻雜晶膜層202生長於一 N + 摻雜之基體200上。例如，晶膜層202可爲5.5微米厚 ，並具有摻雜度爲3.4xl016cm·3，用於30V溝式DMOS 裝置。其次，由植入，擴散，及溝製造方法構製P體區 204於晶膜層202中。例如，可由硼在50keV上以劑量 6xl0l3cm·3植入於晶膜層202中，隨後在11〇〇 .°C上擴散 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 髻 476136 A7 B7 五、發明說明（8) 。然後設置一圖案蔽罩層（未顯示），並通過圖案蔽罩層 中之孔構製溝207 。溝207宜經由反應性離子蝕刻法通 過蔽罩層中之孔乾蝕刻至自1.0至2.0微米範圍之深度， 製成分立之P體區204。然後移去圖案蔽罩層，並構製一 氧化物層206於整個結構之表面上’普通使用乾氧化法。 層206之氧化物厚度普通在300至700埃之範圍。所成 結構顯示於圖4A。 結構之表面然後由一多矽（即多晶矽）層覆蓋（及塡 入各溝），使用本藝所知之技術，諸如CVD。多晶矽摻 雜例如爲N型，以減小其電阻，普通爲20 Ω /平方。N 型摻雜例如可在CVD期間中由氯化磷實施’或由砷或磷 植入。然後，例如由反應性離子蝕刻法蝕刻多晶矽層’以 最佳化溝內之其厚度，並露出多晶矽層206之部份’如顯 示於圖4B。由於蝕刻均勻性關係，多晶矽層稍爲過度蝕刻 ，且如此形成之多晶矽閘區2 10普通具有頂表面在P體 區204之鄰近頂表面下方0.1至0.2微米（在圖4B中 顯示如距離"d”）。 在構製溝式DMOS之此際，氧化物層206普通加以 濕蝕刻至一目標厚度，以形成成一植入氧化物。在其後構 製源區之期間中，植入氧化物避免植入通道效應，植入損 壞，及重金屬污染（閱以下）。 反之，及依據本發明之一實施例，氧化物層206接 受更嚴格之蝕刻，例如，增加濕蝕刻之時間。此蝕刻氧化 物層206至多晶矽閘區210之上表面下方之處.，形成分 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂--- 經濟部智慧財產局員工消費合作社印製 476136 A7 B7 五、發明說明（9) 立之閘氧化物區206g，如顯示於圖4C。由此步驟之結 果，氧化物層206之一部份沿溝之上側壁移去’露出上側 壁部份204a，以及P體區204之上表面部份204b。 其次，如顯示於圖4D， 一墊氧化物層209生長於 P體區204之露出表面204a， 204b上，顯示於圖4C。 此步驟執行若干功能。例如，如在普通方法中’墊氧化物 層作用如植入氧化物，在其後構製源區之期間中，避免植 入通道效應，植入損壞，及重金屬污染。 而且，構製墊氧化物層2 0 9之步驟導致摻雜劑’在 此例中爲硼之重行分佈於P體區204及如所製之墊氧化物 層209之間。 硼重行分佈之程度受氧化物形成條件之影響。例如， 氧化物生長溫度及氧化物生長條件（例如乾氧化或蒸氣氧 化）影響硼濃度輪廓。 知道在氧化處理步驟之期間中’硼原子重行分佈。不 希望拘泥於理論，經觀察此重行分佈由於同時發生之三效 應所引起： (1) 摻雜劑隔離係數m，在此=Csi/C〇x， (2) 摻雜劑在砂及氧化物中之擴散係數之比率，或
Odopant ' Si/Ddopant * Ox J /¾. (3) 拋物線氧化率係數及摻雜劑在砍中之擴散係數之根 之比率，或B/DSl 。 圖5顯示在900 °C之乾氧氣中構製表面氧化物後， 在硼摻雜之矽材料中之接近摻雜輪廓。在圖5 .中’氧化 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------· 經濟部智慧財產局員工消費合作社印製 -12^ 476136 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（ι〇) 物區相當於x = 0(氧化物表面）及Xi(氧化物/矽介面） 間之圖左部。矽區相當於圖5之右部，在^外之區域。 在氧化之前，以大體濃度Cb均勻摻雜矽。在氧化後，在 圖5之右部之大體矽區保持於此程度。然而，當接近介面 時，矽中之摻雜劑濃度降低。在此情形，在矽介處之硼濃 度約爲在該大體中之硼濃度Cb之20%(比較言之，在介 面處之氧化物層中硼之濃度約爲Cb之60%)。 下表包含在具有初始濃度Cb之矽層氧化後，在介面處 之矽中硼濃度（Cd與矽大體中硼濃度（C〇之比率。如以上 有關圖5所述，在矽在900 °C之乾氧中氧化之情形，此比 率約爲0.2(20%)。 此比率及若干其他顯示於下表中。自此 表注意，較大之重行分佈在較低溫度及蒸氣氧化之情形發 生於介面處。 溫度（°C)乾氧化後Ci/Cb在640torr上蒸氣氧化後Ci/Cb 900 0.2 0.14 1000 0.25 0.16 广 1100 0.39 0.20 1200 0.56 0.29 此題目之其他資訊可參閱例如"半導體技術手冊"，頁4· 1， 技術協會（1 9 8 5 )，其發表列作參考。 如自以上可見，由構製墊氧化物層209於P體區 204之上部份之露出表面204a ， 204b上（閱圖4C及圖 4D)，在氧化物209之表面處之P體區204中.之硼濃度 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）· -13- ----------—·裝--------訂---------^9 *·鲁 (請先閱讀背面之注意事項再填寫本頁) 476136 A7 _____B7__ 五、發明說明（11) 減少。 其後，如顯示於圖4D，設置一圖案蔽罩層21 1，此 界定源區2 1 2。源區2 1 2普通經由植入及擴散法構製於p 體區204之上部份內。例如，源區212可由砷在 120keV上植入至5xl015至lxl〇16cm·3範圍之濃度。製成 之結構顯示於圖4 D。如顯示於圖4 D，在源區2 12植入 、後，P體區204之一部份保留，此鄰接所製（且故此在氧 化物介面處無硼濃度）之墊氧化物層209。 圖4E顯示在源摻雜劑擴散例如至約0.35微米之深度 ， 增加源區212之深度後圖4 D之結構。此步驟用以增 加墊氧化物層209之厚度，並構製一氧化物層215於多 晶矽閘區210上。閘氧化物206g銜接現加厚之墊氧化 物層209之處由圖4E中之虛線顯示。在墊氧化物層構製 之期間中（且故此，在墊氧化物層構製步驟之期間中，進 行硼摻雜劑之重行分佈），即使在此擴散步驟後，鄰接墊 氧化物層209之P體區204之一部份保留。結果，當氧 化物介面接近P體區204之此部份時，硼濃度較之墊氧 化物層生長前所存在之濃度減少。此相當於在源區直接鄰 近之通道區中硼濃度減少。 此摻雜劑之重行分佈可由檢查沿圖4E之線χ、-χ"上 之摻雜濃度輪廓見到，此接近圖3所示者，而無需藉助高 植入能量或Ρ-Ν-Ρ結構。明確言之，Ν+源區212具有 摻雜輪廓與圖3之χ = 0及x = 〇間之區域相同；Ρ體區204 具有摻雜輪廓與圖3之x = 。及x = n間之區域相同；及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱^ '"""" (請先閱讀背面之注意事項再填寫本頁)
裝--------訂-----I 經濟部智慧財產局員工消費合作社印製 476136 A7 ___ B7 _ 五、發明說明（12) (請先閱讀背面之注意事項再填寫本頁) N摻雜晶膜層202具有摻雜輪廓與圖3之xu外之區 域相同。故此，N+源區212中之摻雜濃度接近圖3之 曲線64，P體區204之摻雜濃度接近曲線66，及N摻 雜晶膜層2 0 2之摻雜濃度接近曲線6 8。如以上所討論， 由構製一墊氧化物層209鄰接P體區204之上部份， 在氧化物介面處之P體區204中之硼濃度減少。此硼濃 度減少之區域相當於曲線66之左部。以虛線顯示之曲線 30代表在無閘氧化物206g之蝕刻回步驟及無墊氧化物層 2 0 9構製時所存在之接近摻雜輪廓。 而且，由本發明之方法，諸如美專利5,907,776號中 所討論之需要之摻雜輪廓可建立於P體區中，而無需藉助 高植入能量或P-N-P結構。如前述，此一摻雜輪廓有利， 因爲可建立低臨界電壓，而無需藉助較薄之閘氧化物（此 會減少良率及切換速度），且不大幅增加擊穿之可能性。 明確言之，本發明者等已發現，由在乾氧氣中以900 °C生 長墊氧化物層209至約200埃之厚度，可對30V之裝置 達成臨界電壓降低0.4伏，而無明顯犧牲切換速度或擊穿 電阻。 經濟部智慧財產局員工消費合作社印製 在已發生源擴散後，使用普通處理步驟完成圖4E之 裝置。例如，可構製一 BPS G(矽酸磷硼玻璃）層於整個 結構上，例如使用PECVD，並設置圖案蔽罩層。然後普 通可由反應性離子蝕刻法鈾刻該結構，移去每一源區2 1 2 之至少一部份上之BPSG及氧化物層，同時留下BPSG層 214，氧化物層209，及多晶矽閘區210上之氧化物層 本#氏張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -15 - 一 " 476136 A7 B7 五、發明說明（13) 2 1 5之區域（如此確保閘區絕緣）。然後移去光阻層，並設 置金屬接觸層2 1 6於該結構，此接觸源區2 1 2。普通亦設 置有關基體200之金屬接觸點218。所製成之結構顯示於 圖4F。 雖此處特別顯示及說明各種實施例，但應明瞭以上技 術包含本發明之修改及改變，且在後附申請專利範圍內， 而不脫離本發明之精神及預定範圍。例如。本發明之方法 可用以製造具有各種半導體區之導電性與此處所述相反之 結構。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
Claims (1)
- 經濟部智慧財產局員工消費合作社印製 476136 A8 B8 C8 ___ D8 六、申請專利範圍 1. 一種製造一或更多溝式dmos電晶體之方法，包 括： 提供第一導電性型之一基體； 構製該第一導性型之一晶膜層於基體上，該晶膜層具 有一主載子濃度低於基體； 構製第一導電性型之一區於晶膜層之上部份內； 構製多個溝於晶膜層內，該等溝界定一或更多主體區 於第二導電性型之區域內； 構製一第一絕緣層，此襯墊於該等溝； 提供一導電性區於溝內，鄰接襯墊於溝之第一絕緣層; 移去沿溝之至少上側壁上之第一絕緣層之一部份，俾 主體區之部份沿上側壁露出； 構製一氧化物層於主體區之至少露出部份，該構製氧 化物層之步驟導致鄰接氧化物層之主體區內減少之主載子 濃度之區域；及 構製多個第一導電性型之源區於鄰接溝之主體區之上 部份內，該等源區鄰接主體區內之減少之主載子濃度之區 域。 2. 如申請專利範圍第1項所述之方法，其中，基體 爲石夕基體，及晶膜層爲砂層。 3. 如申請專利範圍第1項所述之方法，其中，構製 第二導電性型之區域之步驟包括植入並擴散一摻雜劑於晶 膜層中。 4. 如申請專利範圍第1項所述之方法，其中，構製 本紙張尺度適用中國國家標準（CNS〉A4規格（210X 297公羡） -17 - -----^---------訂---------0 (請先閱讀背面之注意事項再填寫本頁) 476136 A8 B8 C8 P8__: 六、申請專利範圍 該等溝之步驟包括構製圖案蔽罩層於晶膜層上，並通過蔽 罩層蝕刻該等溝。 5 ·如申請專利範圍第1項所述之方法，其中，第一 絕緣層爲氧化物層。 6·如申請專利範圍第1項所述之方法，其中，構製 第一絕緣層包括經由乾氧化法設置一氧化物層。 7. 如申請專利範圍第1項所述之方法，其中，經由 濕飩刻執行移去沿該等溝之至少上側壁上之第一絕緣層之 一部份之步驟。 8. 如申請專利範圍第1項所述之方法，其中，導電 性區爲多晶矽區。 9. 如申請專利範圍第1項所述之方法，其中，設置 該等溝內之導電性區之步驟包括沉積一多晶砍層，及其後 蝕刻該多晶矽層。 10. 如申請專利範圍第1項所述之方法，其中，構 製氧化物層於主體區之至少露出之上側壁部份上之步驟包 括在溫度範圍自900至1 100 °C上乾氧化。 1 1.如申請專利範圍第1 0項所述之方法，其中，該 溫度範圍自900至950 °C。 1 2.如申請專利範圍第1項所述之方法，其中，構 製氧化物層於主體區之至少露出之上側壁部份上之步驟包 括在溫度範圍自900至1100 °C之蒸氣中氧化。 1 3 .如申請專利範圍第1 2項所述之方法，其中’該 溫度範圍自900至950 °C。 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18 - 476136 A8 B8 C8 D8 ☆、申請專利範圍 14 ·如申請專利範圍第1項所述之方法，其中，構 製源區之步驟包括構製一圖案蔽罩層，及植入及擴散一摻 雜劑於主體區中之步驟。 (請先閱讀背面之注意事項再填寫本頁) 15. 如申請專利範圍第1項所述之方法，其中，第_ 導電性型爲N型導電性，及第二導電性型爲p型導電性 〇 16. 如申請專利範圍第1項所述之方法，其中，主體 區以硼摻雜。 17. ——種製造一或更多溝式DMOS電晶體之方法，包 括： 提供一 N型矽基體； 構製一 N型矽晶膜層於基體上，該晶膜層具有較基體 爲低一摻雜濃度； 構製一 P .型區於晶膜層之上部份內； 構製多個溝於晶膜層內，該等溝界定一或更多P體區 於P型區內； 構製一第一絕緣層，此襯墊於該等溝； 經濟部智慧財產局員工消費合作社印製 提供一導電性區於該等溝內，鄰接襯墊於該等溝之第 一氧化物層； 移去沿該等溝之至少上側壁上之第一氧化物層之一部 份，俾P體區之部份沿上側壁露出； 構製一第二氧化物層於P體區之至少露出部份上， 該構製第二氧化物層之步驟導致鄰接第二氧化物層之P體 區內減少之P型載子濃度之區域；及 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19 - 476136 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 ____ D8 ___々、申請專利範圍 構製多個N型源區於鄰接該等溝之P體區之上部份 內，該等P型源區鄰接p體區內之減少之P型載子濃度 之區域。 1 8 ·如申請專利範圍第17項所述之方法，其中，導 電性區爲多晶砍區。 19. 如申請專利範圍第17項所述之方法，其中’構 製氧化物層於P體區之至少露出之上側壁部份上之步驟包 括在溫度範圍自900至1100 °C上乾氧化。 20. 如申請專利範圍第19項所述之方法，其中，該 溫度範圍自900至950 °C。 2 1.如申請專利範圍第1 7項所述之方法’其中，構 製氧化物層於P體區之至少露出之上側壁部份上之步驟包 括在溫度範圍自900至1 100 °C之蒸氣中濕氧化。 22.如申請專利範圍第21項所述之方法，其中，該 溫度範圍自900至950 °C。 23·如申請專利範圍第17項所述之方法，其中，該 P體區由硼摻雜。 24. —種修改溝式DMOS電晶體內之主體區中之主載 子濃度之方法包括： 提供一或更多主體區鄰接一或更多溝，該一或更多溝 由一第一絕緣層襯墊； 移去沿該等溝之至少上側壁上之第一絕緣層之一部份 ，俾主體區之部份沿上側壁露出；及 構製一氧化物層於主體區之至少露出部份上，該構製 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ：297公釐.) -20- 476136 A8 B8 C8 D8 六、申請專利範圍 氧化物層之步驟導致鄰接氧化物層之主體區內減少之主載 子濃度之區域。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -21 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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