JP4028482B2 - トレンチゲート電極を有するパワーｍｏｓｆｅｔ及びその製造方法 - Google Patents

トレンチゲート電極を有するパワーｍｏｓｆｅｔ及びその製造方法 Download PDF

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Description

本発明は、パワーＭＯＳＦＥＴに関し、特に、優れたオン抵抗特性およびブレークダウン特性を有するトレンチゲートパワーＭＯＳＦＥＴに関する。また、本発明は、そのようなＭＯＳＦＥＴを製造する方法に関する。
図１は、従来のトレンチゲートパワーＭＯＳＦＥＴ１０の断面図である。ＭＯＳＦＥＴ１０はＮ＋半導体基板１１中に形成されており、半導体基板１１上には、エピタキシャル層１２が成長されている。Ｎ−エピタキシャル（Ｎ−ｅｐｉ）層１２の上面から下方に延在するトレンチ１４内にはゲート１３が形成されている。このゲートは、一般に、多結晶シリコン（ポリシリコン）によって形成されており、酸化膜層１５によってＮ−エピタキシャル層１２から電気的に絶縁されている。ゲート１３に印加される電圧は、Ｐ−本体１７中のトレンチ１４の壁に隣接して位置するチャネルを介して、Ｎ＋ソース１６とドレイン１８との間で流れる電流を制御する。ドレイン１８は、Ｎ−エピタキシャル層１２とＮ＋基板１１とを有している。金属接点層１９は、Ｎ＋ソース１６と電気的に接触するとともに、Ｐ＋本体接点領域２０を介してＰ−本体１７と電気的に接続している。一般に、同様の金属接点層（図示せず）がドレイン１８の底部と電気的に接続される。
理想的には、ＭＯＳＦＥＴは、オフの時に抵抗が無限となりオンの時に抵抗が０になる完全スイッチとして動作する。実際には、この目的を達成することはできないが、それにも関わらず、ＭＯＳＦＥＴの効率に関する２つの重要な指標は、そのオン抵抗とアバランシェブレークダウン電圧（以下、“ブレークダウン電圧”という）である。他の重要な基準は、ブレークダウンが起きる場所である。ドレインは、通常、ソースに対してプラスでバイアスがかけられるため、接合部２１は逆バイアスがかけられ、通常、電界が最大となるトレンチの角部でアバランシェブレークダウンが起きる。ブレークダウンは、ゲート酸化膜層１５を損傷させ或いは破壊する虞があるホットキャリアを形成する。したがって、トレンチ１４から離れた体積が大きいシリコン内でブレークダウンが起きるようにデバイスを設計することが望ましい。
ＭＯＳＦＥＴの他の重要な特徴は、その閾値電圧である。この閾値電圧は、チャネル内に反転層を形成することによってデバイスをオンにするためにゲートに印加する必要がある電圧である。多くの場合、閾値電圧は低いことが望ましく、そのためには、チャネル領域を軽くドープする必要がある。しかしながら、チャネルを軽くドープすると、パンチスルーブレークダウン（ｐｕｎｃｈｔｈｒｏｕｇｈ ｂｒｅａｋｄｏｗｎ）の虞が増大する。このパンチスルーブレークダウンは、接合部２１の周囲の空乏領域が拡張してチャネルをわざわざ横切ってソースに至る際に起きる。空乏領域は、本体領域が軽くドープされればされるほど、急速に拡張する。
トレンチの角部での電界強度を低減して、トレンチから離れた体積が大きいシリコン内でのブレークダウンを促進するための１つの技術は、Ｂｕｌｕｃｅａ等に対して付与された米国特許第５，０７２，２６６号（“Ｂｕｌｕｃｅａ特許”）に開示されている。この技術が図２に示されている。図示のＭＯＳＦＥＴ２５は、深部Ｐ＋拡散（ｄｅｅｐ Ｐ＋ ｄｉｆｆｕｓｉｏｎ）２７がＰ−本体１７からトレンチの底部よりも下側の高さまで延びている点を除き、図１のＭＯＳＦＥＴ１０と同様である。深部Ｐ＋拡散２７は、トレンチの角部２９での電界強度を低減するように電界を形成する作用を持つ。
Ｂｕｌｕｃｅａ特許の技術は、ＭＯＳＦＥＴのブレークダウン性能を向上させるが、図２に“ｄ”で示されるセルのピッチを最低の寸法に設定する。これは、セルピッチがあまりに小さすぎると、深部Ｐ＋拡散からのドーパントがＭＯＳＦＥＴのチャネル領域内に入ってその閾値電圧を高めてしまうからである。セルピッチを小さくすると、ＭＯＳＦＥＴのセルの全周が大きくなり、電流のためのゲート幅が大きくなる。これにより、ＭＯＳＦＥＴのオン抵抗が低減する。したがって、Ｂｕｌｕｃｅａ特許の技術を使用してＭＯＳＦＥＴのブレークダウン特性を向上させることによって得られる結果は、ＭＯＳＦＥＴのオン抵抗を低減することが更に難しくなるということである。
要するに、パワーＭＯＳＦＥＴの設計において必要なことは、閾値とブレークダウン電圧との間およびデバイスのブレークダウン特性とオン抵抗との間で歩み寄りをすることである。したがって、製造方法を必要以上に複雑にすることなく、これらの歩み寄りを避け或いは最小に抑えるＭＯＳＦＥＴ構造が明らかに必要である。
本発明においては、第２の導電型のエピタキシャル層によって覆われる第１の導電型の半導体基板にパワーＭＯＳＦＥＴが形成される。エピタキシャル層中にはトレンチが形成される。また、パワーＭＯＳＦＥＴは、トレンチ内に配置され且つトレンチの底部および側壁に沿って延在する絶縁層によりエピタキシャル層から電気的に絶縁されたゲートを有している。エピタキシャル層は、エピタキシャル層の上面と前記トレンチの側壁とに隣接して位置する第１の導電型のソース領域と、第２の導電型のベースまたは本体と、基板からトレンチの底部へと延在する第１の導電型のドレイン−ドリフト領域と、ドレイン−ドリフト領域と基板からトレンチの側壁へと延在する本体の間の接合部とを備えている。パワーＭＯＳＦＥＴは、任意に閾値調整インプラントを有しても良い。また、エピタキシャル層は、ドーパント濃度が異なる２つ以上の副層を有していても良い（“段付きエピタキシャル層（ｓｔｅｐｐｅｄ ｅｐｉ ｌａｙｅｒ）”）。
他の実施形態においては、トレンチがエピタキシャル層を完全に貫通して基板内へと延在しており、ドレイン−ドリフト領域が不要となる。
また、本発明は、トレンチゲート電極を有するパワーＭＯＳＦＥＴの製造方法であって、
（１）第１の導電型の基板を準備する工程と、
（２）該基板上に第１又は第１の導電型と電荷が反対の第２の導電型のエピタキシャル層を成長させる工程と、
（３）必要に応じて該エピタキシャル層に前記第２の導電型のドーパントを注入して、該エピタキシャル層に第２の導電型の本体領域を形成する工程（ただし、上記エピタキシャル層を成長させる工程により該本体領域が形成される場合には、この工程は行わない）と、
（４）該エピタキシャル層中にトレンチを形成する工程と、
（５）トレンチの底部の下側に第１の導電型のドーパントを含む埋込層を形成する工程と、
（６）該埋込層に含まれる第１の導電型のドーパントをトレンチの底部に達するまで上方へと拡散させ、トレンチの側壁を取り囲む前記エピタキシャル層には該埋込層のドーパントが拡散していない領域が残っている時点で該ドーパントの上方への拡散を停止することで、トレンチ底部と基板とを接続する第１の導電型のドレイン−ドリフト領域を形成する工程と、
（７）トレンチの底部および側壁に沿って絶縁層を形成する工程と、
（８）導電性のゲート材料をトレンチ内に導入する工程と、
（９）第１の導電型のドーパントを前記エピタキシャル層内に導入して、ソース領域を形成する工程を含み、
前記ソース領域と前記ドレイン−ドリフト領域とが、トレンチの側壁に隣接するエピタキシャル層のチャネル領域によって分離しており、且つ、前記エピタキシャル層の前記本体領域がドレイン−ドリフト領域の側方を取り囲むとともにドレイン−ドリフト領域の部分を除いて基板へと延在している構造を有するパワーＭＯＳＦＥＴが製造されることを特徴とする、パワーＭＯＳＦＥＴの製造方法を含む。また、トレンチは、エピタキシャル層を貫通して基板へと延在するように形成されていても良い。

該製造方法の変形例においては、ドレインドーパントが注入されて（ｉｍｐｌａｎｔ ｔｏ）、エピタキシャル層と基板の間の境界面の近傍に埋込層が形成され、その後、ドーパントがトレンチの底部に達するまで上側へと拡散される。
また、軽くドープされたＮまたはＰ−エピタキシャル層中に本体ドーパントを注入するとともに、エピタキシャル層と基板の間の境界面まで該本体ドーパントを到達させ（ｄｒｉｖｅ ｉｎ）、これによって本体領域を形成しても良い。
本発明のＭＯＳＦＥＴは、以下を含む幾つかの利点を有している。ドレイン−ドリフト領域は、エピタキシャル層の第２の導電型部分によって側方から取り囲まれているため、より有効な空乏層が生じるとともに、より多くの第１の導電型ドーパントをドレイン−ドリフト領域内に注入することができ、これにより、ＭＯＳＦＥＴのオン抵抗を低減することができる。チャネル領域のドーパントのプロファイルが比較的平坦であるため、閾値電圧を高めることなく、パンチスルーブレークダウンを殆ど受けないようにＭＯＳＦＥＴを形成することができる。エピタキシャル層の第２の導電型部分は、ドレイン−ドリフト領域の部分を除いて基板へと延在しているため、デバイスを終端処理するための別個の第２の導電型層を形成する必要がない。終端領域およびＢｕｌｕｃｅａ特許の深部拡散における別個のマスクは排除できる。Ｂｕｌｕｃｅａ特許の深部本体拡散を排除することにより、セル密度を高めて、オン抵抗を下げることができる。
本発明に係るパワーＭＯＳＦＥＴは、例えば六角形状または正方形状のクローズドセルあるいは長手方向ストリップの形態を成すセルを含む任意のタイプのセルの幾何学的構造において製造することができる。
本発明に係るパワーＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）の断面図が図３に示されている。ＭＯＳＦＥＴ３０は、一般にＰ型不純物がドープ（添加）されるエピタキシャル層３４（以下、Ｐ−エピタキシャル層３４と称する）によってその上を覆われたＮ＋基板３２で形成されている。Ｎ＋基板３２は、抵抗率が例えば５×１０−４ｏｈｍ−ｃｍ〜５×１０−３ｏｈｍ−ｃｍであっても良く、また、Ｐ−エピタキシャル層３４には、１×１０１５ｃｍ−３〜５×１０１７ｃｍ−３の濃度までボロンがドープされても良い。一般に、Ｎ＋基板３２は、厚さが約２００μであり、また、エピタキシャル層３４は、厚さが２μ〜５μであっても良い。
Ｐ−エピタキシャル層３４中にはトレンチ３５が形成されている。このトレンチ３５内には、ポリシリコンゲート３７が封入されている。ゲート３７は、トレンチ３５の側壁および底部に沿って延在する酸化膜層３９により、Ｐ−エピタキシャル層３４から電気的に絶縁されている。また、ＭＯＳＦＥＴ３０は、Ｐ−エピタキシャル層３４の上面およびトレンチ３５の側壁に隣接するＮ＋ソース領域３６と、Ｐ＋本体接点領域（ｂｏｄｙ ｃｏｎｔａｃｔ ｒｅｇｉｏｎ）３８とを有している。Ｐ−エピタキシャル層３４の残りの部分は、Ｐ型ベースすなわち本体３４Ａを形成している。本体３４Ａは、Ｐ−エピタキシャル層３４とＮ＋基板３２の間の境界面と略一致するＮ＋基板３２との接合部を形成している。金属層３１は、Ｎ＋ソース領域との電気接点を形成するとともに、Ｐ＋本体接点領域３８を介したＰ−本体３４Ａとの電気接点を形成している。
また、本発明において、Ｎドレイン−ドリフト領域３３は、Ｎ＋基板３２とトレンチ３５の底部との間に延在している。Ｎドレイン−ドリフト領域３３とＰ−本体３４Ａの間の接合部３３Ａは、Ｎ＋基板３２とトレンチ３５の側壁との間に延在している。Ｎドレイン−ドリフト領域は、例えば５×１０１５ｃｍ−３〜５×１０１７ｃｍ−３の濃度でリンがドープされても良い。
図８Ａは、ＭＯＳＦＥＴ３０のドーピング濃度のグラフである。このグラフは、コンピュータシミュレーションプログラムＳＵＰＲＥＭＥによって作成されており、チャネル領域を貫く垂直断面をとっている。表示されている曲線は、ヒ素およびボロンのドーピング濃度を示している。また、第３の曲線は、正味ドーピング濃度を示している。図８Ｂはトレンチの底部を横切る垂直断面でとった同様のグラフである。両方のグラフの水平軸は、Ｐ−エピタキシャル層の表面から下側への距離（μ）であり、垂直軸は、ドーピング濃度（ａｔｏｍｓ／ｃｍ−３）の対数（ｌｏｇ１０）である。なお、図８Ａにおいて、Ｐ−エピタキシャル層３４中におけるバックグラウンド・ドーパント（添加物）であるボロンの濃度は、比較的均一であり、チャネル領域を占めている。ヒ素のドーピング濃度は、チャネル領域からソースまたはドレインへと移るにしたがって高くなる。
図９Ａおよび図９Ｂは、図８Ａおよび図８Ｂのそれぞれと同じ断面におけるドーピング濃度のグラフである。しかしながら、図９Ａおよび図９Ｂは、コンピュータシミュレーションプログラムＭＥＤＩＣＩによって作成されており、Ｎ型あるいはＰ型に関わらず、正味のドーピング濃度だけを示している。
ＳＵＰＲＥＭＥシミュレーションとＭＥＤＩＣＩシミュレーションは、ＳＵＰＲＥＭＥが横方向にずれた他の位置でのドーパントの作用を考慮することなく１つの垂直断面でのドーピング濃度だけを考慮するのに対し、ＭＥＤＩＣＩが図の二次元の平面内の全てのドーパントを考慮するという点で互いに相違している。
以下にＭＯＳＦＥＴ３０の幾つかの利点を挙げる。
１．一般に、トレンチ３５から離れたＮ＋基板３２とＰ−エピタキシャル層３４との間での境界面（例えば、図３に参照符号４５で示された位置）でアバランシェブレークダウンが生じる。これにより、ブレークダウン領域で形成されるホットキャリアによるゲート酸化膜層の損傷が回避される。
２．電界が最大に達した場合でも、トレンチの角部にあるゲート酸化膜は、破壊されないように保護される。
３．所定の閾値電圧においてパンチスルーブレークダウンが得られる。Ｎドレイン−ドリフト領域とＰ−本体の間の接合部は、Ｎ＋基板に向かって下方に延びている。図１０に示されるように、ＭＯＳＦＥＴに逆バイアスがかけられる場合、接合部の全体にわたって空乏領域が延在する。その結果、チャネル領域における空乏領域は、ソース領域に向かって急速に広がらない（矢印参照）。これは、パンチスルーブレークダウンを引き起こす条件である。
４．所定の閾値電圧において、より高いパンチスルーブレークダウン電圧が得られる。図１３Ａに示されるように、拡散された本体を有する従来のＭＯＳＦＥＴにおいて、本体のドーパント濃度は、Ｎ−エピタキシャル（ドリフト領域）に近付くにつれて徐々に低下する。閾値電圧は、ピークドーピング濃度ＮＡピークによって決定される。パンチスルーブレークダウン電圧は、チャネル領域内の電荷Ｑｃｈａｎｎｅｌの総量（図１３ＡのＰ−本体曲線の下側の領域によって示されている）によって決定される。本発明のＭＯＳＦＥＴにおいて、図１３Ｂに示されるドーピングプロファイル、Ｐ−エピタキシャル層のドーパントプロファイルは、比較的平坦である。したがって、ＮＡピークが同じでありながら、チャネル内の総電荷は多く、そのため、大きなパンチスルーブレークダウン電圧を与えることができる。
５．各セルにおける深部本体拡散（Ｂｕｌｕｃｅａ特許に開示される種類の拡散）が無いため、別のＰ型ドーパントがチャネル領域内に入り込んでＭＯＳＦＥＴの閾値電圧を引き上げてしまうといったことを考慮せずに、セルのピッチを小さくすることができる。そのため、セル充填密度を高めることができる。これにより、デバイスのオン抵抗を下げることができる。
６．従来のトレンチＭＯＳＦＥＴにおいて、軽くドープされた“ドリフト領域”は、多くの場合、チャネルと濃密にドープされた基板との間に形成される。ドリフト領域におけるドーピング濃度は、一定のレベル未満に維持されなければならない。これは、一定のレベル未満でないと、有効な空乏層が得られず、トレンチの角部における電界強度が大きくなりすぎるからである。ドリフト領域でのドーピング濃度を低く維持すると、デバイスのオン抵抗が高くなる。これに対し、本発明のＮドレイン−ドリフト領域３３は更に濃密にドープすることができる。これは、Ｎドレイン−ドリフト領域３３の形状およびＮドレイン−ドリフト領域３３とＰ−本体３４Ａの間の接合部の長さによって、有効な空乏層がより多く形成されるためである。更に濃密にドープされたＮドレイン−ドリフト領域３３は、オン抵抗を下げる。
７．図１１Ａに示されるように、ＭＯＳＦＥＴの終端領域においては、別個のＰ型拡散が不要である。これは、Ｎドレイン領域が位置する場所を除き、Ｐ−エピタキシャル層がＮ＋基板へと延在しているためである。図１１Ｂは、Ｐ型拡散１１０を含む従来のＭＯＳＦＥＴの終端領域を示している。Ｐ型終端拡散すなわちフィールドリングを排除すると、マスキング工程の数が減る。例えば、図５Ａ〜図５Ｌに示されるプロセスにおいて、必要なマスキング工程は５つだけである。
図４に示されるＭＯＳＦＥＴ４０は変形例である。この変形例に係るＭＯＳＦＥＴ４０は、それが閾値電圧調整インプラント４２を有している点を除き、ＭＯＳＦＥＴ３０と同じである。具体的に、そのようなインプラントは、ＭＯＳＦＥＴ４０の閾値電圧を０．６Ｖから１．０Ｖへと高める。
図５Ａ〜図５Ｌは、ＭＯＳＦＥＴ３０及び４０を形成する工程を示している。
製造工程はＮ＋基板３２（図５Ａ）から始まり、このＮ＋基板３２上には、良く知られた工程（図５Ｂ）によってＰ−エピタキシャル層３４が成長される。その後、約５０分間１１５０℃で蒸気加熱することにより、Ｐ−エピタキシャル層３４の表面上に薄い酸化膜層５１が成長される（図５Ｃ）。酸化膜層５１は、マスクで覆われることによりデバイスの活性領域（すなわち、活性なＭＯＳＦＥＴセルが設けられる領域）から除去されるとともに、終端領域およびゲートパッド領域においては残される。
その後、Ｐ−エピタキシャル層３４の表面上にフォトレジストマスク５２が形成され、リアクティブイオンエッチング（ＲＩＥ）加工によってトレンチ３５が形成される。この加工は、トレンチの底部がＮ＋基板３２に達する前に終了する（図５Ｅ）。
所定の位置にフォトレジストマスク５２を残したまま、トレンチ３５の底部を通じて、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２の量のリンが３００ｋｅＶ〜３．０ＭｅＶのエネルギーで注入され、Ｎドレイン−ドリフト領域３３が形成される（図５Ｆ）。リンの著しい拡散およびそれに伴うＮドレイン−ドリフト領域３３の拡張を防ぐため、構造体がその後に晒される熱の使用量は、約９５０℃で６０分間程度に制限され、あるいは、１０５０℃で９０秒間行なわれる急速サーマルアニール（ＲＴＡ）に構造体が晒されても良い。いずれの場合にも、Ｎドレイン−ドリフト領域３３は、基本的に、図５Ｆに示されるコンパクトな形状を保持する。図５Ｆの断面図においては、Ｎドレイン−ドリフト領域３３の少なくとも７５％、好ましくは９０％がトレンチ３５の真下に位置されることが有益である。
また、Ｎドレイン−ドリフト領域３３は、３０ｋｅＶ〜３００ｋｅＶ（一般的には１５０ｋｅＶ）の低エネルギーでリンを注入するとともに、１０５０℃〜１１５０℃で１０分〜１２０分間（一般的には、１１００℃で９０分間）加熱してリンを拡散させることにより形成されても良い。これにより、Ｎドレイン−ドリフト領域３３は、横方向に広がって、図５Ｇに示されるような形状になる。
プロセスの一変形例においては、図１５Ａに示されるように、リン埋込層１０６をトレンチの下側に形成し、熱処理することにより、図１５Ｂに示されるように、リンがトレンチの底部に達するまでリンを上側に拡散させて、ドレイン−ドリフト領域１０８を形成する。理想的には、エピタキシャル層と基板の間の境界面に埋込層１０６を位置させるが、トレンチの深さおよびエピタキシャル層の厚さの変化に応じて、埋込層を境界面の上側（例えば、エピタキシャル層が厚く及び／又はトレンチの深さが浅い場合）またはＮ＋基板中（例えば、エピタキシャル層が薄く及び／又はトレンチの深さが深い場合）に配置しても良い。いずれの場合にも、図１６に示されるトレンチの底部の下側におけるドーピングプロファイルは、比較的変わらない。これは、埋込層がトレンチ底から下側に基本的に同じ距離で配置されているためである。図１６は、トレンチの底部から始まる垂直断面におけるドーピングプロファイルの一般的な形状を示している。図示のように、ドレイン−ドリフト領域におけるＮ型ドーパントの濃度は、トレンチの底部から下側への距離が大きくなるにつれて、単調に増加する。このことは、ドーピング濃度が最初に減少してその後にＮ＋基板の近傍で増大する図９Ｂに示されるような低エネルギープロセスを使用して形成されたＭＯＳＦＥＴにおけるトレンチの下側のドーピングプロファイルと区別することができる。
高エネルギープロセスを使用して、注入された埋込層からＮ型ドーパントを上側に拡散させると、主にトレンチの真下の領域に限定され且つセルのピッチを小さくできるＮドレイン−ドリフト領域が形成される。また、Ｎドレイン−ドリフト領域は、制御が容易であり、高いスループットを与える。
工程の終わりにおいては、高エネルギーであろうと或いは低エネルギーであろうと、Ｎドレイン−ドリフト領域３３がＮ＋基板３２からトレンチ３５の底部へと延び、ドレイン−ドリフト領域３３とＰ−本体３４Ａの間の接合部３３ＡがＮ＋基板３２からトレンチ３５の側壁へと延在する。低エネルギープロセスが使用される場合、接合部３３Ａは、ドレイン−ドリフト領域３３に向かって窪んだ円弧状を成す（図５Ｇ）。
その後、Ｐ−エピタキシャル層３４の表面上と、トレンチ３５の底部および側壁上とにおいて、ゲート酸化膜層３９が一般に約５００Åの厚さで成長される。
その後、ゲート酸化膜層３９上にポリシリコン層５３が堆積されてトレンチ３５が充填される（図５Ｈ）。Ｎ−チャネルＭＯＳＦＥＴにおいては、一般に、５×１０１９ｃｍ−３の濃度でリンがポリシリコン層５３にドープされる。
ポリシリコン層５３は、その上面がＰ−エピタキシャル層３４の表面と同平面になるようにエッチバックされる。熱酸化または蒸着により、ゲートの上面に酸化膜層５４が形成される（図５Ｉ）。
閾値電圧が調整される場合、任意に閾値電圧調整インプラント４２が形成される。インプラント４２は、例えばＰ−エピタキシャル層３４の表面を通じて（図５Ｊ）１５０ｋｅＶのエネルギーで５×１０１２ｃｍ−２の量のボロンを注入することにより形成され、これにより、ＭＯＳＦＥＴのチャネルを形成するＰ−エピタキシャル層３４の部位のＰ型原子の濃度が１×１０１７ｃｍ−３になる。図１２Ａは、チャネルを貫く垂直断面のドーパントプロファイルを示すとともに、閾値調整インプラントを示し、閾値調整インプラントがソース領域の真下のチャネルの領域内にほぼ配置されていることを示すグラフである。ＭＯＳＦＥＴの閾値電圧は、閾値調整インプラントのピークドーピング濃度ＮＡピークによって決定される。デバイスの閾値電圧を調整する必要がない場合には、このステップを省くことができる。
また、図１２Ｂのグラフに示すように、本体インプラントが行なわれても良い。本体インプラントは、閾値調整インプラントと若干類似しているが、使用されるエネルギーが高く、そのため、本体インプラントは、Ｐ−エピタキシャル層とＮドレイン−ドリフト領域の間の接合部の近傍の高さまで延在する。ＭＯＳＦＥＴの閾値電圧は、本体インプラントのピークドーピング濃度ＮＡピークによって決定される。
他の実施形態においては、ボロン等のＰ型不純物を本体ドーパントとして注入するとともに、エピタキシャル層と基板の間の境界面まで該ドーパントを到達させる。そのような実施形態が図１４Ａおよび図１４Ｂに示されている。エピタキシャル層１００は、Ｎ型不純物またはＰ型不純物が軽くドープされても良い。図１４Ｂに示されるように、ボロンが注入されて拡散されると、Ｎ＋基板１０２上にＰ−本体領域１０４が形成される。
Ｐ−エピタキシャル層３４の表面には、従来のマスキングおよびフォトリソグラフィ加工を使用して、Ｎ＋ソース領域３６およびＰ＋本体接点領域３８が形成される（図５Ｋ）。例えば、８０ｋｅＶのエネルギーで５×１０１５ｃｍ−２の量のヒ素をＮ＋ソース領域に注入して濃度を１×１０２０ｃｍ−３としても良く、また、６０ｋｅＶのエネルギーで１×１０１５ｃｍ−２の量のボロンをＰ＋本体接点領域３８に注入して濃度を５×１０１９ｃｍ−３としても良い。
最後に、Ｐ−エピタキシャル層３４の表面上には、Ｎ＋ソース領域３６およびＰ＋本体接点領域３８とオーム接触した状態で、金属層３１、好ましくはアルミニウムが堆積される。
図６は、他の実施形態を示している。ＭＯＳＦＥＴ６０は、ＭＯＳＦＥＴ３０と類似しているが、Ｐ−エピタキシャル層３４が副層Ｐ−エピタキシャル層１（Ｐｅｐｉ１）と副層Ｐ−エピタキシャル層２（Ｐｅｐｉ２）とに分割されている。従来の方法を使用して、これらの副層を有するエピタキシャル層は、エピタキシャル層を成長させている間にドーパントガスの流量を変えることにより形成することができる。また、副層Ｐ−エピタキシャル層１は、ドーパントをエピタキシャル層３４の上部に注入することによって形成されても良い。
副層Ｐ−エピタキシャル層１のドーパントの濃度は、副層Ｐ−エピタキシャル層２のドーパント濃度よりも大きくても小さくても良い。ＭＯＳＦＥＴの閾値電圧およびパンチスルーブレークダウンは、副層Ｐ−エピタキシャル層１のドーピング濃度の関数であり、一方、ＭＯＳＦＥＴのブレークダウン電圧およびオン抵抗は、副層Ｐ−エピタキシャル層２のドーピング濃度の関数である。したがって、この実施形態のＭＯＳＦＥＴにおいて、閾値電圧およびパンチスルーブレークダウン電圧は、アバランシェブレークダウン電圧およびオン抵抗とは無関係に設定することができ、Ｐ−エピタキシャル層３４は、異なるドーピング濃度を有する３つ以上の副層を有していても良い。
図７は他の実施形態を示している。ＭＯＳＦＥＴ７０においては、ドレイン−ドリフト領域３３が省かれており、トレンチ３５は、Ｐ−エピタキシャル層３４を完全に貫通して、Ｎ＋基板３２内へと延びている。この実施形態は、特に、低電圧（例えば５Ｖ以下）ＭＯＳＦＥＴに適している。
本発明の幾つかの特定の実施形態について説明してきたが、これらの実施形態は単なる一例にすぎない。当業者であれば分かるように、本発明の幅広い原理にしたがって多数の別の実施形態を案出することができる。例えば、前述した実施形態はＮ−チャネルＭＯＳＦＥＴであるが、ＭＯＳＦＥＴにおける様々な領域の導電率を逆にすることにより、本発明にしたがってＰ−チャネルＭＯＳＦＥＴを形成しても良い。
従来のトレンチゲートＭＯＳＦＥＴの断面図である。 Ｂｕｌｕｃｅａ特許において開示されているゲート酸化膜層を保護するための深部拡散を含むトレンチゲートＭＯＳＦＥＴの断面図である。 本発明に係るトレンチＭＯＳＦＥＴの断面図である。 閾値調整インプラントを有する本発明に係るトレンチＭＯＳＦＥＴの断面図である。 ５Ａ〜５Ｌは、図３および図４のＭＯＳＦＥＴの製造方法を示す断面図である。 ５Ａ〜５Ｌは、図３および図４のＭＯＳＦＥＴの製造方法を示す断面図である。 ５Ａ〜５Ｌは、図３および図４のＭＯＳＦＥＴの製造方法を示す断面図である。 ５Ａ〜５Ｌは、図３および図４のＭＯＳＦＥＴの製造方法を示す断面図である。 ５Ａ〜５Ｌは、図３および図４のＭＯＳＦＥＴの製造方法を示す断面図である。 ５Ａ〜５Ｌは、図３および図４のＭＯＳＦＥＴの製造方法を示す断面図である。 ５Ａ〜５Ｌは、図３および図４のＭＯＳＦＥＴの製造方法を示す断面図である。 ５Ａ〜５Ｌは、図３および図４のＭＯＳＦＥＴの製造方法を示す断面図である。 ５Ａ〜５Ｌは、図３および図４のＭＯＳＦＥＴの製造方法を示す断面図である。 ５Ａ〜５Ｌは、図３および図４のＭＯＳＦＥＴの製造方法を示す断面図である。 ５Ａ〜５Ｌは、図３および図４のＭＯＳＦＥＴの製造方法を示す断面図である。 ５Ａ〜５Ｌは、図３および図４のＭＯＳＦＥＴの製造方法を示す断面図である。 段付きエピタキシャル層中に形成された本発明に係るトレンチＭＯＳＦＥＴの断面図である。 濃密にドープされた基板中へとトレンチが延在する本発明に係るトレンチＭＯＳＦＥＴの断面図である。 ８Ａおよび８Ｂは、コンピュータシミュレーションプログラムＳＵＰＲＥＭＥを使用して作成されたグラフであり、それぞれチャネル領域およびトレンチの底部を貫く垂直断面における図３のＭＯＳＦＥＴのドーパント濃度を示している。 ８Ａおよび８Ｂは、コンピュータシミュレーションプログラムＳＵＰＲＥＭＥを使用して作成されたグラフであり、それぞれチャネル領域およびトレンチの底部を貫く垂直断面における図３のＭＯＳＦＥＴのドーパント濃度を示している。 ９Ａおよび９Ｂは、コンピュータシミュレーションプログラムＭＥＤＩＣＩを使用して作成されたグラフであり、それぞれチャネル領域およびトレンチの底部を貫く垂直断面における図３のＭＯＳＦＥＴのドーパント濃度を示している。 ９Ａおよび９Ｂは、コンピュータシミュレーションプログラムＭＥＤＩＣＩを使用して作成されたグラフであり、それぞれチャネル領域およびトレンチの底部を貫く垂直断面における図３のＭＯＳＦＥＴのドーパント濃度を示している。 逆バイアス状態下での図３のＭＯＳＦＥＴにおける空乏領域を示している。 １１Ａおよび１１Ｂは、本発明に係るＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴのそれぞれの終端領域を示す断面図である。 １２Ａおよび１２Ｂは、閾値調整インプラントおよび本体インプラントのそれぞれを示すドーピングプロファイルグラフである。 Ｎエピタキシャル領域に拡散されたＰ−本体を有する従来のＭＯＳＦＥＴのチャネルを貫く垂直断面でとったドーピングプロファイルのグラフである。 Ｐ−エピタキシャル層およびＮドレイン−ドリフト領域を有する本発明に係るＭＯＳＦＥＴのチャネルを貫く垂直断面でとったドーピングプロファイルのグラフである。 １４Ａおよび１４Ｂは、本体ドーパントを注入するとともに、エピタキシャル層と基板の間の境界面まで該本体ドーパントを到達させるプロセスを示している。 １５Ａおよび１５Ｂは、ドレインドーパントを注入して、エピタキシャル層と基板の間の境界面近傍に埋込層を形成し、その後、ドーパントがトレンチの底部に達するまでドーパントを上側に拡散させるプロセスを示している。 埋込層を注入して上側に拡散させることによりドレイン−ドリフト領域が形成される際の、トレンチの下側における垂直断面でのドーピングプロファイルの一般的な形状を示している。

Claims (6)

  1. トレンチゲート電極を有するパワーＭＯＳＦＥＴの製造方法であって、
    （１）第１の導電型の基板を準備する工程と、
    （２）該基板上に第１又は第１の導電型と電荷が反対の第２の導電型のエピタキシャル層を成長させる工程と、
    （３）必要に応じて該エピタキシャル層に前記第２の導電型のドーパントを注入して、該エピタキシャル層に第２の導電型の本体領域を形成する工程（ただし、上記エピタキシャル層を成長させる工程により該本体領域が形成される場合には、この工程は行わない）と、
    （４）該エピタキシャル層中にトレンチを形成する工程と、
    （５）トレンチの底部の下側に第１の導電型のドーパントを含む埋込層を形成する工程と、
    （６）該埋込層に含まれる第１の導電型のドーパントをトレンチの底部に達するまで上方へと拡散させ、トレンチの側壁を取り囲む前記エピタキシャル層には該埋込層のドーパントが拡散していない領域が残っている時点で該ドーパントの上方への拡散を停止することで、トレンチ底部と基板とを接続する第１の導電型のドレイン−ドリフト領域を形成する工程と、
    （７）トレンチの底部および側壁に沿って絶縁層を形成する工程と、
    （８）導電性のゲート材料をトレンチ内に導入する工程と、
    （９）第１の導電型のドーパントを前記エピタキシャル層内に導入して、ソース領域を形成する工程を含み、
    前記ソース領域と前記ドレイン−ドリフト領域とが、トレンチの側壁に隣接するエピタキシャル層のチャネル領域によって分離しており、且つ、前記エピタキシャル層の前記本体領域がドレイン−ドリフト領域の側方を取り囲むとともにドレイン−ドリフト領域の部分を除いて基板へと延在している構造を有するパワーＭＯＳＦＥＴが製造されることを特徴とする、パワーＭＯＳＦＥＴの製造方法。
  2. 前記工程（２）において、第２の導電型のエピタキシャル層を基板上で成長させることを特徴とする請求項１に記載の方法。
  3. 成長させた前記第２の導電型のエピタキシャル層に第２の導電型のドーパントを注入し、エピタキシャル層と基板の間の境界面まで該ドーパントを到達させることを特徴とする請求項２に記載の方法。
  4. 前記工程（２）において、第１の導電型のエピタキシャル層を基板上で成長させた後に、第２の導電型のドーパントを注入し、エピタキシャル層と基板の間の境界面まで該ドーパントを到達させることを特徴とする請求項１に記載の方法。
  5. 第１の導電型の半導体基板と、前記基板上を覆うとともに、トレンチが形成されたエピタキシャル層と、該トレンチ中に配置され、該トレンチの底部および側壁に沿って延在する絶縁層により該エピタキシャル層から電気的に絶縁されたゲートとを備え、
    さらに該エピタキシャル層は、エピタキシャル層の上面と該トレンチの側壁とに隣接して位置する第１の導電型のソース領域と、第２の導電型の本体と、チャネル領域と、前記基板と該トレンチの底部の間を接続する第１の導電型のドレイン−ドリフト領域とを備え、
    前記ソース領域と前記ドレイン−ドリフト領域とが、トレンチの側壁を取り囲むエピタキシャル層のチャネル領域によって分離しており、
    該ドレイン−ドリフト領域のドーピング濃度は、前記トレンチから下側への距離が大きくなるにつれて単調に増加し、
    エピタキシャル層の前記本体領域が、ドレイン−ドリフト領域の側方を取り囲むとともに、ドレイン−ドリフト領域の部分を除いて基板へと延在していることを特徴とする、トレンチゲート電極を有するパワーＭＯＳＦＥＴ。
  6. 請求項１乃至４のいずれかの方法で製造されたことを特徴とする、請求項 ５に記載のパワーＭＯＳＦＥＴ。
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