JP4601092B2 - ブレークダウン特性及びオン抵抗特性を改善したトレンチ形ｍｏｓｆｅｔ並びにその製造方法 - Google Patents

ブレークダウン特性及びオン抵抗特性を改善したトレンチ形ｍｏｓｆｅｔ並びにその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明はパワーＭＯＳＦＥＴに関連し、詳細には優れたオン抵抗特性及びブレークダウン特性を有するトレンチゲート形パワーＭＯＳＦＥＴに関連する。また本発明はそのようなＭＯＳＦＥＴの製造工程に関連する。
【０００２】
【従来の技術】
従来のトレンチゲート形パワーＭＯＳＦＥＴ１０が図１の断面図に示される。ＭＯＳＦＥＴ１０はＮ＋半導体基板１１に形成され、その半導体基板１１上にＮエピタキシャル層１２が成長する。ゲート１３は、Ｎエピタキシャル（Ｎ−ｅｐｉ）層１２の上側表面から下方に延在するトレンチ１４内に形成される。ゲートは典型的には、多結晶シリコン（ポリシリコン）から形成され、酸化物層１５によりＮ−ｅｐｉ層１２から電気的に隔離される。ゲート１３に加えられる電圧は、Ｐボディ１７内のトレンチ１４の壁部に隣接して位置するチャネルを通り、Ｎ＋ソース１６とドレイン１８との間を流れる電流を制御する。ドレイン１８は、Ｎ−ｅｐｉ層１２及びＮ＋基板１１を含む。金属コンタクト層１９は、Ｎ＋ソース１６及びＰ＋ボディコンタクト領域２０を介してＰボディ１７と電気的に接触する。同様の金属コンタクト層（図示せず）が典型的にはドレイン１８の底面と電気的に接触する。
【０００３】
理想的にはＭＯＳＦＥＴは、ターンオフするとき無限の抵抗を有し、かつターンオンする時抵抗がゼロである完全なスイッチとして動作するであろう。実際にはこの目標は達成することができないが、それでもＭＯＳＦＥＴの効率の２つの重要な測定値が、オン抵抗及びアバランシェブレークダウン電圧（以下「ブレークダウン電圧」）である。別の重要な基準はブレークダウンが発生する場所である。ドレインは通常ソースに対して正にバイアスされるため、接合部２１は逆バイアスされ、通常電界が最大になるトレンチの壁部でアバランシェブレークダウンが発生する。ブレークダウンは、ゲート酸化物層１５を損傷或いは破壊してしまうホットキャリアを生成する。それゆえブレークダウンはバルクシリコン内で、トレンチ１４から離れて発生するようにデバイスを設計することが望ましい。
【０００４】
ＭＯＳＦＥＴの別の重要な特性は閾値電圧であり、それはチャネル内に反転層を形成し、それによりデバイスをターンオンするためにゲートに加えられる必要がある電圧である。多くの場合に低い閾値電圧を有することが望ましく、これにはチャネル領域が低濃度にドープされる必要がある。しかしながらチャネルを低濃度にドープすると、パンチスルーブレークダウンの危険性が増加する。パンチスルーブレークダウンは、接合部２１周囲の空乏領域がチャネル間においてソースまで到達するように拡大する時に発生する。ボディ領域がより低濃度にドープされる時、空乏領域はより急速に拡大する。
【０００５】
トレンチの壁部における電界の強さを低減し、かつトレンチから離れたバルクシリコン内でブレークダウンを発生させるための１つの技術が、Ｂｕｌｕｃｅａ等に付与された米国特許第５，０７２，２６６号（「Ｂｕｌｕｃｅａ特許」）に開示される。この技術は図２に示されており、図２は図１のＭＯＳＦＥＴ１０に類似のＭＯＳＦＥＴ２５を示すが、深いＰ＋拡散部２７がＰボディ１７からトレンチの底部下の高さまで延在することが異なる。深いＰ＋拡散部２７は、トレンチの壁部２９における電界の強さを低減するように電界を成形する効果を有する。
【０００６】
Ｂｕｌｕｃｅａ特許の技術はＭＯＳＦＥＴのブレークダウン特性を改善するが、セルピッチがあまりにも小さくなる場合には、深いＰ＋拡散部からのドーパントがＭＯＳＦＥＴのチャネル領域内に入り込み、閾値電圧を上昇させるため、図２において「ｄ」として示されるセルピッチにおいて下限が設けられる。セルピッチを減少させると、ＭＯＳＦＥＴのセルの全周囲を増加し、電流に対してより大きなゲート幅を与え、それによりＭＯＳＦＥＴのオン抵抗を減少させる。従ってＭＯＳＦＥＴのブレークダウン特性を改善するために、Ｂｕｌｕｃｅａ特許の技術を用いても、結局ＭＯＳＦＥＴのオン抵抗を低減することがより難しくなってしまう。
【０００７】
要約すると、パワーＭＯＳＦＥＴの設計は、デバイスの閾値電圧とブレークダウン電圧との間で、さらにオン抵抗特性とブレークダウン特性との間で妥協をする必要がある。従って製造工程を不当に複雑にすることなく、これらの妥協を避ける或いは最小限にするＭＯＳＦＥＴ構造が必要とされるのは明らかである。
【０００８】
【発明が解決しようとする課題】
オン抵抗を低減すると共に、チャネル内のドーパントプロファイルを平坦にすることにより、デバイスをターンオンするためにゲートに加える閾値電圧を増加させることなく、パンチスルーブレークダウンが生じる危険性を低減することができるトレンチ形ＭＯＳＦＥＴを提供する。
【０００９】
【課題を解決するための手段】
本発明に従って、パワーＭＯＳＦＥＴは第１の導電型の半導体基板内に形成され、その半導体基板上に第２の導電型のエピタキシャル層が載置される。トレンチはエピタキシャル層内に形成される。またパワーＭＯＳＦＥＴは、トレンチ内に配置されるゲートを備えており、ゲートはトレンチの側壁及び底部に沿って延在する絶縁層によりエピタキシャル層から電気的に隔離される。エピタキシャル層は、第１の導電型からなり、エピタキシャル層の上側表面及びトレンチの壁部に隣接して配置されるソース領域、第２の導電型のベース或いはボディ、並びに基板からトレンチの底部まで延在する第１の導電型のドレイン領域からなり、接合部がドレイン領域と基板からトレンチの側壁まで延在するボディとの間をなす。さらにパワーＭＯＳＦＥＴは閾値調整用埋設物を備えることができ、またエピタキシャル層は異なるドーパント濃度を有する２つ或いはそれ以上のサブレイヤ（「階段状ｅｐｉ層」）を備えることができる。
【００１０】
別の実施例では、トレンチは全エピタキシャル層を通り、基板内まで延在し、ドレイン領域は必要としない。
【００１１】
また本発明は、第１の導電型の基板を設ける過程と、基板の第１の導電型と反対の第２の導電型のエピタキシャル層を成長させる過程と、エピタキシャル層内にトレンチを形成する過程と、トレンチの底部を介して第１の導電型のドーパントを導入し、基板とトレンチの底部との間に延在するドレイン領域を形成する過程と、トレンチ内に導電性ゲート材料を導入する過程と、エピタキシャル層内に第１の導電型のドーパントを導入し、ソース領域を形成する過程とを有し、ソース領域及びドレイン領域がトレンチの側壁に隣接するエピタキシャル層のチャネル領域により隔離されるような条件下で形成されるパワーＭＯＳＦＥＴの製造工程を含む。別法では、トレンチはエピタキシャル層を通り、基板まで延在するように形成されることができる。
【００１２】
本発明のＭＯＳＦＥＴは以下に示すようないくつかの利点を有する。ドレイン領域は、エピタキシャル層が第２の導電型部分により横方向に包囲されるため、より有効な空乏領域が発生し、より多くの第１の導電型のドーパントがドレイン領域内に入り込むことができ、それによりＭＯＳＦＥＴのオン抵抗を減少させることができる。チャネル領域内のドーパントのプロファイルは比較的平坦であるため、ＭＯＳＦＥＴは、その閾値電圧を増加させることなくパンチスルーブレークダウンを被ることを少なくすることができる。エピタキシャル層の第２の導電型部分はドレイン領域のエリア内を除いて基板まで延在するため、デバイスを終端するためにさらに第２の導電型層を形成する必要はない。Ｂｕｌｕｃｅａ特許の深い拡散部及び終端領域のための分離マスクは排除することができる。Ｂｕｌｕｃｅａ特許の深いボディ拡散部を排除することにより、セル密度を増加し、オン抵抗を減少させることができる。
【００１３】
本発明によるパワーＭＯＳＦＥＴは、例えば、六角形或いは四角形の閉じたセル、或いは長手方向のストライプの形状をなすセルを含む任意のタイプのセル構造において製造することができる。
【００１４】
【発明の実施の形態】
本発明に従ったパワーＭＯＳＦＥＴの断面図が図３に示される。ＭＯＳＦＥＴ３０はＮ＋基板３２に形成され、その基板上にｅｐｉ層３４が載置され、全体的にＰ型不純物（ここではＰ−ｅｐｉ層３４と呼ぶ）をドープされている。Ｎ＋基板３２は５×１０-4Ω・ｃｍ〜５×１０-3Ω・ｃｍの抵抗率を有することができ、例えばＰ−ｅｐｉ層３４は、１×１０15ｃｍ-3〜５×１０17ｃｍ-3の濃度にホウ素をドープすることができる。Ｎ＋基板３２は典型的には約２００μｍ厚であり、ｅｐｉ層３４は２〜５μｍ厚であることができる。
【００１５】
トレンチ３５はＰ−ｅｐｉ層３４内に形成され、トレンチ３５はポリシリコンゲート３７を含む。ゲート３７は、トレンチ３５の側壁及び底面に沿って延在する酸化物層３９によりＰ−ｅｐｉ層から電気的に隔離されている。またＭＯＳＦＥＴ３０は、Ｐ−ｅｐｉ層３４の上側表面及びトレンチ３５の側壁に隣接するＮ＋ソース領域３６及びＰ＋ボディコンタクト領域３８を備える。Ｐ−ｅｐｉ層３４の残りの部分は、Ｐ型ベース或いはボディ３４Ａを形成する。ボディ３４Ａは、Ｐ−ｅｐｉ層３４とＮ＋基板３２との間の境界面に概ね一致するＮ＋基板３２との接合部を形成する。金属層３１は、Ｎ＋ソース領域と電気的に接触し、Ｐ＋ボディコンタクト領域３８を介してＰボディ３４Ａと電気的に接触する。
【００１６】
さらに本発明に従って、Ｎドレイン領域３３がＮ＋基板３２とトレンチ３５の底部との間に延在する。Ｎドレイン領域３３とＰボディ３４Ａとの接合部３３Ａは、Ｎ＋基板３２とトレンチ３５の側壁との間に延在する。Ｎドレイン領域は、例えば、５×１０15ｃｍ-3〜５×１０17ｃｍ-3にリンをドープすることができる。
【００１７】
図１９はＭＯＳＦＥＴ３０のドーピング濃度のグラフである。そのグラフはコンピュータシミュレーションプログラムＳＵＰＲＥＭＥにより作成され、チャネル領域を通る垂直な断面において取り出されたものである。図示される曲線は、ヒ素及びホウ素のドーピング濃度を示しており、第３の曲線は正味のドーピング濃度を示す。図２０は、トレンチの底部を横断する垂直な断面において取り出した同様のグラフである。両方のグラフにおける横軸はＰ−ｅｐｉ層の表面から下の距離をμｍ単位で表しており、縦軸は個／ｃｍ3におけるドーピング濃度のｌｏｇ10の値である。図１９におけるホウ素の濃度は、Ｐ−ｅｐｉ層３４のバックグラウンドドーパントであり、比較的平坦で、チャネル領域を支配する。
【００１８】
図２１及び図２２は、それぞれ図１９及び図２０と同じ断面におけるドーピング濃度のグラフである。しかしながら、図２１及び図２２はコンピュータシミュレーションプログラムＭＥＤＩＣＩを用いて作成され、Ｎ型或いはＰ型の何れかの正味のドーピング濃度のみを示す。
【００１９】
ＳＵＰＲＥＭＥ及びＭＥＤＩＣＩシミュレーションは以下の点で異なる。ＳＵＰＲＥＭＥは、１つの垂直断面におけるドーピングのみを考慮し、他の横方向にずれた位置にあるドーパントの効果を考慮しないが、ＭＥＤＩＣＩは図面の二次元平面における全てのドーパントを考慮する。以下はＭＯＳＦＥＴ３０の利点を示す。
１．アバランシェブレークダウンは、Ｎ＋基板３２とＰ−ｅｐｉ層３４との間の境界面において、トレンチから離れて（例えば、図３において４５で示される位置において）発生するであろう。これにより、ブレークダウンのエリアにおいて発生するホットキャリアによるゲート酸化物層への損傷を避けることができる。
２．電界が最大に達するトレンチの角部におけるゲート酸化物層は破壊から保護される。
３．より高いパンチスルーブレークダウンが所定の閾値電圧に対して得られる。Ｎドレイン領域とＰボディとの間の接合部は、Ｎ＋基板まで下方に延在する。図２３に示されるように、ＭＯＳＦＥＴが逆バイアスされる時、空乏領域は接合部全体に沿って延在し、その結果チャネルのエリア内の空乏領域はソース領域に向かって急速には拡大しない（矢印参照）。これがパンチスルーブレークダウンを生ずる条件である。
４．より高いパンチスルーブレークダウン電圧が所定の閾値電圧に対して得られる。図２６Ａに示されるように、拡散したボディを有する従来のＭＯＳＦＥＴでは、ボディのドーパント濃度は、Ｎ−ｅｐｉ（ドリフト領域）に近づくに従って徐々に降下する。閾値電圧はピークドーピング濃度ＮA peakにより確定される。パンチスルーブレークダウン電圧は、（図２６ＡにおいてＰボディ曲線下のエリアにより示される）チャネル領域の電荷Ｑchannelの総量により確定される。本発明のＭＯＳＦＥＴでは、図２６Ｂにそのドーピングプロファイルが示されており、Ｐ−ｅｐｉ層のドーパントプロファイルは比較的平坦である。それゆえ、チャネルの全電荷はより大きくなるがＮA peakは同じであり、より高いパンチスルーブレークダウン電圧を与えることができる。
５．（Ｂｕｌｕｃｅａ特許に開示されるような）各セルの深いボディ拡散部が存在しないため、付加的なＰ型ドーパントがチャネル領域に入り込むことに関係なくセルピッチを減少させ、ＭＯＳＦＥＴの閾値電圧を上昇させることができる。こうしてセル詰込み密度を増加させることができる。これによりデバイスのオン抵抗は減少する。
６．従来のトレンチ形ＭＯＳＦＥＴでは、低濃度にドープされた「ドリフト領域」が、チャネルと高濃度にドープされた基板との間に形成されることが多い。ドリフト領域のドーピング濃度は或るレベルより低い値に保持されなければならないが、それはそうしないと有効な空乏領域が得られず、トレンチの角部における電界の強さが大きくなりすぎるためである。ドリフト領域のドーピング濃度を低い値に保持することにより、デバイスのオン抵抗は上昇する。対称的に、本発明のＮドレイン領域３３はより高濃度にドープされることができるが、それはＮドレイン領域３３の形状と、Ｎドレイン領域３３とＰボディ３４Ａとの間の接合部の長さがより有効な空乏領域を与えるためである。より高濃度にドープされたＮドレイン領域３３によりデバイスのオン抵抗が減少する。
７．図２４Ａに示されるように、Ｐ−ｅｐｉ層がＮドレイン領域が位置する場所を除いてＮ＋基板まで延在するため、ＭＯＳＦＥＴの終端領域において分離したＰ型拡散部を設ける必要がない。図２４Ｂは、Ｐ型拡散部１１０を含む従来のＭＯＳＦＥＴの終端領域を示す。Ｐ型終端拡散部或いはフィールドリング部を排除することにより、マスキング過程の数を減らすことができる。例えば、図５−図１６において示されるプロセスでは、５つのマスキング過程のみしか必要としない。
【００２０】
ＭＯＳＦＥＴ４０は図４に示されるように、閾値電圧調整用埋設物４２を有する点を除いてＭＯＳＦＥＴ３０と同様である別の実施例である。そのような埋設物は、ＭＯＳＦＥＴ４０の閾値電圧を０．６Ｖから１．０Ｖまで上昇させるであろう。
【００２１】
図５−図１６は、ＭＯＳＦＥＴ３０及び４０を形成するための過程を示す。
【００２２】
そのプロセスは、Ｎ＋基板３２（図５）で開始し、その上にＰ−ｅｐｉ層３４が周知のプロセス（図６）により成長する。その後薄い酸化物層５１が、約５０分間１１５０℃で蒸気中で加熱することによりＰ−ｅｐｉ層３４の表面上に成長する（図７）。酸化物層５１はマスクされ、デバイスのアクティブ領域（すなわちアクティブＭＯＳＦＥＴセルが配置されるべきエリアから）から除去され、そして終端部及びゲートパッドエリア内に残される。
【００２３】
その後フォトレジストマスク５２がＰ−ｅｐｉ層３４の表面上に形成され、トレンチ３５が反応性イオンエッチ（ＲＩＥ）プロセスにより形成される。そのプロセスは、トレンチの底部がＮ＋基板３２に達する前に終了される（図９）。
【００２４】
フォトレジストマスク５２を適所に残すことにより、リンが、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量で、かつ３００ｋｅＶ〜３．０ＭｅＶのエネルギでトレンチ３５の底部を介して注入され、Ｎドレイン領域３３を形成する（図１０）。リンが著しく拡散し、その結果Ｎドレイン領域３３が拡大するのを避けるために、それ以降その構造体が暴露される総熱エネルギー投入量が６０分間で約９５０℃と同等に制限されるか、若しくはその構造体は９０秒間１０５０℃の急速加熱アニール（rapid thermal anneal：ＲＴＡ）に曝されるようになる。何れの場合においても、Ｎドレイン領域３３は図１０に示される概ねコンパクトな形状に保持される。図１０の断面図において、少なくとも７５%、好ましくは９０%のＮドレイン領域３３がトレンチ３５の真下に配置されるという利点がある。
【００２５】
別法では、Ｎドレイン領域３３は、３０ｋｅＶ〜３００ｋｅＶ（典型的には１５０ｋｅＶ）の低いエネルギでリンを注入し、１０〜１２０分間、１０５０℃〜１１５０℃（典型的には９０分間１１００℃）で加熱することによりリンを拡散して形成することができ、その結果Ｎドレイン領域３３は、図１１に示されるような形状に横方向に延在する。
【００２６】
高エネルギープロセスを用いることにより、Ｎドレイン領域はトレンチの真下の領域に概ね制限され、セルピッチを小さくすることができる。また容易に制御することができ、より大きなスループットを与えることができる。
【００２７】
そのプロセスの最後では、高エネルギーか低エネルギーかに関わらず、Ｎドレイン領域３３はＮ＋基板３２からトレンチ３５の底部まで延在し、ドレイン領域３３とＰボディ３４Ａとの間の接合部３３Ａは、Ｎ＋基板３２からトレンチ３５の側壁まで延在する。低エネルギープロセスが用いられる場合、接合部３３Ａは、ドレイン領域３３に向かって窪んだ弧形の形状を実現する（図１１）。
【００２８】
その後ゲート酸化物層３９は、Ｐ−ｅｐｉ層３４の表面及びトレンチ３５の底面及び側壁上に成長し、典型的には約５００オングストロームの厚さになる。
【００２９】
その後ポリシリコン層５３がゲート酸化物層３９上に堆積し、トレンチ３５を充填する（図１２）。ＮチャネルＭＯＳＦＥＴでは、ポリシリコン層５３は典型的には５×１０19ｃｍ-3の濃度までリンをドープされる。
【００３０】
ポリシリコン層５３は、上側表面がＰ−ｅｐｉ層３４の表面と共面をなすようにエッチバックされる。酸化物層５４が、熱酸化或いは堆積によりゲートの上側表面上に形成される（図１３）。
【００３１】
さらに閾値電圧を調整する場合には、閾値電圧調整用埋設物４２が形成される。埋設物４２は、５×１０12ｃｍ-2のドーズ量で、１５０ｋｅＶのエネルギーでＰ−ｅｐｉ層３４の表面を介してホウ素を注入することにより形成され（図１４）、ＭＯＳＦＥＴのチャネルを形成することになるＰ−ｅｐｉ層３４の部分においてＰ型原子の濃度が１×１０17ｃｍ-3になるようにする。図２５Ａは、チャネルを通って取り出された垂直な断面のドーパントプロファイルを示すグラフであり、閾値調整用埋設物を示し、閾値調整用埋設物が典型的にはソース領域の真下にあるチャネルのエリア内に配置されるということを示す。ＭＯＳＦＥＴの閾値電圧は、閾値調整用埋設物のピークドーピング濃度ＮA peakにより確定される。デバイスの閾値電圧を調整する必要がない場合には、そのステップは省略されてもよい。
【００３２】
別法では、図２５Ｂのグラフに示されるように、ボディ注入が実行されるてもよい。ボディ注入は閾値調整用埋設物にほぼ類似であるが、用いられるエネルギーがより高く、その結果ボディ注入物はＰ−ｅｐｉ層とＮドレイン領域との間の接合部付近の高さまで延在する。ＭＯＳＦＥＴの閾値電圧は、ボディ注入物のピークドーピング濃度ＮA peakにより確定される。
【００３３】
Ｎ＋ソース領域３６及びＰ＋ボディコンタクト領域３８は、従来のマスキングプロセス及びフォトリソグラフィプロセスを用いてＰ−ｅｐｉ層３４の表面において形成される（図１５）。例えば、Ｎ＋ソース領域は、５×１０15ｃｍ-2のドーズ量、かつ８０ｋｅＶのエネルギーでヒ素を注入され、１×１０20ｃｍ-3の濃度を実現することができる。Ｐ＋ボディコンタクト領域３８は、１×１０15ｃｍ-2のドーズ量、かつ６０ｋｅＶのエネルギーでホウ素を注入され、５×１０19ｃｍ-3のドーパント濃度を実現することができる。
【００３４】
最終的に、金属層３１、好ましくはアルミニウムが、Ｎ＋ソース領域３６及びＰ＋ボディコンタクト領域３８にオーム接触状態でＰ−ｅｐｉ層３４の表面上に堆積する。
【００３５】
図１７は別の実施例を示す。ＭＯＳＦＥＴ６０はＭＯＳＦＥＴ３０と類似であるが、Ｐ−ｅｐｉ層３４はサブレイヤＰｅｐｉ１及びＰｅｐｉ２に分割される。周知のプロセスを用いて、サブレイヤを有するｅｐｉ層は、ｅｐｉ層が成長する間にドーパントガスの流量を変更することにより形成することができる。別法では、サブレイヤＰｅｐｉ１は、ｅｐｉ層３４の上側部分にドーパントを注入することにより形成することができる。
【００３６】
サブレイヤＰｅｐｉ１のドーパント濃度は、サブレイヤＰｅｐｉ２のドーパント濃度より大きいか、或いは小さいかのいずれかである。ＭＯＳＦＥＴの閾値電圧及びパンチスルーブレークダウンは、サブレイヤＰｅｐｉ１のドーピング濃度の関数であるが、一方ＭＯＳＦＥＴのブレークダウン電圧及びオン抵抗はサブレイヤＰｅｐｉ２のドーピング濃度の関数である。従って、本実施例のＭＯＳＦＥＴでは、閾値電圧及びパンチスルーブレークダウン電圧は、アバランシェブレークダウン電圧及びオン抵抗と無関係に設計することができる。Ｐ−ｅｐｉ層３４は、異なるドーピング濃度を有する３つ以上のサブレイヤを有することもできる。
【００３７】
図１８は別の実施例を示しており、ＭＯＳＦＥＴ７０ではドレイン領域３３は省略され、トレンチ３５はＰ−ｅｐｉ層３４を通りＮ＋基板３２まで完全に延在する。本実施例は、低電圧（例えば５Ｖ以下）ＭＯＳＦＥＴの場合に特に適している。
【００３８】
本発明のいくつかの特定の実施例が記載されてきたが、これらの実施例は例示に過ぎない。多くのさらに別の実施例を本発明の幅広い原理に基づき実行することができるということは当業者には理解されよう。例えば、上記実施例はＮチャネルＭＯＳＦＥＴであるが、ＭＯＳＦＥＴの種々の領域の導電型を反転することにより本実施例に従ったＰチャネルＭＯＳＦＥＴを製造することができる。
【００３９】
【発明の効果】
上記のように本発明のトレンチ形ＭＯＳＦＥＴは、閾値電圧を上昇させることなくパンチスルーブレークダウンが発生する危険性を低減することができ、また従来ブレークダウン特性を改善するために必要とした深い拡散部を排除することができるため、セル密度を増加し、オン抵抗を低減することができる。
【図面の簡単な説明】
【図１】従来のトレンチゲート形ＭＯＳＦＥＴの断面図である。
【図２】Ｂｕｌｕｃｅａ特許に開示されるようなゲート酸化物層を保護するための深い拡散部を有するトレンチゲート形ＭＯＳＦＥＴの断面図である。
【図３】本発明に従ったトレンチ形ＭＯＳＦＥＴの断面図である。
【図４】閾値調整用埋設物を有する本発明に従ったトレンチ形ＭＯＳＦＥＴの断面図である。
【図５】図３及び図４のＭＯＳＦＥＴを製作するための工程を示す断面図である。
【図６】図３及び図４のＭＯＳＦＥＴを製作するための工程を示す断面図である。
【図７】図３及び図４のＭＯＳＦＥＴを製作するための工程を示す断面図である。
【図８】図３及び図４のＭＯＳＦＥＴを製作するための工程を示す断面図である。
【図９】図３及び図４のＭＯＳＦＥＴを製作するための工程を示す断面図である。
【図１０】図３及び図４のＭＯＳＦＥＴを製作するための工程を示す断面図である。
【図１１】図３及び図４のＭＯＳＦＥＴを製作するための工程を示す断面図である。
【図１２】図３及び図４のＭＯＳＦＥＴを製作するための工程を示す断面図である。
【図１３】図３及び図４のＭＯＳＦＥＴを製作するための工程を示す断面図である。
【図１４】図３及び図４のＭＯＳＦＥＴを製作するための工程を示す断面図である。
【図１５】図３及び図４のＭＯＳＦＥＴを製作するための工程を示す断面図である。
【図１６】図３及び図４のＭＯＳＦＥＴを製作するための工程を示す断面図である。である。
【図１７】階段状エピタキシャル層内に形成される本発明に従ったトレンチ形のＭＯＳＦＥＴの断面図である。
【図１８】トレンチが高濃度にドープされた基板内に延在する本発明に従ったトレンチ形ＭＯＳＦＥＴの断面図である。
【図１９】コンピュータシミュレーションプログラムＳＵＰＲＥＭＥを用いて作成されたグラフであり、チャネル領域における図３のＭＯＳＦＥＴのドーパント濃度を示す。
【図２０】コンピュータシミュレーションプログラムＳＵＰＲＥＭＥを用いて作成されたグラフであり、トレンチの底部における図３のＭＯＳＦＥＴのドーパント濃度を示す。
【図２１】コンピュータシミュレーションプログラムＭＥＤＩＣＩを用いて作成されたグラフであり、チャネル領域を通る垂直な断面における図３のＭＯＳＦＥＴのドーパント濃度を示す。
【図２２】コンピュータシミュレーションプログラムＭＥＤＩＣＩを用いて作成されたグラフであり、トレンチの底部を通る垂直な断面における図３のＭＯＳＦＥＴのドーパント濃度を示す。
【図２３】逆バイアス条件下における図３のＭＯＳＦＥＴの空乏領域を示す。
【図２４】Ａ及びＢからなり、それぞれ本発明の従ったＭＯＳＦＥＴ及び従来のＭＯＳＦＥＴの終端領域を示す断面図である。
【図２５】Ａ及びＢからなり、それぞれ閾値調整用埋設物及びボディ埋設物を示すドーピングプロファイルのグラフである。
【図２６】Ａ及びＢからなり、ＡはＮ−ｅｐｉ領域内に拡散されたＰボディを有する従来のＭＯＳＦＥＴのチャネルを通る垂直な断面で見たドーピングプロファイルのグラフであり、ＢはＰ−ｅｐｉ層及びＮドレイン領域を有する本発明に従ったＭＯＳＦＥＴのチャネルを通る垂直な断面で見たドーピングプロファイルのグラフである。
【符号の説明】
１０ 従来のトレンチゲート形パワーＭＯＳＦＥＴ
１１ Ｎ＋半導体基板
１２ Ｎエピタキシャル層
１３ ゲート
１４ トレンチ
１５ ゲート酸化物層
１６ Ｎ＋ソース
１７ Ｐボディ
１８ ドレイン
１９ 金属コンタクト層
２０ Ｐ＋ボディコンタクト領域
２１ 接合部
２５ ＭＯＳＦＥＴ
２７ 深いＰ＋拡散部
２９ トレンチ壁部
３０ ＭＯＳＦＥＴ
３１ 金属層
３２ Ｎ＋基板
３３ Ｎドレイン領域
３３ａ 接合部
３４Ｐエピタキシャル層
３４ａ ボディ
３５ トレンチ
３６ Ｎ＋ソース領域
３７ ポリシリコンゲート
３８ Ｐ＋ボディコンタクト領域
３９ 酸化物層
４０ ＭＯＳＦＥＴ
４２ 閾値電圧調整用埋設物
４５ アバランシェブレークダウン発生場所
５１ 酸化物層
５２ フォトレジストマスク
５３ ポリシリコン層
５４ 酸化物層
６０ ＭＯＳＦＥＴ
７０ ＭＯＳＦＥＴ

Claims (27)

  1. パワーＭＯＳＦＥＴであって、
    第１の導電型の半導体基板と、
    前記基板の上層をなし、前記第１の導電型と反対の第２の導電型からなり、内部に、側壁及び底面を有するトレンチが形成されるエピタキシャル層と、
    前記トレンチ内に配置され、前記トレンチの底面及び側壁に沿って延在する絶縁層により前記エピタキシャル層から電気的に隔離されるゲートとを有し、前記エピタキシャル層が、
    前記第１の導電型からなり、前記エピタキシャル層の上側表面及び前記トレンチの前記側壁に隣接して配置されるソース領域と、
    前記第２の導電型のボディと、
    前記基板と、前記トレンチの前記底面及び前記底面に隣接する前記側壁の一部を含む前記トレンチの底部との間に、前記トレンチ底部から前記基板に向かって下向きに前記トレンチの前記側壁から横方向に離れて広がるように延在する前記第１の導電型のドレイン領域とを有し、
    前記ボディは、前記基板と、前記ドレイン領域と、前記トレンチの前記側壁とに接触し、
    前記ボディと前記ドレイン領域との間に接合部が存在し、前記接合部は前記基板から前記トレンチの前記側壁まで延在することを特徴とするパワーＭＯＳＦＥＴ。
  2. 前記ドレイン領域の少なくとも７５%は前記トレンチの真下に配置されることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  3. 前記ドレイン領域の少なくとも９０%が前記トレンチの真下に配置されることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  4. 前記ドレイン領域と前記ボディとの間の前記接合部の形状が、前記ボディの方に向かって突出した弧形の形状をなすことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  5. 前記ドレイン領域のドーピング濃度が５×１０１５ｃｍ−３〜５×１０１７ｃｍ−３の間にあることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  6. 閾値電圧調整用埋設物をさらに有することを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  7. ボディ埋設物をさらに有することを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  8. 前記エピタキシャル層が少なくとも第１のサブレイヤ及び第２のサブレイヤからなる２つのサブレイヤを備え、前記第１のサブレイヤが前記エピタキシャル層の前記表面に隣接し、前記第２のサブレイヤが前記第１のサブレイヤと前記基板との間をなし、また前記第１のサブレイヤは前記第２のサブレイヤのドーピング濃度と異なるドーピング濃度を有することを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  9. 前記第１のサブレイヤの前記ドーピング濃度が、前記第２のサブレイヤの前記ドーピング濃度より高いことを特徴とする請求項８に記載のＭＯＳＦＥＴ。
  10. 前記第１のサブレイヤの前記ドーピング濃度が、前記第２のサブレイヤの前記ドーピング濃度より低いことを特徴とする請求項８に記載のＭＯＳＦＥＴ。
  11. 前記第１のサブレイヤと前記第２のサブレイヤとの間の境界面が前記トレンチの前記側壁を横切ることを特徴とする請求項８に記載のＭＯＳＦＥＴ。
  12. パワーＭＯＳＦＥＴであって、
    第１の導電型の半導体基板と、
    前記基板の上層をなし、その中に、側壁及び底面を有するトレンチが形成されるエピタキシャル層と、
    前記トレンチ内に配置され、前記トレンチの底面及び側壁に沿って延在する絶縁層により前記エピタキシャル層から電気的に隔離されるゲートとを有し、前記エピタキシャル層が、
    前記第１の導電型からなり、前記エピタキシャル層の上側表面及び前記トレンチの前記側壁に隣接して配置されるソース領域と、
    第２の導電型からなり、前記エピタキシャル層と前記基板との間の境界面と概ね一致する基板との接合部を形成するボディと、
    前記基板と、前記トレンチの前記底面及び前記底面に隣接する前記側壁の一部を含む前記トレンチの底部との間に、前記トレンチ底部から前記基板に向かって下向きに前記トレンチの前記側壁から横方向に離れて広がるように延在する前記第１の導電型のドレイン領域とを有することを特徴とするパワーＭＯＳＦＥＴ。
  13. 前記ドレイン領域と前記ボディとの間の接合部が前記基板と前記トレンチの前記側壁との間に延在することを特徴とする請求項１２に記載のＭＯＳＦＥＴ。
  14. 前記エピタキシャル層のドーパントのプロファイルは実質的に平坦であることを特徴とする請求項１若しくは１２に記載のＭＯＳＦＥＴ。
  15. パワーＭＯＳＦＥＴを製造するための方法であって、
    第１の導電型の基板を設ける過程と、
    前記基板上に前記第１の導電型と反対の第２の導電型からなるエピタキシャル層を成長させる過程と、
    前記エピタキシャル層内に、側壁及び底面を有するトレンチを形成する過程と、
    前記トレンチの底面を介して前記第１の導電型のドーパントを導入し、前記基板と、前記トレンチの前記底面及び前記底面に隣接する側壁の一部を含む前記トレンチの底部との間に、前記トレンチ底部から前記基板に向かって下向きに前記トレンチの前記側壁から横方向に離れて広がるように延在するドレイン領域を形成する過程と、
    前記トレンチの前記底面と側壁とに沿って絶縁層を形成する過程と、
    前記トレンチ内に導電性ゲート材料を導入する過程と、
    前記エピタキシャル層内に前記第１の導電型のドーパントを導入し、ソース領域を形成する過程とを有し、前記ドレイン領域及び前記ソース領域は、前記ソース領域及びドレイン領域が前記トレンチの前記側壁に隣接する前記エピタキシャル層のチャネル領域により分離されるような条件下で形成されることを特徴とするパワーＭＯＳＦＥＴの製造方法。
  16. 前記トレンチの底面を介して前記第１の導電型のドーパントを導入する過程が、３００ｋｅＶ〜３．０ＭｅＶのエネルギーでドーパントを注入することにより実行されることを特徴とする請求項１５に記載の方法。
  17. 前記ドレイン領域の形成過程に後続する総熱エネルギー投入量が、６０分間、約９５０℃と同等に制限されることを特徴とする請求項１６に記載の方法。
  18. 前記ドレイン領域の前記形成過程に後続する過程より大きな総熱エネルギー投入量の熱を加えることを特徴とする請求項１５に記載の方法。
  19. 前記エピタキシャル層内に閾値電圧調整用埋設物を導入する過程をさらに有することを特徴とする請求項１５に記載の方法。
  20. パワーＭＯＳＦＥＴであって、
    第１の導電型の半導体基板と、
    前記基板の上層をなし、前記第１の導電型と反対の第２の導電型からなり、内部に、側壁及び底面を有するトレンチが形成されるエピタキシャル層と、
    前記トレンチ内に配置され、前記トレンチの底面及び側壁に沿って延在する絶縁層により前記エピタキシャル層から電気的に隔離されるゲートとを有し、
    前記エピタキシャル層が、
    前記第１の導電型からなり、前記エピタキシャル層の上側表面及び前記トレンチの前記側壁に隣接して配置されるソース領域と、
    前記トレンチの前記側壁の一部に隣接する、前記第２の導電型のボディと、
    前記トレンチの前記底面及び前記底面に隣接する前記側壁の一部を含む前記トレンチの底部から下向きに、前記トレンチの前記側壁から横方向に離れて広がるように延在して前記基板の前記第１の導電型のドーパントと結合する、前記第１の導電型のドレイン領域とを有し、
    前記ボディは、下向きに延在して前記第１の導電型の前記基板と第１のＰＮ接合部を形成し、前記ドレイン領域と第２のＰＮ接合部を形成し、
    前記第２のＰＮ接合部は前記第１のＰＮ接合部と前記トレンチの前記側壁との間に延在することを特徴とするパワーＭＯＳＦＥＴ。
  21. 前記第１のＰＮ接合部と前記トレンチの前記側壁との間の前記第２のＰＮ接合部の形状が、前記ボディの方に向かって突出した弧形の形状であることを特徴とする請求項２０に記載のＭＯＳＦＥＴ。
  22. パワーＭＯＳＦＥＴであって、
    第１の導電型の半導体基板と、
    前記基板の上層をなし、内部に、側壁及び底面を有するトレンチが形成されるエピタキシャル層と、
    前記トレンチ内に配置され、前記トレンチの底面及び側壁に沿って延在する絶縁層により前記エピタキシャル層から電気的に隔離されるゲートとを有し、
    前記エピタキシャル層が、
    前記第１の導電型からなり、前記エピタキシャル層の上側表面及び前記トレンチの前記側壁に隣接して配置されるソース領域と、
    前記第１の導電型と反対の第２の導電型からなるボディであって、前記ボディの第２の導電型のドーパントが前記基板の第１の導電型のドーパントとＰＮ接合部を形成し、前記ＰＮ接合部は前記エピタキシャル層と前記基板との間の境界面に一致する、該ボディと、
    前記基板と、前記トレンチの前記底面及び前記底面に隣接する前記側壁の一部を含む前記トレンチの底部との間に、前記トレンチ底部から前記基板に向かって下向きに前記トレンチの前記側壁から横方向に離れて広がるように延在する前記第１の導電型のドレイン領域とを有することを特徴とするパワーＭＯＳＦＥＴ。
  23. 前記ドレイン領域と前記ボディとの間の第２のＰＮ接合部が、前記ＰＮ接合部と前記トレンチの前記側壁との間に延在することを特徴とする請求項２２に記載のＭＯＳＦＥＴ。
  24. 前記エピタキシャル層のドーパントのプロファイルは実質的に平坦であることを特徴とする請求項２０若しくは２２に記載のＭＯＳＦＥＴ。
  25. パワーＭＯＳＦＥＴであって、
    一様にドープされた第１の導電型の半導体基板と、
    前記基板に直接接触する形で前記基板の上層をなし、前記第１の導電型と反対の第２の導電型からなり、内部に、側壁及び底面を有するトレンチが形成される半導体層と、
    前記トレンチ内に配置され、前記トレンチの底面及び側壁に沿って延在する絶縁層により前記半導体層から電気的に隔離されるゲートとを有し、
    前記半導体層が、
    前記第１の導電型からなり、前記半導体層の上側表面及び前記トレンチの前記側壁に隣接して配置されるソース領域と、
    前記トレンチの前記側壁の一部に隣接する、前記第２の導電型のボディと、
    前記トレンチの前記底面及び前記底面に隣接する前記側壁の一部を含む前記トレンチの底部から下向きに、前記トレンチの前記側壁から横方向に離れて広がるように延在する、前記第１の導電型のドレイン領域とを有し、
    前記ボディは、下向きに延在して前記第１の導電型の前記基板と第１のＰＮ接合部を形成し、前記ドレイン領域と第２のＰＮ接合部を形成し、
    前記第２のＰＮ接合部は前記第１のＰＮ接合部と前記トレンチの前記側壁との間に延在し、
    前記半導体層はエピタキシャル層であり、前記エピタキシャル層のドーパントのプロファイルは実質的に平坦であることを特徴とするパワーＭＯＳＦＥＴ。
  26. パワーＭＯＳＦＥＴを製造するための方法であって、
    一様にドープされた第１の導電型の基板を設ける過程と、
    前記基板上に前記基板に直接接触する形で前記第１の導電型と反対の第２の導電型からなる半導体層を成長させる過程であって、前記半導体層はエピタキシャル層であり、前記エピタキシャル層のドーパントのプロファイルは実質的に平坦である、該過程と、
    前記半導体層内に、側壁及び底面を有するトレンチを形成する過程と、
    前記トレンチの底面を介して前記第１の導電型のドーパントを導入し、前記基板と、前記トレンチの前記底面及び前記底面に隣接する前記側壁の一部を含む前記トレンチの底部との間に、前記トレンチ底部から前記基板に向かって下向きに前記トレンチの前記側壁から横方向に離れて広がるように延在するドレイン領域を形成する過程と、
    前記トレンチの前記底面と側壁とに沿って絶縁層を形成する過程と、
    前記トレンチ内に導電性ゲート材料を導入する過程と、
    前記半導体層内に前記第１の導電型のドーパントを導入し、ソース領域を形成する過程とを有し、
    前記ドレイン領域及び前記ソース領域は、前記ソース領域及びドレイン領域が前記トレンチの前記側壁に隣接する前記半導体層のチャネル領域により分離されるような条件下で形成されることを特徴とするパワーＭＯＳＦＥＴの製造方法。
  27. 前記ドレイン領域及び前記ソース領域を、エピタキシャル層のドーパントのプロファイルが実質的に平坦となるように形成することを特徴とする請求項２６に記載のパワーＭＯＳＦＥＴの製造方法。
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