TW544913B - Trench MOSFET having implanted drain-drift region and process for manufacturing the same - Google Patents

Trench MOSFET having implanted drain-drift region and process for manufacturing the same Download PDF

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Description

544913 A7 ----—________B7____ 五、發明説明（1 ) 本發明係有關於功率MOSFETs(金屬氧化物半導體場 放應電晶體）’尤有關於一種具有優異導通電阻及崩潰特性 之溝閘式功率MOSFET。本發明亦有關於該等^1〇81^丁的 製造方法。 - 一種習知的溝閘式功率M0SFET 1〇乃被示於第1圖的 截面圖中。該MOSFET10係被設於一 N+半導體基材u中， 其上乃生成一N磊晶層12。有一閘13被設在一溝渠14中， 其係由該N蟲晶（N-epi)層12的頂面向下延伸。該閘典型係 由多晶石夕製成，並以一氧化物層15來與該N_epi層12電隔 離。施加於該閘13的電壓將可控制經由一在p本體j 7中靠 近該溝渠側壁的通道而來流通於一 N+源極16與一汲極18 之間的電流。該汲極18包含該N-epi層12及N+基材U。一 金屬接觸層19會經由一 P+本體接觸區20來與該n+源極16 和P本體17電接觸。一類似的金屬接觸層（未示出）典型會造 成與該汲極1 8底側的電接觸。 最理想是，該MOSFET可如一絕佳的開關來運作，當 在關閉時會具有無限的電阻，而在導通時能具有〇電阻。雖 在實際上，並不能達到此目標，但該MOSFET之效率的兩 個重要考量係為其導通電阻及崩潰電壓。另一重要的評估 基準係在何處發生崩潰。由於汲極通常係相對於源極為正 向偏壓，而該接面21為反向偏壓，故崩潰正常會發生於該 溝渠的彎角’即電場最大之處。崩潰會造成熱載子其會損 壞或破裂該閘極氧化物層15。因此最好能將該裝置設計成 使崩潰會發生於遠離該溝渠丨4的矽塊處。 本紙張尺度適用中國國家標準（CNS)A4規格（210X297公釐） 4 (請先閲讀背面之注意事項再填寫本頁) .、\t — 544913 A7 ^^^---------— __ ____ 立、發明説明（2 ) ^ (請先閲讀背面之注意事項再填寫本頁) 一 MOSFET之另一種重要特性係為其臨界電壓，即為 在該通道中造成一逆轉層而來導通該裝置時，必須施加於 該閘的電壓。在許多情況下最好能具有一較低的臨界電 壓，此則需要該通道區被輕微地摻雜。但是，輕微地摻雜 該通道區將會增加穿通崩潰的危險，其係在該接面21附近 之空乏區擴張達到所有全部穿過該通道而至源極的區域時 將會發生。當該本體區更輕微地摻雜時，則空乏區的擴張 會更快速。 一種可減少在溝渠彎角處之電場強度，並促成在遠離 該溝渠之矽料中崩潰的技術，乃被揭示於Bulucea等人的第 5,072,266號：美國專利中。該技術係被示於第2圖中，其中 之一MOSFET 25係類似於第1圖中的M0SFET 1〇，惟其有 一較深的P+擴散部27由該P本體Π向下延伸至一低於溝渠 底部的程度。該P+擴散部27具有變形該電場的作用，而能 減少該電場在溝渠彎角29處的強度。 雖上逃Bulucea專利的技術能改善MOSFET之崩潰性 能’但其會對胞元間距如第2圖中所示之“d”設定較低的限 制’因為若該胞元間距縮小太多，則該P+擴散部的推雜劑 將會進入該MOSFET的通道區中，而會增加其臨界電壓。 縮小該胞元間距將會增加該MOSFET之所有胞元的總周 長，而會形成一較大之供電流通過的閘寬度，故會減少該 MOSFET的導通電阻。因此，使用該Bulucea專利技術來改 善該MOSFET之崩潰特性的結果，將會變得較難以減少該 MOSFET的導通電阻。 本紙張尺度適用中國國家標隼（CNS)A4規格（210X297公釐） 五、發明説明（3 ) 概括而言，一功率M0SFET之設計乃需要在其臨界電 壓與崩潰雹壓之間，及該裝置的導通電阻和崩潰特性之 2，來作一折衷妥協。故一 MOSFET結構乃有一種明確的 需求，即要儘量避免或減少該等衝突折衷，而不使盆 增加無謂的複雜性。 八 依據本發明，一功率MOSFET會被製成於一第一種導 電性的半導體基材中，該基材係被一第二種導電性的磊晶 層所覆蓋。一渠溝會被形成於該磊晶層中。該功率”〇81^丁 亦包含一閘設在該渠溝内，而藉一沿該渠溝之側壁和底部 延伸的絕緣層，來與該磊晶層電隔離。該磊晶層包含一第 一導電性的源極區，其係被設成鄰接該磊晶層的頂面和該 一溝之側i ，一弟一種導電性的基層或本體；及一第一導 電性的汲極漂移區由該基材延伸至渠溝底部，該汲極漂移 區與本體之間的介面會由該基材延伸至渠溝之一側壁。該 功率MOSFET亦可選擇地包含一臨界值調整植入部，且= 磊晶層可包含二或更多具有不同摻雜濃度的次層（“階層磊 晶層”）。 曰猫 在一變化實施例中，該渠溝會延伸穿過整個磊晶層並 進入基材中，而不需要該汲極漂移區。 本發明亦包括一種製造功率]^〇817]5丁的方法，其包 含··提供一第一種導電性的基材；在該基材上生成一相反 於該第-導電性之第二種導電性的蠢晶層；在該蠢晶層中 形成一渠溝；穿過該渠溝的底部來注入第一導電性的摻雜 夤而形成一汲極漂移區，其會延伸於該基材與該渠溝的底 544913 A7 ------------ B7 _ 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 部之間；沿該渠溝的底部及一側壁來形成一絕緣層；將一 導電的閘材料注入該渠溝内；及將第一導電性的捧雜劑注 入該磊晶層中來形成一源極區，該汲極漂移區與源極區會 在條件下來被形成，而使該源極區和汲極漂移區能被鄰接 该渠溝側壁的磊晶層之一通道區所分開。或者，該渠溝亦 可被製成穿過該蠢晶層而延伸至該基材。 在该製法之一變化例中，一汲極摻雜劑會被植入來形 成一嵌埋層而靠近該磊晶層與基材之間的介面，然後向上 擴散直至其達到該渠溝的底部。 或者，一本體摻雜劑亦可被植入一整微摻雜的 磊晶層中，並將之驅入直至達到該磊晶層與基材之間的介 面，而來形成一本體區。 本务明之MOSFET乃具有包括下述之一些優點。因該 汲極漂移區係被該磊晶層之第二種導電性部份侧向地包 圍，故將能更有效地發生耗乏，且更多的第一導電性摻雜 劑可被注入該〉及極漂移區，而得減少該MosfeT的導通電 阻。因在該通道區中之該摻雜劑的廓線係較平直，故該 MOSFET可被製成較不易穿通崩潰，且不會增加其臨界電 壓。由於該蟲晶層之第二導電性部份會延伸至該基材除了 4 >及極漂移區以外的區域，故將不必再製成一另外的第二 電性層來終結该裝置。供該Bulucea專利中之深擴散及該 終結區所使用之各光罩將可省略。略除該Bulucea專利中的 本體深擴散將能夠增加胞元密度而減少導通電阻。 本發明之功率MOSFET係能以任何的胞元形狀來製 本紙張尺度適用中國國家標準（CNS)A4規格（210X297公釐） 544913 A7 B7 五、發明説明（5 ) 成，包括例如六邊形或方形的封閉胞元，或形成長條狀的 胞元等。 (請先閲讀背面之注意事項再填寫本頁) 圖式之簡單說明： 第1圖為一習知溝閘式MOSFET之剖視圖； 第2圖為Bulucea專利中所揭之一含有深擴散部以保護 閘極氧化物層之溝閘式MOSFET的剖視圖； 第3圖為本發明之一渠溝MOSFET的剖視圖； 第4圖為本發明之含有臨界值調整植入部的渠溝 MOSFET之咅，J視圖； 第5A〜5L圖為示出第3與4圖之MOSFET製造程序的 各剖視圖； 第6圖為本發明之一渠溝MOSFET形成階層磊晶層的 剖視圖； 第7圖為本發明之一渠溝MOSFET的剖視圖，其中該渠 溝係伸入被重摻雜的基材中； 第8A與8B圖為使用SUPREME電腦模擬程式作成之圖 表，乃分別示出於第3圖之MOSFET中穿過通道區及渠溝底 部之垂直截面的摻雜劑濃度； 第9 A與9B圖為使用MEDICI電腦模擬程式作成之圖 表，乃分別示出於第3圖之MOSFET中穿過通道區及渠溝底 部之垂直截面的摻雜劑濃度； 第10圖示出第3圖的MOSFET之空乏區在反向偏壓的 情況； 第11A與11B圖乃分別示出一本發明之MOSFET及一 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 544913 A7 ___B7_ 五、發明説明（6 ) 習知的MOS FET之終結區的剖視圖； (請先閲讀背面之注意事項再填寫本頁) 第12A與12B圖係為摻雜廓線圖，乃分別示出一臨界值 調整植入部及一本體植入部； 第13A圖係為穿過一在N-epi區中具有一擴散之p本體 的習知MOS FET之通道的垂直截面之摻雜廓線圖； 第13B圖係為穿過一具有一p-epi層及一n汲極漂移區 之本發明的MOSFET之通道的垂直截面之摻雜廓線圖； 第14A與14B圖係示出一製法，其中有一本體摻雜劑乃 被植入並驅入至達到該磊晶層與基材之間的介面為止； 第15 A與15B圖係示出一製法，其中有一汲極摻雜劑乃 被植入而形成一嵌埋層，靠近該磊晶層與基材之間的介 面，嗣再向上擴散直至達到該渠溝的底部為止。 第16圖乃示出當植入一嵌埋層並將之向上擴散來形成 该 >及極漂移區時’在渠溝下方之一垂直截面的摻雜磨線之 大致形狀。 本發明之一功率MOSFET的剖視圖乃示於第3圖中。該 MOSFET 30係形成於一N+基材32中，該基材32係被一磊晶 層34所覆蓋，其係整體被以一 p型雜質來摻雜（以下稱為 P-epi 層 34)。N+基材 32 例可具有 5xl0·4 〜5χ1(Τ3 〇hm-cm 的 電阻率，而該P-epi層34乃可摻雜lxlO15〜5xl〇17 cm_3濃度 的石朋。該N+基材32典型係約為200 μηι厚，而epi層34可為2 〜5 μηι厚。 一渠溝35被設在該P-epi層34中，而該渠溝35含有一多 晶石夕閘3 7。該閘3 7係藉一氧化物層39來與P-epi層3 4電隔 本紙張尺度適用中國國家標準（CNS)A4規格（210X297公釐） 544913 A7 B7_ 五、發明説明（7 ) 離，該氧化物層39會沿渠溝35的側壁和底部來延伸。 MOSFET 3 0亦含有一 N+源極區36，其係鄰接於p-epi層34 的頂面和渠溝35的側壁，以及一 p+本體接觸區38。該p-epi 層34的其餘部份則形成一P型基質或本體34A。該本體34A 會與N+基材32形成一接面，其係大致重合於該p-epi層μ 和N+基板3 2之間的介面。一金屬層3 1會與該n+源極區3 6 電接觸’並經由P+本體接觸區38來和P本體34A電接觸。 又，依據本發明，有一 N汲極漂移區3 3會延伸於該N+ 基材與渠溝3 5的底部之間。在該N汲極漂移區33與P本體 34A間之一接面33A，會延伸於N+基材32和渠溝35的側壁 之間。該N及極漂移區33乃可例如以濃度為5xl〇i5〜5χ1〇” cm_3的磷來摻雜。 第8A圖為在MOSFET 30中之摻雜濃度的圖表。該圖表 係由SUPREME電腦模擬程式所作成，且係採自穿過該通道 區的垂直戴面。該等曲線示出砷及硼的摻雜濃度，而第三 曲線表示其淨摻雜濃度。第8B圖為採自穿過該渠溝底部之 垂直截面的類似圖表。在該二圖表中之水平軸係為在該 P-epi層表面底下的μΐΏ距離；而垂直軸係為at〇ms/cm·3之摻 雜濃度的對數。請注意在第8A圖中，作為該P_epi層34之基 本摻雜劑的硼之濃度，係較為平坦並主控於通道區中。而 石申的摻雜濃度當由該通道區移至源極或汲極區時即會增 加。 第9A與9B圖係分別為如第8A與8B圖之相同戴面的捧 雜濃度圖表。但是，第9A與9B圖係使用MEDICI電腦模擬 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 10 (請先閲讀背面之注意事項再填寫本頁) .、可| •-•線- 544913 A7 ______B7 五、發明説明（8 ) 程式來作成，而僅示出N型或p型的淨摻雜濃度。 該二SUPREME與MEDICI模擬之差別係，supreme 僅考慮在單垂直截面中之摻雜濃度，但並未將摻雜劑在 其匕杈向移動位置的作用列入考量，而MEmci則將在該圖 式之二維平面中的所有摻雜劑納入考量。 以下即為該MOSFET 30的優點： 1·其崩潰通常會發生在該^^+基材32與卜邛丨層34之間 的介面而遠離渠溝處（例如，在第3圖中所示之45位置處 此乃可避免由崩潰區域所產生之熱載子對該問氧化物層的 損害。 2.在電場最大之該渠溝彎角處的閘氧化物，將可被保 護免於破裂。 3 ·就一指定的臨界電壓將可得到一較高的穿通崩潰。 在該N汲極漂移區和p本體間的介面會向下延伸至該基 材。如第ίο圖所示’當該MOSFET為反向偏壓時，該空乏 區將會沿整個接面來延伸，結果在通道區中之空乏區不會 士朝向源極區（見前號所示）般地快速擴張。此即為造成穿 通崩潰的條件。 4·就一指定的臨界電壓將可得到一較高的穿通崩潰電 I 士第13A圖所示，在一具有擴散本體的習知丁， 口亥本體的摻雜劑濃度在接近該N-epi(漂移區）時會逐漸地 下，。該臨界電壓係由最高摻雜濃度N一來決定。該穿 通崩潰電壓係由通道區之總電荷量來決定（即在第 13A圖中以p本體曲線底下之面積來表示)。而在本發明的 本紙張尺度適用巾國國家標準（娜）从規格⑵〇幻97公爱）
---------------------豐…： (請先閲讀背面之注意事項再填寫本頁) 、τ· ¥! 544913 A7 B7 五、發明説明（9 ) MOSFET中，—摻雜廓線乃被示於第ΐ3β圖，其p♦層的 摻雜廓線較為平直。因此，N一雖仍相同但在通道中的 總電荷將會較大，故能形成一較高的穿通崩潰電壓。 5.由於在（如Bulucea專利中之類型）每—胞元中並益深 入的本體擴散部，故其胞元間距乃可縮小，❿不有其它的 p型摻雜劑進入該通道區中，致提高該m〇sfet的臨界電 壓。故該胞元整合密度乃可增加。此將會減少該裝置的導 通電阻。 6·在一習知的渠溝M〇SFET中，一輕微摻雜的“漂移區，， 通常會被形成於通道與重摻雜的基材之間。在該漂移區内 的摻雜濃度必須保持在一固定程度以下，因為否則將不能 得到有效的耗空，且在渠溝彎角處的電場強度會變得太 问。但將該漂移區内之摻雜濃度保持較低，又會增加該裝 置的導通電阻。相反地，今本發明的N汲極漂移區33係可 被較重地摻雜，因為該^^汲極漂移區33的形狀，及該N汲極 漂移區33和P本體34A間的接面長度將會形成更有效的耗 空。故一较重摻雜的^汲極漂移區33能減少該裝置的導通 電阻。 7.如第1 1A圖所示，在該MOSFET的終結區中並不需要 一額外的P型擴散部，因為該P_epi層會延伸至該N+基材上 除了该N及極區以外之處。第πβ圖乃示出一含有p型擴散 部之習知MOSFET的終結區。而免除該P型終結擴散部或電 場環將可減少罩蔽步驟的次數。例如，在第5 A〜5L圖中所 示的製程將僅須要五個罩蔽步驟。 本紙張尺度適用中國國家標準（〇^) A4規格（21〇χ297公釐） ------------------、可---------------·線. (請先閲讀背面之注意事項再填寫本頁) 544913 A7 厂__B7_ 五、發明説明（10) 在第4圖中所示之MOSFET 40係為一變化實施例，其 係類似於MOSFET 30，惟除該MOSFET 40含有一臨界電壓 調整植入部42。舉例而言，該植入部係可將該MOSFET 40 的臨界電壓由0.6V增加至1.0V。 第5A〜5L圖乃示出製造MOSFET 30和40之各步驟。 該製程係以N+基材32來開始（第5A圖），其上會以一習 知方法來生成一P-epi層34(第5B圖）。一薄氧化物層51嗣會 藉在1150 C加熱約50分鐘而生成於P-epi層34的表面上（第 5C圖）。該氧化物層5 1會被罩蔽並由該裝置的主動區被除去 (即由要設置主動MOSFET胞元的區域被除去），而僅留在 終結區與間接塾區中。 有一光阻罩幕52嗣會被設在P-epi層34的表面上，而渠 溝3 5會藉反應離子蝕刻（rie)法來製成。該製程會在渠溝3 5 的底部到達N+基材32之前終止（第5E圖）。 將光罩52留在原位，石粦會被以1χ1〇13〜lxl〇14 cm-2的 劑量，及300 keV至3.0 MeV的能量，經由渠溝35的底部來 植入，而製成N汲極漂移區33(第5F圖）。為避免該磷的過分 擴散，導致該N汲極漂移區3 3的過分擴張，故該結構於後 所要曝熱的預算量，係限制為大約在950°C中加熱60分鐘， 或該結構亦可在1050°C接受快速熱退火（RTA)90秒鐘。在 該二狀況之任一者中，N汲極漂移區3 3皆會大致保持如第 5F圖所示的精簡形狀。最好是，在第5F圖的截面圖中。至 少有75 %而較好有90%的N没極漂移區3 3係直接位於該渠 溝35底下。 13 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） 544913 五、發明説明（11) 或者，該N汲極漂移區33亦可藉以30keV至3〇〇keV(典 型為150 keV)的較低能量來將磷植入，並以1〇5〇。〇至115〇 C加熱1〇至120分釦（典型為丨100它加熱9〇分鐘）使填擴散 而來製成，因此該N汲極漂移區33將會橫向擴張至如第5(} 圖所示的形狀。 在該製程之一變化例中，一磷的嵌埋層1〇6會被設在該 渠溝下方，如第15A圖所示，並有一加熱程序會被用來向 上擴散該磷，直至其達到該渠溝底部而形成一汲極漂移區 1〇8為止，如第15B圖所示。較理想是，該嵌埋層ι〇6係位 於该磊晶層與基材之間的介面處，但該渠溝深度及磊晶層 厚度的變化亦可能會使該嵌埋層被設於該介面上方（例如 若該磊晶層較厚及/或該渠溝深度較小），或在該N+基材中 (例如若該磊晶層較薄及/或該渠溝深度較大）。在該二情況 中，於該渠溝底部下方的摻雜廓線如第丨6圖所示，皆係較 為不會改變的，因為該嵌埋層將會被設在該渠溝底板下方 之大致相同距離處。第16圖係示出由該渠溝底部開始之一 垂直戴面的摻雜廓線之大致形狀。如所示，在該汲極漂移 區中之N型摻雜劑濃度將會隨著於該渠溝底下之距離逐增 而單調地增加。此乃可與如第9B圖所示之，使用低能製法 來製成之一 MOSFET渠溝底下的摻雜廓線來加以區別，其 摻雜濃度起先會減少，然後在該N+基材附近增加。 使用該高能製法，而由一植入的嵌埋層向上擴散該n 型摻雜劑，將會產生一N汲極漂移區大致侷限於直接在渠 溝底下的區域，並容許較小的胞元間距。其亦較為容易控 --------------------鬢…： (請先閲讀背面之注意事項再填寫本頁) 、可| 14 - 544913 A7 ----^__ 五、發明説明（l2) 制’並能提供更大的產率。 在該製程結束時，不管是高能或低能製法，N汲極漂 移區33皆會由N+基材32擴張至渠溝35的底部，而在汲極漂 移區33與P本體34A之間的接面會*N+基材32延伸至渠溝 3 5的側壁。若使用低能製法，該接面％a會呈弧形而朝該 汲極漂移區33凹曲（第5G圖）。 閘氧化物層39嗣會被生成在p-epi層的表面上，以及 渠溝35的底部和側壁上，典型約有5〇〇人的厚度。 嗣一多晶矽層53會被沈積在閘氧化物層39上，並填滿 该渠溝35(第5H圖）。在一 N通道MOSFET中，多晶矽層53 典型會以磷來摻雜至5xl〇i9 cnr3的濃度。 多晶矽層53會被蝕回而使其頂面與卩…“層34的表面 共平面。一氧化物層54會被以熱氧化或沈積法來形成於該 閘的頂面（第51圖）。 可選擇地，若該臨界值須要被調整，則臨界電壓調整 植入部42將會被形成。該植入部42係例如以5χ1〇12 之 劑置及以150 keV的能量，經由P-epi層34的表面將硼植入 (第5J圖），並在該P_epi層34中要形成該m〇sfet之通道的 部份產生lx 1017 cm·3之P型原子的濃度，而來製成。第12八 圖係為一圖表示出穿過該通道之一垂直截面的摻雜劑廓 線，其中具有一臨界值調整值入部典型係位於該通道區域 中而正在源極區下方。該MOSFET之臨界電壓係由該調整 植入部的最高摻雜濃度NApeak來決定。若該裝置的臨界電 壓不須被調整，則此步驟將可省略。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱I~---- ---------------------鬢…： (請先閲讀背面之注意事項再填寫本頁) .訂· -曹— 544913 A7 ____ B7 五、發明説明（I3) 在另一實施例中，一P型雜質例如硼會被植入作為本 體摻雜劑，並會被驅入直至該摻雜劑達到磊晶層與基材間 之介面為止。此一實施例乃示於第14A與14β圖中。磊晶層 100可被以N型或P型雜質來輕微地摻雜。如第14B圖所示， 當硼已被植入和擴散之後，一 p本體區1〇4將會形成於該N+ 基材102上。 N+源極區36及P+本體接觸區38會被使用習知的罩蔽 及光蝕刻製法來製成於P_epi層34的表面上（第5]^圖）。舉例 而言，N+源極區乃可用砷以5χ1〇15 cm_2的劑量和8〇 “¥的 能罝來植入，而產生lxlo2〇 cm-3的濃度；P+本體接觸區38 則可用硼以lxio15 之劑量，及6〇 keV的能量來植入， 而產生5x10 19 cm_3的濃度。 最後，金屬層31，較好係為鋁，會被沈積在p_epw34 表面上，而與N+源極區36和P +本體接觸區38形成電阻性接 觸。 第6圖不出一變化實施例。MOSFET 60係類似於 MOSFET30，但P-epi層 34會被分成二次層 p_epi 。 使用§知的製法，_具有次層的i晶層乃可藉#該蟲^ 層被形成時改變摻雜氣體的流率而來製成。或者，次層 P epi 1亦可藉將摻雜質植入磊晶層34的上部而來製成。 該次層P-epi 1的摻雜濃度係可大於或小於次層p_epi 2 的摻雜濃度。該M〇SFET的臨界電麼及穿通崩潰係為次層 p-eP1 1之摻雜濃度的涵數，而該m〇sfet的崩潰電壓及導 通電阻則為次層P_epi 2之摻雜濃度的涵數。故，在本實施 本紙張尺度_巾_ ----------------------…鬢！ (請先閱讀背面之注意事項再填寫本頁) _、τ· 544913 A7 _B7_ 五、發明説明（I4) 例之一 MOS FET中，其臨界電壓和穿通崩潰電壓將能與崩 潰電壓和導通電阻分開獨立地來設計。P-epi層34亦可包含 兩個以上具有不同摻雜濃度的次層。 第7圖係示出另一變化實施例。在該MOSFET 70中其 汲極漂移區33乃被省略，而渠溝35則完全穿過P-epi層34來 伸入N+基材32中。本實施例係特別適用於低電壓（例如5V 或更低）的MOSFETs。 雖本發明之數個特定實施例已被描述如上，惟該等實 施例係僅供舉例說明而已。專業人士應可瞭解，仍有許多 另外的實施例能夠依據本發明的原理而來製成。例如，雖 上述各實施例皆為N通道MOSFETs，但一P通道之MOSFET 亦可依據本發明，並將該MOSFET中之各種不同區域的導 電性倒反而來製成。 17 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 544913 A7 B7 五、發明説明（I5) 元件標號對照 10、25...MOSFET 33A...接面 11...N+半導體基材 3 4...爲晶層 12... N磊晶層 34A...本體 13···閘 35…渠溝 14…溝渠 3 6... N +源極區 1 5 ...氧化物層 37…多晶矽閘 16...源極 38... P+本體接觸區 17...P本體 39...氧化物層 18…汲極 42...臨界電壓調整植入部 19...接觸層 51…氧化物層 20...接觸區 52...光阻罩幕 21…接面 53…多晶矽層 27...P+擴散部 54…氧化物層 29...彎角 100...蠢晶層 30、40、60、70…MOSFET 102...N+基材 3 1...金屬層 104... P本體區 32...N+基材 106...嵌埋層 33、108...N汲極漂移區 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 18

Claims (1)

  1. 六、申請專利範圍 一種功率MOSFET的製造方法，包含： 提供一第一種導電性的基材； 在5亥基材上生成一蠢晶層； 在該蟲晶層上形成一渠溝； :弟一種V電性的摻雜劑穿過該渠溝的底部來注 入而在该渠溝底部的下方形成一嵌埋層； 使該第一種導電性的摻雜劑向上擴散，直至該摻雜 劑達到該渠溝的底部，而形成一沒極漂移區； 沿該渠溝的底部和側壁形成一絕緣層； 將一導電的閘材料注入該渠溝中； 將該第一種導電性的摻雜劑注入磊晶層中而形成 :源極區，餘極漂移區和源極㈣在各條件之下來被 形成，而使該源極與和汲極漂移區會被一鄰接該渠溝側 i之猫晶層的通道區所分開。 2. 如申請專利範圍第1項之方法，其中生成-蟲晶層乃包 含在該基材上生成一相反於該第一種導電性之第二種 導電性的磊晶層。 3.如申請專利範圍第2項之方法，乃包含植入一第二種導 電性的本體摻雜劑，並將該本體摻雜劑驅入，直至其達 到該磊晶層與基材之間的介面。 4·如申請專利範圍第1項之方法，其中生成1晶層乃包 含在該基材上生成—第_種導電性的蟲晶層。 5.如申凊專利乾圍第4項之方法，乃包含植入一第二種導 電性的本體摻雜劑，並將該本體摻雜劑驅人，直至其達 544913 、申請專利範圍 A8 B8 C8 D8 到該遙晶層與基材之間的介面。 6 -如申請專利範園笛 ^ 圍弟1項之方法，其中穿過該渠溝底部來 第種^r包性的摻雜劑，係以3〇〇 keV至3.0 MeV 的能量來植入該摻雜劑。 7。一種功率MOSFET，包含： 一第一種導電性的半導體基材； 猫阳層覆蓋該基材，並有一渠溝被形成於該磊晶 層中；及 一閘被設於該渠溝内，並藉一沿該渠溝的底部和侧 壁延伸之絕緣層來與該磊晶層電隔離； 而5亥蠢晶層包含： 一第一種導電性的源極區，係被設成鄰接該磊晶層 的頂面和該渠溝的側壁； 一第二種導電性的本體；及 一第一種導電性的沒極漂移區延伸於該基材與渠 溝底部之間’該汲極漂移區之摻雜濃度會隨著於該渠溝 下方的距離逐增而單調地增加。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 20
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