CN106486550A - 半导体器件以及制造半导体器件的方法 - Google Patents

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Abstract

为了提供具有改善的性能的LDMOS半导体器件，本发明提供了下述的半导体器件：该半导体器件具有源极区域和漏极区域、沟道形成区域、位于沟道形成区域和漏极区域之间的漏极绝缘区域、以及栅极电极。漏极绝缘区域具有露出有源区域的缝，该缝相对于漏极绝缘区域中央设置在沟道形成区域那侧。该有源区域形成为n型半导体区域。这样的结构能够松弛漏极绝缘区域在沟道形成区域那侧(源极区域那侧)的电场。因此可以减少热载流子(热电子，热空穴)的产生数目。因而，可以获得具有改善的HCI相关特性的半导体器件。

Description

半导体器件以及制造半导体器件的方法
相关申请的交叉引用
2015年8月27日提交的日本专利申请第2015-167933号的全部公布内容(包括说明书、附图和摘要)通过引用并入本文。
技术领域
本发明涉及半导体器件以及制造半导体器件的方法，例如，其可适用于具有LDMOS晶体管的半导体器件。
背景技术
LDMOSFET(横向扩散金属-氧化物-半导体场效应晶体管，LDMOS晶体管，横向扩散MOSFET，或者LDMISFET，下文可简称为“LDMOS”)使用RESURF(降低表面电场)MOS晶体管作为常用结构。被研究的结构是通过下述方式获得：在半导体衬底的表面上形成厚的氧化物膜并且在所述氧化物膜上放置栅极电极的漏极侧边缘，从而使栅极电极的漏极侧边缘之下的场强松弛(relax)。例如，专利文献1至3公开了在漏极侧边缘具有厚氧化物膜的半导体器件。
[专利文献]
[专利文献1]日本未审查专利申请公开第2009-130021号
[专利文献2]日本未审查专利申请公开第2014-107302号
[专利文献3]WO/2015/079511
发明内容
发现由发明人研究的LDMOS在其结构方面具有进一步改善的空间。
例如，在LDMOS中，HCI时产生的热载流子的影响成为一个问题。
然而，专利文献1(日本未审查专利申请公开第2009-130021号)描述的半导体器件具有增大的导通电阻，因为p+区域形成为LDMOS的电流通路。此外，在这样的LDMOS结构中，在p+区域和n-区域之间的结合部分不发生电场松弛。因此在HCI时LOCOS端部俘获的热电子不能被松弛。
在专利文献2(日本未审查专利申请公布第2014-107302号)描述的半导体器件中，栅极氧化膜可以通过分割栅极电极而受到保护，不受HCI时产生的热电子的影响，但是作为引起热电子的位置的STI部分的电场不能被松弛。
专利文献3(WO2015/079511)描述的半导体器件在漏极侧具有扩散层区域，这样漏极绝缘膜的沟道侧区域中的电场不能被松弛，并且无法产生改善HCI的效果。此外，扩散层区域在其漏极侧没有栅极合金，这样不能预期击穿时有电场松弛。
因此，需要对能够改善HCI相关特性的LDMOS的结构进行研究。
根据本文的描述和附图，另外的问题和新颖特征是显而易见的。
在本文描述的实施方式中，接下来将简要列出一种典型的实施方式。
本文公开的一种实施方式所示的半导体器件具有：源极区域、漏极区域、沟道形成区域、位于沟道区域和漏极区域之间的绝缘区域、以及栅极电极。
绝缘区域具有缝，从该缝露出有源区域。相对于绝缘区域中央，该缝位于沟道形成区域的的那侧。
本文公开的和下面的典型实施方式所示的半导体器件可具有改善的性能。
通过本文公开的下面的典型实施方式所示的制造半导体器件的方法，可以制造出具有改善性能的半导体器件。
附图说明
图1是显示第一实施方式的半导体器件的结构的横截面图；
图2是显示第一实施方式的半导体器件的结构的示意性平面图；
图3是显示第一实施方式的半导体器件的另一结构的横截面图；
图4是显示第一实施方式的半导体器件的另一结构的平面图；
图5是显示第一实施方式的半导体器件的另一结构的平面图；
图6是显示第一实施方式的半导体器件的制造步骤的横截面图；
图7是显示第一实施方式的半导体器件的制造步骤的横截面图；
图8是显示第一实施方式的半导体器件的制造步骤的平面图；
图9是显示第一实施方式的半导体器件的制造步骤的横截面图；
图10是显示第一实施方式的半导体器件的制造步骤的平面图；
图11是显示第一实施方式的半导体器件的制造步骤的横截面图；
图12是显示第一实施方式的半导体器件的制造步骤的横截面图；
图13是显示第一实施方式的半导体器件的制造步骤的平面图；
图14是显示第一实施方式的半导体器件的制造步骤的横截面图；
图15是显示第一实施方式的半导体器件的制造步骤的横截面图；
图16是显示第一实施方式的对比实例的半导体器件的结构的横截面图；
图17是显示对比实例的半导体器件的IG-VGS波形的图；
图18A和图18B均是显示第一实施方式的半导体器件的IG-VGS波形的图；
图19是对比实例的图的放大视图；
图20是显示第一实施方式的半导体器件中栅极电流和距离S之间关系的图；
图21显示了对比实例的半导体器件的电位分布和碰撞电离位置；
图22显示了第一实施方式的半导体器件的电位分布和碰撞电离位置；
图23显示了对比实例的半导体器件的电位分布和电流密度；
图24显示了第一实施方式的半导体器件的电位分布和电流密度；
图25是显示第二实施方式的应用实例1的半导体器件的结构的横截面图；
图26是显示第二实施方式的应用实例2的半导体器件的结构的横截面图；
图27A和图27B均是显示击穿电压和n型半导体区域之间关系的图；
图28显示了第一实施方式的半导体器件的电位分布和碰撞电离位置；
图29显示了第二实施方式的应用实例1的半导体器件的电位分布和碰撞电离位置；
图30显示了第二实施方式的应用实例2的半导体器件的电位分布和碰撞电离位置；
图31A和图31B均是显示第三实施方式的应用实例1的半导体器件的结构的平面图；
图32是显示第三实施方式的应用实例1的半导体器件的结构的平面图；
图33是显示第三实施方式的应用实例2的半导体器件的结构的平面图；
图34是显示第三实施方式的应用实例2的半导体器件的结构的平面图；
图35是显示第三实施方式的应用实例3的半导体器件的结构的平面图；
图36是显示第三实施方式的应用实例3的半导体器件的结构的平面图；
图37是显示第三实施方式的应用实例4的半导体器件的结构的平面图；
图38是显示第三实施方式的应用实例4的半导体器件的结构的平面图；
图39是用于描绘第三实施方式的应用实例5的半导体器件的平面图；
图40是显示第三实施方式的应用实例5的半导体器件的结构的平面图；
图41是显示第四实施方式的半导体器件的结构的横截面图；
图42是显示第四实施方式的半导体器件的栅极电流和距离S之间关系的图；
图43显示了第四实施方式的半导体器件的电位分布和碰撞电离位置；以及
图44显示了第四实施方式的对比实例的半导体器件的电位分布和碰撞电离位置。
具体实施方式
为了方便起见，根据需要，在下文的实施方式中，将对本发明的描述分为多个部分或多个实施方式进行。除非另有特别说明，这些部分或实施方式不是彼此独立的，其中一个部分或一种实施方式可以是另一部分或另一实施方式的一部分或整体的变形例、应用实例、具体描述、补充描述等。在下面的实施方式中，当提及元件的数字(包括数目、数值、数量、范围等)时，该数字并不限于特定的数量，而是可以多于或少于该特定的数量，除非另有特别说明或原理上显然该数字限定为特定数量。
而且，在接下来的实施方式中，组成元件(包括组成步骤等)不总是必需的，除非另有特别说明或者原理上显然是必须的。类似地，在接下来的实施方式中，当涉及组成元件的形状、位置关系等时，与其形状等基本近似或类似的也包括在内，除非另有特别说明或者原理上显然不是。这也适用于上面的数字(包括数目、数值、数量、范围等)。
在下文中将根据一些附图对本发明的实施方式进行详细描述。在用于描述实施方式的所有附图中，具有相同功能的部件将通过相同或类似的标记标识，将省略重复的描述。当出现多个类似的部件(部位)时，它们有时候由统一的标记表示，可以添加用于显示单独或特定部位的附图标记等。在接下来的实施方式中，原则上不重复相同或类似部分的描述，除非另有特别需要。
甚至在接下来的实施方式所用的横截面图中，为了便于查看，也可以省略阴影线。另一方面，即使是平视图，为了便于查看，也可以加阴影。
在横截面图和平面图中，每个部位的尺寸不总是与实际装置的对应，可以将一个特定部位相对放大以方便理解附图。甚至在彼此对应的平面图和横截面图中，相同的部位可以分别通过不同的尺寸表示。
【第一实施方式】
本实施方式的半导体器件将在下文中参考一些附图进行具体描述。
对结构的描述
图1是显示本实施方式的半导体器件的结构的横截面图；以及图2是显示本实施方式的半导体器件的结构的示意性平面图。例如，图1对应沿图2的线A-A截取的横截面图。图2在其上侧主要示出了n-型外延层NEP的表面之下的结构部件的平面布局，同时在其下侧示出了除了上侧所示的结构部件之外还包括栅极电极GE的平面布局。
图1和图2所示的半导体器件具有p沟道型LDMOS晶体管。LDMOS晶体管还可称为“横向功率MOSFET”。
本实施方式的半导体器件位于半导体衬底S1上，该半导体衬底具有位于其支撑板上的n-型外延层(半导体层)NEP。n-型外延层(半导体层)NEP具有位于其下的n型埋置层(n型半导体区域)NBL。n型埋置层NBL是具有比n-型外延层NEP的杂质浓度高的区域。半导体器件可直接形成于由半导体制成的衬底(半导体层)上。
图1所示的半导体器件具有通过栅极绝缘膜GOX在半导体衬底S1(n-型外延层NEP)之上形成的栅极电极GE(栅极电极部分GE1和GE2)，以及在栅极电极GE(栅极电极部分GE1和GE2)的两侧(图1和图2所在页面的左侧和右侧)上形成的源极区域SR和漏极区域DR。
源极区域(p型半导体区域，p型杂质区域，或者p型扩散区)SR和漏极区域(p型半导体区域，p型杂质区域，或者p型扩散区)DR之间的n型半导体区域(NEP和NWL)称为沟道形成区域CH。通过在沟道形成区域CH和漏极区域DR之间形成p型漂移区域PDR和漏极绝缘区域(field drain region：场消耗区域)STId，漏极区域DR侧上的栅极电极GE的端部的电场可以被松弛(field plate effect：场板效应)。这可以提供具有升高的击穿电压的LDMOS。
在本实施方式中，漏极绝缘区域STId具有从其中露出有源区域AA的缝。换而言之，漏极绝缘区域STId具有位于其内的缝形有源区域AA。换而言之，进一步地，漏极绝缘区域STId具有第一绝缘部分STId1和第二绝缘部分STId2，并且具有位于这两部分之间的有源区域AA。漏极绝缘区域STId的相对于缝形有源区AA位于沟道形成区域CH那侧的(位于源极区域SR那侧的)部分称为“第一绝缘部分STId1”，而漏极绝缘区域STId的相对于缝形有源区域AA位于漏极区域DR那侧的部分称为“第二绝缘部分STId2”。
相对于漏极绝缘区域STId中央，有源区域AA位于沟道形成区域CH那侧(源极区域SR那侧)。换而言之，它位于漏极绝缘区域STId的X方向宽度WSTId的一半位置和漏极绝缘区域STId的在沟道形成区域那侧(源极区域SR那侧)的端部之间。X方向是沟道长度方向(栅极长度方向)，Y方向是沟道宽度方向(栅极宽度方向)。在不会导致任何特定矛盾的情形下，本文所述的宽度或长度分别是基于半导体衬底S1(n-型外延层NEP)的表面上的宽度或长度。
有源区域AA具有引入其中的n型杂质。换而言之，有源区域AA具有位于其上部的n型半导体区域(杂质区域，NR)。
栅极电极GE从沟道形成区域CH上方延伸至位于漏极绝缘区域STId之上。更为具体而言，它从沟道形成区域CH的上方延伸，位于第二绝缘部分STId2之上，经过第一绝缘部分STId1的上方。然而，缝形有源区域AA上方不具有栅极电极GE，缝形有源区域AA的上方具有开口部分OA。栅极电极GE的相对于缝形有源区域AA的沟道形成区域CH那侧(源极区域SR那侧)的部分指定为栅极电极部分GE1，并且栅极电极GE的相对于缝形有源区域AA的漏极区域DR那侧的部分指定为栅极部分GE2。
开口部分OA的X方向宽度WOA大于缝形有源区域AA的X方向宽度WAA。在漏极绝缘区域STId所包含的第一绝缘部分STId1和第二绝缘部分STId2中，第一绝缘部分STId1之上具有栅极电极部分GE1的位于漏极区域DR那侧的端部，第二绝缘部分STId2之上具有栅极部分GE2。
因此，在本实施方式中，由于漏极绝缘区域STId具有从其中露出有源区域AA的缝并且该有源区域AA形成为n型半导体区域，因此，漏极绝缘区域STId在沟道形成区域那侧(源极区域SR那侧)的电场可以松弛。结果就是，热载流子(热电子或热空穴)的产生数量可被减少并且可以改善HCI相关特性。术语“HCI”(热载流子注入)是下述现象：沟道中的载流子(电子或空穴)由于高电场区域的场加速而获得大量能量，克服位垒，注入栅极绝缘膜中并且被捕获。在本实施描述的p沟道型LDMOS中，热载流子的注入还可能发生在漏极绝缘区域STId沟道侧的下端部。HCI还导致栅极绝缘膜击穿以及使MISFET性能(例如临界电压(Vth)和转移电导(gm))退化。然而，本实施方式如上所述地在改善HCI相关性能方面取得成功。
在栅极电极GE中，缝形有源区域AA之上具有所述开口部分OA，这可使击穿电压得到改善。
本实施方式的半导体器件的配置将在下文中进行更为具体的描述。
源极区域SR在n阱区域(n型半导体区域)NWL中。n阱区域NWL的杂质浓度比n-型外延层NEP的杂质浓度高。n阱区域NWL、n-型外延层NEP、以及栅极电极GE彼此重叠以形成沟道形成区域CH。漏极区域DR在p阱区域(p型半导体区域)PWL内。p阱区域PWL的杂质浓度比漏极区域DR的杂质浓度低。p阱区域PWL在p型漂移区域(p型半导体区域)PDR中。p型漂移区域PDR的杂质浓度比p阱区域PWL的杂质浓度低。p型漂移区域PDR和p阱区域PWL具有位于其中的漏极绝缘区域STId。如上所述，漏极绝缘区域STId具有第一绝缘部分STId1和第二绝缘部分STId2。它们之间具有有源区域AA。
半导体区域(NWL，PDR，PWL，SR，DR以及BC)形成在由绝缘区域STI围绕的区域(有源区域)中。绝缘区域STI和漏极绝缘区域STId均由绝缘膜制成，所述绝缘膜填充半导体衬底S1(n-型外延层NEP)上的沟槽。
n阱区域NWL具有位于其中的n+型体接触区域(背栅区域)BC，其设置为邻接源极区域SR。因此，源极区域SR和n+型体接触区域BC具有相同的电位。而且，有源区域AA的n型半导体区域(NR)具有与源极区域SR和n+型体接触区域BC相同的电位。有源区域AA的n型半导体区域(NR)可具有，例如，浮动电位。将有源区域AA的n型半导体区域的电位设置为与源极区域SR和n+型体接触区域BC的电位相同(电连接)对于通过n型半导体区域(NR)部分提取电流而言是有效的，即，对于稍后(参考图23)描述的在HCI时产生的热电子的提取是有效的。该效果还有助于改善HCI相关的性能。
源极区域SR和n+型体接触区域BC之上具有源极插头P1S，漏极区域DR之上具有漏极插头P1D。尽管在图1的横截面图中未示出，但栅极电极GE之上具有栅极插头。这些插头P1(源极插头P1S、漏极插头P1D和栅极插头)位于层间绝缘膜IL1中。
栅极GE通过栅极绝缘膜GOX从沟道形成区域CH的上方延伸至漏极绝缘区域STId的上方。如上所述，然而，缝形有源区域AA其上不具有栅极电极GE，这样栅极电极GE在有源区域AA上设置有开口部分OA。例如，栅极电极GE具有连续围绕开口部分OA的外周(参考图2)的形状(环形，圆圈形或框形)。栅极电极GE的这种围绕其间的缝形有源区域AA的设置对于改善击穿电压有效。
图1显示了结构部件，即：一副源极区域SR、漏极区域DR和栅极电极GE，但这些部件可以重复布置。
图3至图5分别是显示本实施方式的半导体器件的另一配置的横截面图或平面图。图3至图5显示了具有源极区域SR、漏极区域DR、和栅极电极GE的半导体器件，其中源极区域和栅极电极相对于漏极区域DR对称放置。例如，图3对应沿着图4的线A-A及其延伸部截取的横截面。图4主要显示了结构部件在n-型外延层NEP的表面之下的平面布局，图5显示了除了图4所示的结构部件之外还包括栅极电极GE的平面布局。
在图3所示的半导体器件中，图1所示的结构部件相对于漏极区域DR对称放置，这样与图1的那些对应的部分通过相同的标记标识，省略重复的描述。图4和图5是图3所示的结构部件的平面布局示例。如图4所示，基本上矩形围封的体接触区域BC的外侧具有绝缘区域STI。基本上矩形围封的体接触区域BC的内侧具有源极区域SR。源极区域SR具有位于其内侧的矩形围封的n阱区域NWL的外露表面。该矩形围封的n阱区域NWL具有位于其内侧的矩形围封的n-型外延层NEP的外露表面。矩形围封的n-型外延层NEP具有在其外露表面的内侧的矩形围封的p型漂移区域PDR的外露表面。矩形围封的p型漂移去PDR具有位于其内侧的矩形漏极绝缘区域STId。矩形漏极绝缘区域STId具有位于其内的漏极区域DR和两个有源区AA。漏极区域DR具有沿Y方向延伸的矩形，其呈现在矩形漏极绝缘区域STId的中央。漏极区域DR具有位于其两侧的有源区域AA，两侧之间具有预定的距离。这两个有源区域AA是矩形，该矩形的长边沿着Y方向。
因此，沿Y方向延伸的结构部件相对于漏极区域DR对称放置，结构部件中的一些均被连接并且也沿着X方向延伸。例如，如图5所示，栅极电极GE放置在源极区域SR和漏极区域DR之间。换而言之，具有基本矩形形状的栅极电极GE放置在矩形围封的源极区域SR的内侧，并且，在其中央部分的漏极区域DR上具有开口部分OADR。而且，栅极电极GE具有位于漏极区域DR的两侧的开口部分OA(开口部分OADR)，两侧之间具有预定的距离。开口部分OA设置在有源区域AA上，具有比有源区域AA的平面形状大的平面形状。
如图4和图5所示，图1所示的结构部件相对于漏极区域DR对称放置。结构部件中沿着Y方向延伸的一些部件均具有通过沿X方向连接的围封的平面形状。例如，图1所示的横截面对应沿图4的线A-A截取的横截面图，例如，图2的示意性平面图对应由图5的虚线围绕的区域那一部分。省略对图4和图5所示的平面布图的进一步描述，因为它们的结构通过稍后描述的制造步骤将会变得清楚。
【对制造方法的描述】
接下来，将描述本发明实施方式的半导体器件的制造方法，参考图6至图15，半导体器件的结构将更为清楚。图6至图15均是显示本发明实施方式的半导体器件的制造步骤的横截面图或平面图。
本发明的实施方式提供了具有n-型外延层NEP的半导体衬底S1，其在图6中示出。半导体衬底S1是通过，例如，使用单晶硅衬底作为支撑衬底，以及，例如，在该支撑衬底上使n-型硅膜外延生长而获得的。在这样的方式中，可以形成具有n-型外延层NEP的半导体衬底S1。
接下来，如图7所示，形成n型埋置层(n型半导体区域)NBL。它是通过如下方式形成的：例如，通过将n型杂质离子注入半导体衬底S1(n-外延层NEP)，同时使用光刻胶膜(photoresist film)(未示出)作为掩膜，在该光刻胶膜中开放n型埋置层NBL的形成区域。
接下来，形成p型漂移区域PDR和n阱区域NWL。例如，使用位于其中的p型漂移区域PDR的形成区域已开口的光刻胶膜(未示出)作为掩膜，将p型杂质离子注入半导体衬底S1(n-型外延层NEP)以形成p型漂移区域PDR(p型半导体区域PDR)。接下来，光刻胶膜(未示出)通过灰化或类似的处理除去。然后，使用n阱区域NWL的形成区域已被打开的光刻胶膜(未示出)作为掩膜，将n型杂质离子注入半导体衬底S1(n-型外延层NEP)以形成n阱区域(n型半导体区域)NWL。然后，光刻胶膜(未示出)通过灰化或类似处理除去。p阱区域PWL在p型漂移区域PDR内形成。例如，使用p阱区域PWL的形成区域已敞开的光刻胶膜作为掩膜，将p型杂质离子注入半导体衬底S1(n-外延层NEP)以形成p阱区域PWL(p型半导体区域)。光刻胶膜(未示出)随后通过灰化或类似处理除去。
如图8所示，n阱区域NWL、p型漂移区域PDR、以及p阱区域PWL均具有基本为矩形的平面形状。p型漂移区域PDR在n阱区域NWL的内侧形成，p阱区域PWL在p型漂移区域PDR的内侧形成。
随后，如图9所示，形成绝缘区域STI和漏极绝缘区域STId。绝缘区域STI和漏极绝缘区域STId可以使用STI(浅槽隔离，shallow trench isolation)形成。作为选择，绝缘区域STI和漏极绝缘区域STId可以使用LOCOS(硅的局部氧化,local oxidation of silicon)形成。
例如，通过光刻和蚀刻在半导体衬底S1(n-型外延层NEP)中形成沟槽。
接下来，厚度足以填充沟槽的硅氧化物膜通过CVD(化学蒸汽沉积)或类似方式沉积在半导体衬底S1(n-型外延层NEP)上。沟槽外侧的硅氧化物膜随后通过化学机械抛光(CMP)或回蚀法(etch back)除去。这使得硅氧化物膜能够填充沟槽。
在此步骤中，如图10所示，绝缘区域STI，例如，在n阱区域NWL的外侧形成。形成该绝缘区域STI用于元件(p沟道型LDMOS晶体管)之间的电气隔离。漏极绝缘区域STId在p型漂移区域PDR的内侧形成，它具有矩形的外形。然而，如上所述，漏极绝缘区域STId具有位于其中的缝形有源区域AA。此外，漏极绝缘区域STId具有位于其中的有源区域(DR)，该有源区域是漏极区域形成区域。漏极绝缘区域STId在其中具有有源区域(DR)，该有源区域是漏极区域形成区域，并且还在有源区域(DR)两侧具有有源区域AA，两个有源区域之间具有预定距离。有源区域(DR)(漏极区域形成区域)和两个有源区域AA均具有矩形形状，该矩形形状的长边沿Y方向。
接下来，如图11所示，形成作为栅极绝缘膜GOX的导电膜和栅极GE。
例如，由硅氧化物膜等制成的栅极绝缘膜GOX例如通过对半导体衬底S1的热处理(热氧化处理)在n-型外延层NEP的表面上形成。通过CVD形成的膜可替代热氧化物膜用作栅极绝缘膜GOX。不仅可以使用氧化物膜，还可使用氮化物膜或高介电常数膜(高k膜)。接下来，多晶硅膜(栅极电极层)通过CVD或类似方式沉积于栅极绝缘膜GOX上作为导电膜。这样形成的膜随后使用光刻或干法蚀刻进行图案化。具体描述，如图12所示，在多晶硅膜(栅极电极层)上形成光刻胶膜(未示出)，接着通过光刻曝光和显影以除去栅极电极GE的形成区域之外的区域的光刻胶膜。接下来，使用光刻胶膜作为掩膜，对多晶硅膜(栅极电极层)进行干法蚀刻以形成栅极电极GE。在此蚀刻期间，位于多晶硅膜之下的栅极绝缘膜GOX也进行蚀刻。随后通过灰化或类似的处理除去光刻胶膜。
本实施方式的栅极电极GE从n阱区域NWL的上方延伸至漏极绝缘区域STId上方，同时经过p型漂移区域PDR上方。然而，本实施方式的栅极电极GE具有开口部分(缝)OA，其在有源区域AA上具有宽度WOA(图13)。栅极电极GE具有连续围绕开口部分OA的外周的形状。本文描述的栅极电极GE还在有源区域(DR)(漏极区域形成区域)上具有开口部分OADR(图13)。
接下来，如图14所示，形成源极区域SR和漏极区域DR。例如，将p型杂质离子注入预定区域，该预定区域使用具有预定形状的光刻胶膜(未示出)作为防止离子注入的掩膜。在此步骤中，p型杂质被离子注入栅极电极GE的一侧(附图的左侧)的p阱区域PWL，同时p型杂质被离子注入栅极电极GE的另一侧(附图的右侧)的n阱区域NWL。
因此，如图14所示，p+型漏极区域DR形成在p阱区域PWL的一部分的表面上，p+型源极区域SR形成在n阱区域NWL的一部分的表面上。p+型源极区域SR以与栅极电极GE自对齐的方式形成。
进一步地，如图15所示，使用具有预定形状的光刻胶掩膜(未示出)作为防止离子注入的掩膜，离子注入n型杂质。通过该离子注入，n+型体接触区域BC和n型半导体区域(NR)分别在n阱区域NWL和有源区域AA中形成。以这样的方式，n+型体接触区域BC和有源区域AA中的n型半导体区域(NR)可以通过同样的离子注入步骤形成。这能够简化制造步骤。n+型体接触区域BC和p+型源极区域SR彼此相邻设置并且配置为pn结。
接下来，作为层间绝缘膜IL1的硅氧化膜等通过CVD或类似的方式形成于半导体衬底S1(n-型外延层NEP)上。若需要，膜的表面随后使用CMP或类似的方式平面化(planarized)。
接下来，层间绝缘膜IL1是使用具有预定形状的光刻胶膜(未示出)作为蚀刻掩膜进行干法蚀刻，从而在层间绝缘膜IL1中形成接触孔(过孔)。
随后，用导电膜填充接触孔以形成插头(接触，接触部，连接部，连接导体部或连接插头)P1。
例如，在层间绝缘膜IL1(包括接触孔内侧的层间绝缘膜)上形成诸如氮化钛之类的屏蔽膜之后，将厚度足以填充接触孔的钨膜沉积在屏蔽膜上，随后，通过CMP或回蚀法除去层间绝缘膜IL1上的钨膜和屏蔽膜的无用部分。因此，可以形成插头P1(P1S、P1D和P1BC)。
更为具体而言，在插头P1中，在源极区域SR形成的插头标识为源极插头(源极接触部分)P1S，在漏极区域DR形成的插头标识为漏极插头(漏极接触部分)P1D，以及在n+型体接触区域BC形成的插头标识为体接触插头(体接触部分)P1BC。
因此，在本实施方式中，由于漏极绝缘区域STId具有从其中露出有源区域AA的缝并且该有源区域AA形成为n型半导体区域，因此，漏极绝缘区域STId在沟道形成区域那侧(源极区域SR那侧)的电场可被缓和(relaxed)。因而，可以减少热载流子(热电子，热空穴)的产生数量，从而改善HCI相关的特性。
图16是显示对比实例的半导体器件的结构的横截面图。如图16所示，对比实例的半导体器件在漏极绝缘区域STId不具有从其中露出有源区域AA的缝，并且在栅极电极GE不具有开口部分OA。
图17是显示对比实例的半导体器件的IG-VGS波形的图。栅极电流(IG，电流[A])沿着纵坐标绘制，栅极-源极电位(VGS，-VG[V])沿着横坐标绘制。研究了在漏极电压(VD)为-15V的条件下随距离GF的长度而改变的IG-VGS波形。距离GF在漏极绝缘区域STId在源极区域SR那侧的端部和栅极电极GE在漏极区域DR那侧的端部之间(参考图16)。距离GF在0.1μm到1.6μm之间变化。图17所示的图表显示：栅极电流(IG)随着距离GF的增加而下降。在对比实例的结构中，漏极绝缘区域STId的在沟道形成区域那侧(源极区域SR那侧)的电场可以通过增加距离GF而松弛。
图18是显示本实施方式的半导体器件的IG-VGS波形的图。栅极电流(IG，电流[A])沿着纵坐标绘制，栅极源极电位(VGS，-VG[V])沿着横坐标绘制。研究了在漏极电压(VD)为-15V的条件下随距离GFD和距离S而改变的IG-VGS波形。图18A显示了距离S变化时的图表，同时图18B显示了距离GFD变化时的图表。图19是通过放大图17所示的对比实例的图表获得的图。放大图17所示的对比实例的图是为了使得其坐标的尺度与图18A和图18B的尺度对应。距离GFD位于第二绝缘部分STId2的在漏极区域DR那侧的端部和栅极电极部分GE在漏极区域DR那侧的端部之间(参考图1)。距离S位于第一绝缘部分STId1的在源极区域SR那侧的端部和其在漏极区域DR那侧的端部之间(参考图1)。距离S在图18B中设置为0.2μm。
如图18A所示，栅极电流(IG)随着距离S从1.0μm下降到0.2μm而下降。如图18B所示，栅极电流(IG)在距离S设置为0.2μm并且距离GFD从0.2μm下降到0.5μm时几乎没有显示出变化。图18A和图18B所示的栅极电流(IG)比图19所示的对比实例的栅极电流(IG)小得多。
已发现本实施方式的半导体器件可具有减少的栅极电流(IG)，因此具有改善的HCI相关性能。还发现所述效果在距离S较小时较大，而距离GFD具有轻微的影响。
图20是显示本实施方式的半导体器件中栅极电流和距离S之间关系的图。栅极电流的最大值(IG-max，电流[A])沿着纵坐标绘制，距离S[μm]沿着横坐标绘制。在该图中，REF指的是GF为1.6μm的对比实例的半导体器件的IG-max，横坐标的a是第一绝缘部分STId1和第二绝缘部分STId2各自的X方向宽度的总和。例如，当第一绝缘部分STId1和第二绝缘部分STId2各自的X方向宽度的总和为2μm时，a×0.1等于0.2μm。
从图20发现：栅极电流(IG)随着距离S的下降而变小。还发现栅极电流(IG)随着第一绝缘部分STId1的X方向宽度相对于第一绝缘部分STId1和第二绝缘部分STId2的X方向宽度的总和的下降而下降。栅极电流(IG)在a×0.1和a×0.2之间没有差别。还发现，通过将距离S设置为a×0.5或更小，栅极电流(IG)变得比对比实例的半导体器件的栅极电流小。
因此，发现本实施方式的半导体器件可具有减少的栅极电流(IG)，因此具有改善的HCI相关特性。
接下来，基于仿真结果验证改善HCI相关特性的效果。
图21显示了对比实例的半导体器件的电位分布和碰撞电离位置。图22显示了本实施方式的半导体器件的电位分布和碰撞电离位置。电位分布通过等电位线表示，碰撞电离通过灰度明暗表示，距离S设置为0.2μm，有源区域AA的宽度设置为0.2μm。漏极电压设置为与对比实例的漏极电压相等。
如图21所示，在对比实例的半导体器件中，等电位线的密度在漏极绝缘区域STId的角部附近较高，这表明发生碰撞电离。如图22所示，在本实施方式的半导体器件中，等电位线的密度在漏极绝缘区域STId的角部附近较低，这表明难以引起碰撞电离。
图23显示了对比实例的半导体器件的电位分布和电流密度。图24显示了本实施方式的半导体器件的电位分布和电流密度。电位分布通过等电位线表示，电流密度通过通过灰度明暗表示。
从图23可明显看出，在对比实例的半导体器件中，等电位线的密度和电流密度在漏极绝缘区域STId的角部附近变高。从图24可明显看出，在本实施方式的半导体器件中，等电位线的密度和电流密度在漏极绝缘区域STId的角部附近变低。此外，在本实施方式的半导体器件中，具有高电流密度的区域扩散到有源区域AA(即，n型半导体区域(NR))的附近。这显示电流被有源区域AA(即，n型半导体区域(NR))部分提取。换而言之，该区域对于提取HCI时产生的热电子而言是有效的。
因此，通过上面的仿真结果还可支持本实施方式的半导体器件具有改善的HCI相关特性。
【第二实施方式】
在第一实施方式(图1)中，具有相对较小深度(例如，与n+型体接触区域BC的深度几乎相等)的n型半导体区域(NR)形成于有源区域AA的整个表面，但是：(1)n型半导体区域(NR)可以在有源区域AA的一部分形成；或者(2)可以形成具有相对较大深度(例如，比n+型体接触区域BC深)的n型半导体区域(NR)。这样的结构将在下文中作为应用实例1和2进行描述。应注意，这些例子与第一实施方式的区别仅在于待在有源区域AA中形成的n型半导体区域(NR)的形状，所以仅对区别进行具体描述。
图25是显示本实施方式的应用实例1的半导体器件的结构的横截面图。与第一实施方式(图1)类似的那些部件将通过相同的标记标识，省略重复的描述。
如图25所示，本应用实例的有源区域AA部分具有n型半导体区域NR。在该例子中，通过将n型杂质引入宽度为有源区域AA的宽度的一半的区域形成n型半导体区域NR。宽度为有源区域的宽度的一半的区域是位于源极区域SR那侧的区域。如上所述，有源区域AA具有，例如，矩形平面形状，该矩形的长边沿着Y方向。在此例子中，本应用实例的n型半导体区域NR具有矩形形状，该矩形形状的长边沿着Y方向，其X方向宽度为有源区域AA的X方向宽度的一半(WAA的一半)(参考图39)。
图26是显示本实施方式的应用实例2的半导体器件的结构的横截面图。与第一实施方式(图1)类似的的那些部件将通过相同的标记标识，省略重复的描述。
如图26所示，在本应用实例中，通过将n型杂质引入有源区域AA形成n型半导体区域NR，以便其达到其相对较深的部分。例如，本应用实例的n型半导体区域NR的深度大于n+型体接触区域BC的深度并且小于第一绝缘部分STId1或第二绝缘部分STId2的深度。本应用实例的n型半导体区域NR的X方向宽度与有源区域AA的X方向宽度几乎相等。在本应用实例中，n型杂质引入有源区域AA以便到达其相对较深的部分，这样n型半导体区域NR的杂质浓度可以减少到相对较低的浓度。例如，可以使n型半导体区域NR的杂质浓度低于n+型体接触区域BC的浓度。
图27A和图27B均是显示击穿电压和n型半导体区域NR之间关系的图。图27A显示了第一实施方式(图1)的半导体器件的关系，图27B显示了本实施方式的应用实例1的半导体器件的关系。击穿电压的绝对值(|BVoff|，[V])沿着纵坐标绘制，有源区域AA的宽度(WAA)沿着横坐标绘制。在图27A中，有源区域AA的宽度成为n型半导体区域NR的宽度。在图27B中，n型半导体区域NR的宽度设置为有源区域AA的宽度的一半。研究距离S为0.12μm或0.15μm时的击穿电压。
如图27B所示，已经证实了当n型半导体区域NR在宽度为有源区域AA的宽度的一半的区域中形成时的击穿电压的改善。
接下来，将基于仿真结果验证击穿电压改善效果。
图28显示了第一实施方式的半导体器件的电位分布和碰撞电离位置。图29显示了本实施方式的应用实例1的半导体器件的电位分布和碰撞电离位置。图30显示了本实施方式的应用实例2的半导体器件的电位分布和碰撞电离位置。电位分布通过等电位线表示，碰撞电离通过灰度明暗表示。应注意，距离S设置为0.15μm，有源区域AA的宽度设置为0.2μm。施加相同的电压作为漏极电压。
从图28可明显看出，在第一实施方式的半导体器件中，即，在有源区域AA的整个表面具有相对较薄n型半导体区域NR的半导体器件中，n型半导体区域NR和第二绝缘部分STId2之间的边界附近的等电位线密度比本实施方式的应用实例1和2的等电位线密度高。这说明，在这样的结构中，相对较薄深度的n型半导体区域NR不允许耗尽层延伸并且在击穿时可能会导致击穿电压下降。在图28至图30中，耗尽层的延伸通过虚线表示。
从图29可以明显看出，在本实施方式的应用实例1的半导体器件中，即，在有源区域AA的一半具有相对较薄的n型半导体区域NR的半导体器件中，n型半导体区域NR和第二绝缘部分STId2之间的等电位线的密度低于第一实施方式。这说明，在这样的结构中，由于在有源区域AA中存在不具有n型半导体区域NR的区域，因此电场被松弛，从而使得击穿电压改善。
从图30可以明显看出，在本实施方式的应用实例2的半导体器件中，即，在其有源区域AA具有相对较深的n型半导体区域NR的半导体器件中，n型半导体区域NR的浓度可以降低，耗尽层因而可延伸。这使击穿电压得到改善。
因此，基于上述仿真结果也已经证实了本实施方式的半导体器件可具有改善的击穿电压。
因此，本实施方式除了具有已经在第一实施方式中进行了具体描述的改善HCI相关特性的效果之外，还具有改善击穿电压的效果。
接下来，将描述制造本实施方式的应用实例1的半导体器件的方法。除了n型半导体区域NR之外的部件可以通过与第一方式类似的步骤形成。n型半导体区域NR可以与例如n+型体接触区域BC同时形成。对于它们的形成，离子注入n型杂质，同时使用防止离子注入的掩膜覆盖有源区域AA的一部分(例如，宽度为有源区域AA的宽度的一半并且位于漏极区域那侧的区域)。
接下来，将描述制造本实施方式的应用实例2的半导体器件的方法。除了n型半导体区域NR之外的部分可以通过与第一实施方式类似的步骤形成。n型半导体区域NR可以例如通过与形成n+型体接触区域BC的步骤不同的步骤形成。例如，在通过离子注入形成n+型体接触区域BC之后，离子注入n型杂质，同时使用在有源区域AA上具有开口部分的防止离子注入的掩膜作为掩膜。调整离子注入条件以便将杂质引入比低杂质浓度的n+型体接触区域BC深的区域。可选地，n型半导体区域NR可以在形成n+型体接触区域BC之前形成。
【第三实施方式】
在本实施方式中，将描述漏极区域DR和有源区域AA位于两侧的平面形状的实例。此外，将描述开口部分OADR和开口部分OA位于两侧的平面形状的实例。除了其平面形状之外，第三实施方式的半导体器件与第一实施方式类似。
应用实例1
图31A、图31B以及图32是平面图，其均显示了本实施方式的应用实例1的半导体器件的结构。在第一实施方式中(图4)，有源区域AA设置在漏极区域DR的两侧，两侧之间具有预定距离。漏极区域DR具有矩形形状，该矩形形状，其长边沿着Y方向。两个有源AA相对于漏极区域DR对称放置，每个均为矩形形状，矩形的长边沿着Y方向。例如，在第一实施方式中，如图31A所示，漏极区域DR的Y方向长度为LDR，有源区域AA的Y方向长度为LAA。长度LDR和长度LAA彼此几乎相等。漏极区域DR的X方向宽度(X方向长度)为WDR，有源区域AA的X方向宽度(X方向长度)为WAA。
另一方面，如图31B所示，在该应用实例中，漏极区域DR的Y方向长度LDR小于有源区域AA的Y方向长度LAA。因此，长度LDR或长度LAA可以变化。
同样地，在与第一实施方式类似的本应用实例中，栅极电极GE具有分别位于漏极区域DR和有源部分AA上的开口部分OADR和开口部分OA。如图32所示，开口部分OADR的尺寸大于漏极区域DR的尺寸。这意味着开口部分OADR的Y方向长度大于LDR，X方向宽度大于WDR。此外，开口部分OA的尺寸大于有源区域AA的尺寸。这意味着开口部分OA的Y方向长度大于LAA，X方向宽度大于WAA。例如，该开口部分的Y方向长度长于开口部分OADR的Y方向长度。
应用实例2
图33和图34均是显示本实施方式的应用实例2的半导体器件的结构的平面图。
在本应用实例中，漏极区域DR的Y方向长度LDR大于有源区域AA的Y方向长度LAA(图33)。长度LDR或长度LAA可以这种方式变化。
在这种情形下，开口部分OADR的Y方向长度大于LDR，其X方向宽度大于WDR。开口部分OA的Y方向长度大于LAA，其X方向宽度大于WAA(图34)。例如，开口部分OA的Y方向长度小于开口部分OADR的Y方向长度。
应用实例3
图35和图36均是显示本实施方式的应用实例3的半导体器件的结构的平面图。
本应用实例具有矩形围封的有源区域AA。换而言之，本应用实例的有源区域AA具有与通过如下方式获得的形状对应的形状：将应用实例1的有源区域(参考图31B)的端部沿X方向连接。沿X方向延伸和沿Y方向延伸的有源区域AA的那部分的宽度可以设置为，例如，WAA。
在这种情形下，有源区域AA上的开口部分OA同样具有矩形围封的形状(图36)。换而言之，本应用实例的开口部分OA具有与通过如下方式获得的形状对应的形状：将应用实例1的开口部分OA(图32)的端部沿X方向连接。沿着X方向延伸和沿着Y方向延伸的开口部分OA的那部分的宽度可以设置为，例如，WOA。
应用实例4
图37和图38均是显示本实施方式的应用实例4的半导体器件的结构的平面图。
在第一实施方式(参考图31A)中，有源区域AA具有矩形形状，该矩形的长边沿着Y方向。该有源区域AA可以被分割。这意味着可以提供多个具有小面积的有源区域AA。图37显示了多个有源区域AA，每个具有正方形的平面形状并且边长为WAA，其以预定距离沿着Y方向布置。无需说明，每个有源区域AA均可具有矩形形状。
在这种情形下，如图38所示，有源区域AA中的每一个的开口部分OA可以被分割并且针对每个有源区域AA进行布置。每个开口部分OA的尺寸大于有源区域AA。例如，开口部分OA均可具有正方形的平面形状并且边长为WOA。
开口部分OA均可具有矩形形状。开口部分OA可以设置成位于多个有源区域AA上的连续开口部分。
应用实例5
如第一实施方式那样，应用实例1至4的有源区域AA的n型半导体区域(NR)可以形成为有源区域AA的整个表面中的相对较薄的区域(例如，具有与n+型体接触区域BC的深度几乎相等的深度)；或者，如第二实施方式的应用实例1那样，应用实例1至4的有源区域AA的n型半导体区域(NR)可以形成为有源区域AA的一部分中的n型半导体区域(NR)。如第二实施方式的应用实例2，n型半导体区域(NR)可以形成为相对较深的区域(例如，比n+型体接触区域BC深)。
图39是用于描述第三实施方式的应用实例5的半导体器件的平面图。图39是显示第二实施方式的应用实例1的有源区域AA中的n型半导体区域NR的平面图。在这种情形中，n型半导体区域NR具有矩形形状，其具有沿Y方向的长边，其X方向宽度是有源区域AA的X方向宽度的一半(WAA的一半)。在图39所示的情形中，有源区域AA的Y方向长度可以变化。有源区域AA和n型半导体区域NR可以在各自的端部沿着X方向连接。
图40是显示本实施方式的应用实例5的半导体器件的结构的平面图。如图40所示，当多个有源区域AA沿着Y方向布置时，每个有源区域AA中的一部分为n型半导体区域NR。
【第四实施方式】
在第一实施方式中(在图1中)，作为例子，描述了p沟道型LDMOS晶体管，但它可由n沟道型LDMOS晶体管替换，该n沟道型LDMOS晶体管具有漏极绝缘区域STId和栅极电极GE，其中，漏极绝缘区域STId设置有缝形有源区域AA，该栅极电极GE具有位于该有源区域AA上的开口部分OA。
图41是显示本实施方式的半导体器件的结构的横截面图。图41所示的半导体器件具有n沟道型LDMOS晶体管。除了半导体区域的导电类型之外，该半导体器件具有与第一实施方式几乎类似的结构，所以省略具体的描述。制造步骤也与第一实施方式的类似，所以对制造步骤的描述也省略。
第一实施方式的半导体区域(NEP、NWL、PDR、PWL、SR、DR和BC)分别对应于本实施方式(图41)的半导体区域(PEP、PWL、NDR、NWL、SR、DR、和BC)。本实施方式(图41)的半导体器件具有与第一方式(图1)几乎类似的结构，除了半导体区域的杂质的导电类型与对其对应的第一实施方式的半导体区域的杂质的导电类型相反。图41所示的n沟道型LDMOS晶体管在n型埋置层(n型半导体区域)NBL上具有第一p型埋置层(p型半导体区域)PISO。图41所示的n沟道型LDMOS晶体管具有比n型漂移区域NDR深的n阱区域NWL。N阱区域NWL和n阱埋置层NBL，以及所述的区域(PISO)是非必要的结构部件。同样地，在p沟道型LDMOS晶体管中，p阱区域PWL和n阱埋置层NBL是非必要的结构部件。
本实施方式(图41)的半导体器件可以通过与第一实施方式(图1)几乎类似的步骤形成。第一p型埋置层PISO可以通过在形成n型埋置层域NBL的步骤之后使用具有预定形状的防止离子注入的掩膜执行离子注入而形成。
图42是显示本实施方式的半导体器件的栅极电流和距离S的关系的图。在该图中，漏极绝缘区域STId的沟道形成区域CH那侧(源极区域SR那侧)的下端的IIGR[1/cm3S]沿着纵坐标绘制，上述的距离S[μm]沿着横坐标绘制。应注意，IIGR是碰撞电离产生速率的简写。IIGR与HCI退化密切相关，由于HCI而导致的退化随着IIGR的增加而变大。距离S位于第一绝缘部分STId1的在源极区域SR那侧的端部和在漏极区域DR那侧的端部之间(参考图41)。在该图中，REF指的是距离GF为1.6μm的对比实例的半导体器件的IIGR。对比实例的半导体器件是漏极绝缘区域STId未设置有露出有源区域AA的缝并且栅极电极GE不具有开口部分OA的n型LDMOS晶体管。横坐标的“a”是第一绝缘部分STId1和第二绝缘部分STId2各自的X方向宽度的总和。例如，当第一绝缘部分STId1和第二绝缘部分STId2各自的X方向宽度的总和为2μm时，a×0.1等于0.2μm。
已发现，在图42中，随着距离S的下降，IIGR降低。还发现，随着第一绝缘部分STId1的X方向的宽度相对于第一绝缘部分STId1和第二绝缘部分STId2各自在X方向宽度的总和下降，IIGR降低。进一步发现，通过将距离设置为a×0.5或更小，IIGR变得比对比实例的半导体器件更低。
因此，发现本实施方式的半导体器件可具有降低的IIGR，从而具有改善的HCI相关特性。
接下来，将基于仿真结果证实改善HCI相关特性的效果。图43显示了本实施方式的半导体器件的电位分布和碰撞电离位置。图44显示了第一实施方式的对比实例的半导体器件的电位分布和碰撞电离位置。从图43中可明显看出，本实施方式的半导体器件不可能导致碰撞电离，因为等电位线的密度在漏极绝缘区域STId的角部附近较低。另一方面，如图44所示，对比实例的半导体器件引起碰撞电离，因为等电位线的密度在漏极绝缘区域STId的角部附近较高。
因此，通过上述的仿真结果还可证实HCI相关特性的改善。
在n沟道型LDMOS晶体管的情形中，即使在有源区域AA的p型半导体区域(杂质区域，PR)的电位设置为等于源极区域SR和n+型体接触区域BC的电位，也不能提取HCI时产生的热电子。然而，由碰撞电离产生的空穴电流可以通过将有源区域AA的p型半导体区域(PR)的电位设置为与源极区域SR和n+型体接触区域BC的电位相等进行监测。
n沟道型LDMOS晶体管的空穴电流，例如，通过与诸如n+型体接触区域BC之类的背栅极连接的终端监测。该空穴电流涉及热载流子退化并且在漏极绝缘区域STId在沟道形成区域CH那侧(源极区域SR那侧)的端部产生。例如，当HCI时主要的碰撞电离发生在从漏极绝缘区域分离出来的位置时，它特别有效。然而，如图44所示，碰撞电离发生在漏极绝缘区域STId的端部，这样在对比实例中，监测了不涉及HCI退化并且由碰撞电离产生的空穴电流。
因此，如图43所示，涉及HCI退化并且由碰撞电离产生的空穴电流可以通过将有源区域AA的p型半导体区域(PR)的电位设置为与源极区域SR和n+型体接触区域BC的电位相等并且将其作为监测器端子来进行适当地监测。当其不用做监测器时，有源区域AA的p型半导体区域(PR)可以例如，置入浮动状态(floating state)。
由发明人作出的本发明已经基于实施方式进行了具体的描述。然而，无需说明，本发明不限于这些实施方式，或者由这些实施方式限定，在不脱离本发明的实质的情形下可以各种不同的方式对本发明进行改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
半导体层；
形成在所述半导体层中的源极区域和漏极区域，所述源极区域和漏极区域彼此分离；
位于所述源极区域和漏极区域之间的沟道形成区域；
形成在所述半导体层中的绝缘区域，所述绝缘区域位于所述沟道形成区域和所述漏极区域之间；
栅极电极，通过栅极绝缘膜形成在所述沟道形成区域之上并且延伸至所述绝缘区域上方；
其中，所述绝缘区域具有缝，通过所述缝露出有源区域，并且
其中，相对于绝缘区域的中央，所述缝设置在所述沟道形成区域那侧。
2.根据权利要求1所述的半导体器件，
其中，从所述缝中露出的有源区域中具有杂质区域，该杂质区域的导电类型与所述源极区域和漏极区域的导电类型相反。
3.根据权利要求1所述的半导体器件，
其中，所述栅极电极具有位于所述缝之上的开口部分。
4.根据权利要求3所述的半导体器件，
其中，所述缝和开口部分沿着第一方向延伸，以及
其中，所述开口部分沿着第二方向的宽度大于所述缝沿着所述第二方向的宽度，所述第二方向与所述第一方向相交。
5.根据权利要求4所述的半导体器件，
其中，所述开口部分沿所述第一方向的长度大于所述缝沿所述第一方向的长度。
6.根据权利要求4所述的半导体器件，
其中，所述栅极围绕所述缝。
7.根据权利要求2所述的半导体器件，
其中，所述杂质区域与所述源极区域电连接。
8.根据权利要求2所述的半导体器件，
其中，从所述缝中露出的有源区域中具有杂质区域。
9.根据权利要求2所述的半导体器件，
其中，所述杂质区域设置在所述沟道形成区域那侧。
10.根据权利要求9所述的半导体器件，
其中，所述缝和所述杂质区域沿着所述第一方向延伸，以及
其中，所述杂质区域沿着第二方向的宽度小于所述缝沿着所述第二方向的宽度，所述第二方向与所述第一方向相交。
11.根据权利要求2所述的半导体器件，还包括：
背栅区域，与所述源极区域相邻；
其中，所述背栅区域的导电类型与所述源极区域和漏极区域的导电类型相反。
12.根据权利要求2所述的半导体器件，
其中，所述杂质区域的深度大于所述源极区域或所述漏极区域的深度。
13.一种半导体器件，所述半导体器件包括：
半导体层；
源极区域和漏极区域，形成于所述半导体层中并且彼此分离；
沟道形成区域，位于所述源极区域和所述漏极区域之间；
绝缘区域，形成于所述半导体层中并且位于所述沟道形成区域和所述漏极区域之间的；
栅极电极，通过栅极绝缘膜形成在所述沟道形成区域之上并且延伸至所述绝缘区域上方；
其中，所述绝缘区域具有多个露出有源区域的区域，并且
其中，相对于所述绝缘区域的中央，所述多个区域布置在所述沟道形成区域那侧，并且沿着第一方向彼此之间具有间隔。
14.根据权利要求13所述的半导体器件，
其中，从所述多个区域中的每个区域露出的有源区域具有杂质区域，所述杂质区域的导电类型与所述源极区域和漏极区域的导电类型相反。
15.根据权利要求14所述的半导体器件，
其中，所述栅极电极具有位于所述多个区域中的每个区域之上的开口。
16.一种制造半导体器件的方法，所述方法包括下述步骤：
(a)在半导体层中形成绝缘区域，所述绝缘区域在源极形成区域和漏极形成区域之间并且位于所述漏极形成区域那侧；
(b)通过栅极绝缘膜在所述源极形成区域和漏极形成区域之间的半导体层之上形成栅极电极；以及
(c)将具有第一导电类型的杂质引入所述源极形成区域的半导体层和所述漏极形成区域的半导体层以分别形成源极区域和漏极区域，
其中，在步骤(a)中，相对于所述绝缘区域中央，在沟道形成区域那侧的绝缘区域形成缝，通过该缝露出有源区域，并且
其中，在步骤(b)中，所述栅极电极延伸至所述绝缘区域上方。
17.根据权利要求16所述的制造半导体器件的方法，还包括下述步骤：
(d)将具有第二导电类型的杂质引入所述绝缘区域中的有源区域以形成杂质区域，其中，所述第二导电类型与所述第一导电类型相反。
18.根据权利要求16所述的制造半导体器件的方法，还包括下述步骤：
(d)将具有第二导电类型的杂质引入所述绝缘区域中的有源区域的一部分以形成杂质区域，其中，所述第二导电类型与所述第一导电类型相反。
19.根据权利要求17所述的制造半导体器件的方法，
其中，在步骤(d)中，通过将具有所述第二导电类型的杂质引入与所述源极区域相邻的区域而在与所述源极区域相邻的区域形成背栅区域。
20.根据权利要求17所述的制造半导体器件的方法，还包括下述步骤：
(e)将具有所述第二导电类型的杂质引入与所述源极区域相邻的区域从而形成背栅区域，
其中，所述杂质区域比所述背栅区域深。
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