KR100832719B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 기생 바이폴라 트랜지스터 베이스 영역의 저항을 낮게 하여 전기적인 SOA를 향상시키도록 한 반도체 소자 및 그 제조방법에 관한 것이다.
본 발명에 의한 반도체 소자는 반도체 기판내에 형성되는 매몰층; 상기 반도체 기판의 표면내에 형성되는 제 1 웰 영역; 상기 제 1 웰 영역의 소정영역에 형성되는 바디층; 상기 제 1 웰 영역이 형성된 반도체 기판의 표면내에 형성되는 제 2 웰 영역; 상기 제 2 웰 영역내에 소정깊이로 일정한 간격을 갖고 형성되는 제 1, 제 2 불순물 영역; 상기 바디층의 표면내에 형성되는 소오스 영역; 상기 제 1 웰 영역의 표면내에 일정한 간격을 갖고 형성되는 드레인 영역; 및 상기 소오스 영역 및 드레인 영역 사이의 반도체 기판상에 게이트 절연막을 개재하여 형성되는 게이트 전극이 포함되어 구성되는 것을 특징으로 한다.
LDMOS, 드레인 영역, 웰 영역, 슬릿, 오버랩
Description
도 1a 및 도 1b는 일반적인 LDMOS 소자의 전기적인 SOA를 나타낸 도면
도 2b는 도 2a의 Ⅱ-Ⅱ선에 따른 종래 기술의 LDMOS 반도체 소자를 나타낸 단면도
도 3은 본 발명의 제 1 실시예에 의한 LDMOS 반도체 소자를 나타낸 단면도
도 4a 내지 도 4d는 본 발명의 제 1 실시예에 의한 LDMOS 반도체 소자의 제조방법을 나타낸 공정 단면도
도 5a는 본 발명의 제 2 실시예에 의한 LDMOS 반도체 소자를 나타낸 평면도
도 5b는 도 5a의 Ⅳ-Ⅳ선에 따른 본 발명의 제 2 실시예에 의한 LDMOS 반도체 소자를 나타낸 단면도
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 SOA(Safe Operation Area)를 향상시키도록 한 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 전력용 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고 전압에서의 동작이 가능한 소자가 바람직하다.
이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크다운 전압을 갖는 구조를 필요로 한다.
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크다운 전압이 고전압보다 커야 한다.
상기 고전압 반도체 소자 중 고전압용 MOS인 LDMOS(lateral diffused MOS)는 채널영역과 드레인 전극이 드리프트 영역(drift region)을 두고 분리되어 게이트 전극에 의하여 제어되어 고전압에 적합한 구조를 갖는다.
도 1a 및 도 1b는 일반적인 LDMOS 소자의 전기적인 안정 동작 영역(SOA)를 나타낸 도면이다.
즉, 50V HSD LDMOS의 전기적인 안정 동작 영역(SOA)는 도 1a와 같다. 여기서 Vg = 12V이고 Vd = 45V 부근에서 커브(curve)의 전류가 높아지는 현상이 있는데 이는 SOA가 도 1b에서와 같이 SNW의 임펙트 이온화(impact ionization)에 의해 제한되기 때문이다.
따라서 SOA를 향상시키고 브레이크다운 전압을 기존 LDMOS의 값과 유사하게 유지 할 수 있도록 연구가 진행되고 있다.
도 2a는 종래 기술의 LDMOS 반도체 소자를 나타낸 평면도이고, 도 2b는 도 2a의 Ⅱ-Ⅱ선에 따른 종래 기술의 LDMOS 반도체 소자를 나타낸 단면도이다.
도 2a 및 도 2b에 도시한 바와 같이, p형의 반도체 기판(10) 내에 n형 불순물 이온이 도핑되어 형성되는 매몰층(11)과, 상기 반도체 기판(10)의 표면내에 형성되는 n형의 제 1 웰 영역(12)과, 상기 반도체 기판(10)의 소자 분리 영역에 형성되는 소자 분리막(13)과, 상기 제 1 웰 영역(12)이 형성된 반도체 기판(10) 주위에 연속적인 타원 형상을 갖고 형성되는 제 2 웰 영역(14)과, 상기 제 2 웰 영역(14)의 표면내에 형성되는 드레인 영역(15)과, 상기 제 2 웰 영역(14)의 표면내에 형성되는 바디층(16)과, 상기 바디층(16)의 표면내에 형성되는 소오스 영역(17)과, 상기 소오스 영역(17) 및 드레인 영역(15) 사이의 반도체 기판(10) 및 소자 격리막(13)상에 게이트 절연막(18)을 개재하여 형성되는 게이트 전극(19)과, 상기 게이트 전극(19)의 양측면에 형성되는 절연막 측벽(20)을 포함하여 구성되어 있다.
한편, 상기 소오스 영역(17) 및 드레인 영역(15)은 통상의 배선을 통해 각각 소스 전극(Source) 및 드레인 전극(Drain)과 전기적으로 연결된다.
그런데 이와 같은 종래의 LDMOS 반도체 소자는 웰 영역과 드레인 영역이 오버랩(overlap)되어 있으며 드레인 영역의 도즈량이 웰 영역보다 크기 때문에 브레이크다운이 발생할 경우 웰 영역에 주로 임펙트 이온화가 생겨서 발생한다.
즉, 도 1a 및 도 1b에서와 같이, Vgs = 12V인 경우 Vds = 40V에서 Id가 급격히 증가하고 있다. 이는 드레인 영역의 도즈량이 웰 영역보다 높기 때문에 드레인 영역으로 이동하여 임펙트 이온화가 발생하기 때문이다. 이와 같이 농도가 높은 드레인 영역은 두 번째 브레이크다운을 발생시켜 전기적인 SOA를 제한시키는 원인이 되고 있다.
본 발명은 기생 바이폴라 트랜지스터 베이스 영역의 저항을 낮게 하여 전기적인 SOA를 향상시키도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자는 반도체 기판내에 형성되는 매몰층; 상기 반도체 기판의 표면내에 형성되는 제 1 웰 영역; 상기 제 1 웰 영역의 소정영역에 형성되는 바디층; 상기 제 1 웰 영역이 형성된 반도체 기판의 표면내에 형성되는 제 2 웰 영역; 상기 제 2 웰 영역내에 소정깊이로 일정한 간격을 갖고 형성되는 제 1, 제 2 불순물 영역; 상기 바디층의 표면내에 형성되는 소오스 영역; 상기 제 1 웰 영역의 표면내에 일정한 간격을 갖고 형성되는 드레인 영역; 및 상기 소오스 영역 및 드레인 영역 사이의 반도체 기판상에 게이트 절연막을 개재하여 형성되는 게이트 전극이 포함되어 구성되는 것을 특징으로 한다.
또한, 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판내에 매몰층을 형성하는 단계; 상기 반도체 기판의 표면내에 제 1 웰 영역을 형성하는 단계; 상기 제 1 웰 영역의 소정영역에 바디층을 형성하는 단계; 상기 제 1 웰 영역이 형성된 반도체 기판의 표면내에 제 2 웰 영역을 형성하는 단계; 상기 제 2 웰 영역내에 소정깊이로 일정한 간격을 갖도록 서로 다른 깊이를 갖는 제 1, 제 2 불순물 영역을 형성하는 단계; 상기 바디층 및 상기 제 1 웰 영역의 표면내에 각각 일정한 간격을 갖는 소오스 영역과 드레인 영역을 형성하는 단계; 상기 소오스 영역 및 드레인 영역 사이의 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 의한 LDMOS 반도체 소자를 나타낸 단면도이다.
도 3에 도시한 바와 같이, p형의 반도체 기판(30) 내에 n형 불순물 이온이 도핑되어 형성되는 매몰층(31)과, 상기 반도체 기판(30)의 표면내에 형성되는 n형의 제 1 웰 영역(32)과, 상기 제 1 웰 영역(32)의 소정영역에 형성되는 바디층(33)과, 상기 제 1 웰 영역(32)이 형성된 반도체 기판(30)의 표면내에 형성되는 제 2 웰 영역(34)과, 상기 제 2 웰 영역(34)내에 소정깊이로 일정한 간격을 갖고 형성되는 제 1, 제 2 불순물 영역(35,36)과, 상기 반도체 기판(30)의 소자 분리 영역에 형성되는 소자 격리막(37)과, 상기 바디층(37)의 표면내에 형성되는 소오스 영역(40)과, 상기 제 1 웰 영역(32)의 표면내에 일정한 간격을 갖고 형성되는 드레인 영역(41)과, 상기 소오스 영역(40) 및 드레인 영역(41) 사이의 반도체 기판(30) 및 소자 격리막(37)상에 게이트 절연막(38)을 개재하여 형성되는 게이트 전극(39)과, 상기 게이트 전극(39)의 양측면에 형성되는 절연막 측벽(42)을 포함하여 구성되어 있다.
여기서, 상기 제 1, 제 2 불순물 영역(35,36)은 상기 바디층(33)과 연결되어 있다.
상기와 같이 구성된 본 발명에 의한 반도체 소자는 제 1, 제 2 불순물 영역(35,36)에 의해 공핍(depletion) 확산이 원활히 이루어진다.
또한, 공핍 영역이 확장 되면서 화살표 방향으로 전계가 서로 전하 상쇄(charge compensation)가 되어 브레이크다운 전압을 높일 수 있다.
또한, 상기 제 1, 제 2 불순물 영역(35,36)은 이중 구조로 되어 있기 때문에 Rdson(drain to source resistance)의 향상이 가능하다.
또한, 상기 제 1 불순물 영역(35)이 상기 제 2 불순물 영역(36)보다 불순물 이온의 도즈가 높기 때문에 이것이 제 2 웰 영역과 같이 작용하여 LDMOS에 존재하는 기생 NPN 바이폴라 트랜지스터의 베이스 영역의 저항을 낮게 하여 LDMOS의 전기적인 SOA를 향상 되도록 한다.
도 4a 내지 도 4d는 본 발명의 제 1 실시예에 의한 LDMOS 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
본 발명에 의한 반도체 소자의 제조방법은 도 4a에 도시한 바와 같이, 제 1 도전형(p형) 반도체 기판(30)내에 제 2 도전형(n형)으로 도핑된 매몰층(31)을 형성하고, 상기 매몰층(31)이 형성된 반도체 기판(30)의 표면내에 제 2 도전형(n형)으로 도핑된 제 1 웰 영역(32)을 형성한다.
이어서, 상기 반도체 기판(30)의 제 1 웰 영역(32) 표면내의 소정영역에 제 1 도전형(p형)의 불순물 이온을 주입하여 바디층(33)을 형성한다.
도 4b에 도시한 바와 같이, 상기 바디층(33) 양측의 반도체 기판(30)에 인(Phosphorus) 및 보론(Boron)을 이온화 주입 에너지를 달리하여 주입한다.
도 4c에 도시한 바와 같이, 상기 제 1 웰 영역(32)이 형성된 반도체 기판(30)의 소정영역에 제 2 도전형 불순물 이온을 주입하여 표면내에 제 2 웰 영역(34)을 형성한다.
이어서, 상기 제 2 웰 영역(34) 내에 이온 주입에너지 및 도즈를 달리하여 제 1 도전형 불순물 이온을 주입하여 제 1, 제 2 불순물 영역(35,36)을 형성한다.
여기서, 상기 제 1, 제 2 불순물 영역(35,36)은 마스크 하나를 더 추가하여 인과 보론 이온을 주입하여 형성한다.
그리고 상기 반도체 기판(30)의 소자 격리 영역에 소자 격리막(37)을 형성한다.
도 4d에 도시한 바와 같이, 상기 소자 격리막(37)이 형성된 반도체 기판(30)의 전 표면에 게이트 절연막(38)을 형성하고, 상기 게이트 절연막(38)상에 폴리 실리콘막과 같은 도전막을 형성한다.
이어서, 포토 및 식각 공정을 통해 상기 도전막 및 게이트 절연막(38)을 선택적으로 제거하여 게이트 전극(39)을 형성한다.
그리고 상기 반도체 기판(30)에 소오스/드레인용 불순물 이온을 주입하여 상기 제 2 웰 영역(34)이 형성된 반도체 기판(30)의 표면내에 소오스 영역(40)과 드레인 영역(41)을 형성한다.
한편, 상기 소오스 영역(40)과 드레인 영역(41)을 형성하기 전에 상기 게이트 전극(39)의 양측면에 절연막 측벽(42)을 형성한 후 소오스 영역(40)과 드레인 영역(41)을 형성한다.
도 5a는 본 발명의 제 2 실시예에 의한 LDMOS 반도체 소자를 나타낸 평면도이고, 도 5b는 도 5a의 Ⅳ-Ⅳ선에 따른 본 발명의 제 2 실시예에 의한 LDMOS 반도체 소자를 나타낸 단면도이다.
도 5a 및 도 5b에 도시한 바와 같이, p형의 반도체 기판(51)의 소정영역에 형성되는 n형의 제 1 웰 영역(52)과, 상기 제 1 웰 영역(52)의 소정영역에 형성되는 바디층(53)과, 상기 제 1 웰 영역(52)에 상기 바디층(53)을 감싸면서 타원 형태로 형성되고 일정 부분이 다수개의 슬릿(Slit)으로 분리되어 형성되는 제 2 웰 영역(54)과, 상기 반도체 기판(51)의 소자 분리영역에 형성되는 소자 격리막(55)과, 상기 바디층(53)의 주위를 감싸면서 상기 반도체 기판(51)과 소자 격리막(55)상에 형성되는 게이트 전극(56)과, 상기 게이트 전극(56)의 양측면에 형성되는 절연막 측벽(57)과, 상기 바디층(53)의 소정영역에 형성되는 소오스 영역(58)과, 상기 제 2 웰 영역(54)의 슬릿 부분에 형성되는 드레인 영역(59)과, 상기 반도체 기판(51)의 전면에 형성되는 층간 절연막(60)과, 상기 층간 절연막(60)을 관통하여 상기 드레인 영역(59)과 연결되는 콘택 플러그(61)와, 상기 콘택 플러그(61) 및 그에 인접한 층간 절연막(60)상에 형성되는 금속배선(62)을 포함하여 구성되어 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 추가 공정 없이 단순히 바디층을 감싸고 형성되는 웰 영역에 슬릿을 주어 기존 전기적인 SOA를 향상 시킬 수 있다.
둘째, 웰 영역에 다른 도즈를 갖는 제 1, 제 2 불순물 영역을 형성함으로써 전하 상쇄가 발생하므로 브레이크다운 전압을 높게 할 수 있다.
셋째, 제 1, 제 2 불순물 영역이 존재 하므로 기생 NPN 바이폴라 트랜지스터의 베이스 영역 저항이 낮아 SOA를 향상 시킬 수 있다.
Claims (5)
- 반도체 기판 하부에 형성된 매몰층;상기 매몰층 위의 반도체 기판 상부에 형성된 제 1 웰 영역;상기 제 1 웰 영역의 상부에 형성된 제 2 웰 영역;상기 제 2 웰 영역 내부의 아래로부터 순차적으로 이격되어 형성된 제 1 불순물 영역 및 제 2 불순물 영역;상기 제 2 웰 영역의 표면로부터 상기 제 1 불순물 영역 및 제 2 불순물 영역 사이까지 형성된 바디층;상기 바디층 상부에 형성된 소오스 영역;상기 제 2 웰 영역의 상부에 형성되며, 상기 바디층과 이격되어 형성된 드레인 영역;상기 소오스 영역 및 상기 드레인 영역 사이의 반도체 기판 상에 게이트 절연막을 개재하여 형성되는 게이트 전극을 포함하는 반도체 소자.
- 제 1항에 있어서,상기 제 1 불순물 영역 및 상기 제 2 불순물 영역은 서로 다른 도즈로 형성됨을 특징으로 하는 반도체 소자.
- 반도체 기판의 소정영역에 형성되는 제 1 웰 영역;상기 제 1 웰 영역의 소정영역에 형성되는 바디층;상기 제 1 웰 영역에 상기 바디층을 감싸면서 타원 형태로 형성되고 일정 부분이 다수개의 슬릿(Slit)으로 분리되어 형성되는 제 2 웰 영역;상기 바디층의 주위를 감싸면서 상기 반도체 기판상에 형성되는 게이트 전극;상기 바디층의 소정영역에 형성되는 소오스 영역;상기 제 2 웰 영역의 슬릿 부분에 형성되는 드레인 영역이 포함되어 구성되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 하부에 매몰층이 형성되는 단계;상기 매몰층 위의 반도체 기판 상부에 제 1 웰 영역이 형성되는 단계;상기 제 1 웰 영역의 상부에 바디층이 형성되는 단계;상기 제 1 웰 영역 상부에 상기 바디층을 포함하도록 하여 제 2 웰 영역이 형성되는 단계;상기 바디층 밑의 상기 제1 웰 영역에 제 1 불순물 영역이 형성되고, 상기 바디층의 일부와 중첩되고 상기 제1 불순물 영역과 이격되도록 하여 상기 제 1 웰 영역에 제 2 불순물 영역이 형성되는 단계:상기 바디층 상부에 소오스 영역이 형성되고, 상기 제 2 웰 영역 상부에 상기 바디층과 이격되어 드레인 영역이 형성되는 단계;상기 소오스 영역 및 드레인 영역 사이의 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극이 형성되는 단계를 포함하는 반도체 소자의 제조방법.
- 제 4항에 있어서,상기 제 1, 제 2 불순물 영역은 서로 다른 도즈 및 주입 에너지로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020060134634A KR100832719B1 (ko) | 2006-12-27 | 2006-12-27 | 반도체 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100832719B1 true KR100832719B1 (ko) | 2008-05-28 |
Family
ID=39665344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060134634A KR100832719B1 (ko) | 2006-12-27 | 2006-12-27 | 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100832719B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330444A (ja) * | 1995-05-02 | 1996-12-13 | Sgs Thomson Microelettronica Spa | グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路 |
| KR19980057888A (ko) * | 1996-12-30 | 1998-09-25 | 김광호 | 수평 이중 확산 mos 트랜지스터의 제조 방법 |
| KR20010015835A (ko) * | 1998-09-23 | 2001-02-26 | 롤페스 요하네스 게라투스 알베르투스 | 반도체 장치 |
| KR20030045642A (ko) * | 2001-12-04 | 2003-06-11 | 후지 덴끼 가부시키가이샤 | 횡형 고내압 ｍｏｓｆｅｔ 및 이것을 구비한 반도체장치 |
-
2006
- 2006-12-27 KR KR1020060134634A patent/KR100832719B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330444A (ja) * | 1995-05-02 | 1996-12-13 | Sgs Thomson Microelettronica Spa | グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路 |
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| KR20010015835A (ko) * | 1998-09-23 | 2001-02-26 | 롤페스 요하네스 게라투스 알베르투스 | 반도체 장치 |
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