CN100502039C - 具有堆叠的异质-掺杂缘及缓变漂移区的增强的降低表面场高压pmos器件 - Google Patents

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Abstract

本发明揭示一种形成于衬底上的高压PMOS器件，所述衬底具有第一导电类型的高压井，所述高压井形成于第二导电类型的外延层中，所述高压PMOS器件包括一对位于衬底上并至少部分地位于高压井上方的场氧化物区。在衬底上所述场氧化物区之间形成绝缘栅极。在高压井中且与栅极的外边缘自对准地形成堆叠的异质-掺杂缘。在高压井中在栅极的内边缘之间并与栅极的内边缘自对准地形成第一导电类型的缓冲区。在缓冲区中在栅极的内边缘之间并与栅极的内边缘自对准地形成第二导电类型的漂移区。所述漂移区包含具有缓慢掺杂剂浓度变化的区，并包含第二导电类型的漏极区。

Description

具有堆叠的异质-掺杂缘及缓变漂移区的增强的降低表面场高压PMOS器件
相关申请案交叉参考
本申请案主张基于2004年9月16日提出申请的第10/942,318号美国专利申请案的权利。
技术领域
本发明大体而言涉及集成电路器件及一种制作集成电路器件的方法。更具体而言，本发明涉及其中将高电压器件与低电压电路或器件制作于同一衬底上的集成电路。
背景技术
高电压集成电路(IC)常常将至少一个高电压器件(例如高电压或功率晶体管)与一个或多个低电压电路(例如逻辑器件)一起集成于同一芯片或衬底上。在这些IC中，常常将高电压晶体管构造成横向双扩散金属氧化物半导体(LDMOS)场效晶体管(FET)或高电压金属氧化物半导体(高压MOS)场效晶体管(FET)。然而，在同一衬底上制作高电压晶体管与逻辑器件一般涉及到在各架构的相互冲突的设计目标之间进行折衷。
更具体而言，在深亚微米技术中，使用会形成相对小的几何形状及浅结面的工艺来制作低电压逻辑器件。相反，用于制作高电压器件的典型热扩散则是在高得多的温度下以更长的扩散时间进行，以便形成使器件耐受更高工作电压所需的相对深的扩散区。这些深扩散工艺不与逻辑器件的较小几何形状及浅结面兼容。用于制作高电压器件的高温长持续时间扩散工艺将极有可能破坏暴露于此种条件下的任何逻辑器件的浅结面。在低电压器件之前制作高电压器件会避免使低电压器件暴露于高温扩散工艺，但会使高电压器件的关键结构(例如具有栅极多晶硅的LDMOS p-主体)不能自对准。因此，以此种方式制成的LDMOS器件将具有相对长的栅极多晶硅长度、大的沟道电阻值、及增大的器件尺寸。
一种与逻辑器件在同一衬底上制作高电压器件的方法称作降低表面场技术。降低表面场技术之可取之处在于，其会在由此形成的高电压器件中实现升高的击穿电压且仍保持相对低的接通状态电阻。降低表面场器件包括形成于漏极与沟道区之间的轻掺杂区—常常称作漂移区。有时使用场成形层来实现器件击穿电压接通状态电阻的进一步改良。降低表面场器件还可包含掺杂浓度升高的厚度减小的外延层。通过使电场密度在高电压晶体管中重新分布，可获得低的接通状态电阻。
然而，在制造使用降低表面场技术或包含降低表面场形体的高电压p型器件时，存在某些问题。例如，在这些器件中，高电压PMOS器件的接通电阻通常仍保持相对较高。降低表面场器件还对在形成或生长上覆氧化物层期间在轻掺杂漂移区中所出现的杂质偏析非常敏感。对杂质偏析的此种敏感性在p型高电压器件的p型漂移区中特别明显—在所述p型漂移区中，因杂质偏析而容易形成垂直浅结面并由此使形成具有所需工作特性的p沟道高压PMOS器件颇具挑战性。
因此，在所属技术领域中需要一种有利于形成将高电压p型器件、高电压n型器件及低电压逻辑器件组合于同一衬底上的集成电路的改良方法。
此外，在所属技术领域中需要一种对杂质偏析不太敏感的改良型或增强型降低表面场高电压p型器件、及其制作方法。
此外，在所属技术领域中还需要一种具有改良的击穿性能、改良的/更大的安全工作区域(SOA)的改良型或增强型降低表面场高电压p型器件、及其制作方法。
而且，在所属技术领域中需要一种具有减小的接通状态电阻的改良型或增强型降低表面场高电压p型器件、及其制作方法。
发明内容
本发明提供一种具有堆叠的异质-掺杂缘及缓慢掺杂剂浓度变化区的增强型降低表面场高电压PMOS器件，并提供提高的击穿电压、减小的接通状态电阻及大的安全工作区域。
本发明在其一形式中包含一种衬底，其具有形成于第二导电类型的外延层中的第一导电类型的高压井。一对场氧化物区形成于所述衬底上及至少部分地形成于所述高压井上方。绝缘栅极形成于所述衬底上、所述场氧化物区之间。堆叠的异质-掺杂缘形成于所述高压井中并与所述栅极的外边缘自对准。所述第一导电类型的缓冲区形成于所述高压井之中并与所述栅极的内边缘自对准。所述第二导电类型的漂移区形成于所述缓冲区之中并与所述栅极的内边缘自对准。所述漂移区包含具有缓慢掺杂剂浓度变化的区，并包含所述第二导电类型的漏极区。
通过本发明的器件及用于制作此种器件的方法会获得多种优点。首先，n缓冲区及p漂移区形成有一个遮罩层并植入有异质-掺杂剂。第二，NLDD及n缓冲层分别用于至少部分地控制器件的阈电压及穿通电压，并因此在器件及工艺设计中提供增强的灵活性。此外，将p漂移层及n缓冲区堆叠于一起而形成增强的降低表面场，从而减小本发明高压PMOS器件的接通状态电阻并改善其击穿性能。所述n缓冲层还有助于增大p漂移区掺杂浓度以得到低的接通状态电阻，并因此还降低p漂移区对杂质偏析的灵敏度或敏感性。而且，在蚀刻栅极多晶硅来处理p漂移区植入物之外，由于不实施高温氧化物生长，因而p漂移区中的杂质偏析效应明显减小。
附图说明
结合附图参阅上文对本发明一个实施例的说明，可更易得知本发明的上述及其他特征、优点及其实现方式，且会更佳地了解本发明。
图1是本发明集成电路器件的一个实施例的剖面图；
图2-7图解说明在制作图1所示器件中所用的所选工艺。
在这几个图式中，对应的参考字符均指示对应的部件。本文所作的举例说明仅例示本发明在一种形式中的一个较佳实施例，而不应将这些举例说明视为以任何方式限定本发明的范围。
具体实施方式
现在参见图式，且具体而言参见图1，其显示本发明集成电路(IC)的一个实施例。大体而言，且如在下文中所更具体地说明，IC 10包含具有堆叠的异质-掺杂缘及p型漂移层的高压PMOS器件12，所述p型漂移层具有形成于n型缓冲层中的台阶形漏极，其用作增强的降低表面场区域。p型漂移层的掺杂剂浓度从漏极朝栅极逐渐减小。高压PMOS器件12的上述形体/结构会改善阈电压控制、提高击穿及穿通电压、扩大安全工作区域、并减小器件的接通状态电阻。
更具体而言，IC 10形成于半导体单晶硅衬底20(例如，举例而言，p或p+型硅衬底)上。外延层22形成(例如，举例而言，生长或沉积)于衬底20上。外延层22具有上表面24。如在下文中所更具体地说明，高压n井26形成于外延层22中，且高压PMOS器件12形成于其中。总体上标记为30的低电压电路(例如，举例而言低电压逻辑器件)形成于外延层22中。场氧化物(FOX)区32及34以已知的形式形成于外延层22上，且用作横向隔离区来使高压PMOS器件12与形成于层22中的低电压器件30分离。
高压PMOS器件12包含栅极40及42，栅极40及42是由设置于栅极氧化物层46上的经高度掺杂且因此为导电性的多晶硅图案化层44以已知方式形成。高压PMOS器件12进一步包含第一n型槽50(或者，另一选择为，以适当剂量及植入能量形成的n型轻掺杂漏极(NLDD)区)，第一n型槽50与多晶硅层44的形成栅极40的部分的外边缘自对准地形成并设置于栅极40与FOX区32之间(即栅极40外侧)。类似地，第二n型槽或NLDD区52与多晶硅层44的形成栅极42的部分的外边缘自对准地形成，且设置于栅极42与FOX区34之间(即栅极42外侧)。在第一NLDD区50及第二NLDD区52内，各自的p型轻掺杂区(PLDD)区或槽60及62与多晶硅层44的形成栅极40及42的部分的对应外边缘自对准地形成。高压PMOS器件12的NLDD区50及52以及PLDD区60及62实质上类似于传统低电压逻辑器件的NLDD及PLDD区。
高压PMOS器件12还包含形成于栅极40与42之间并与栅极40及42自对准的缓冲区66、形成于n缓冲区66内并也与栅极40及42自对准的p漂移区68。如在下文中所更具体地说明，第三PLDD区或槽设置于p漂移区68内并与其他PLDD区或槽60及62同时形成。
氧化物间隔层70及72分别设置于栅极40及42的侧壁(未标注参考符号)上方及/或上方。P+源极区80及82分别与外侧氧化物间隔层70及72自对准地形成。源极n+分支90及92分别邻近FOX区32及34形成，并分别通过硅化物层94及96与p+源极80及82相连。
第三PLDD区104形成于p漂移区68的预定部分(例如，举例而言，中央部分)内。P+漏极区110形成于PLDD区104的预定部分(例如，举例而言，中央部分)中，并穿过PLDD区104延伸入p漂移区68内。P漂移区68、p+漏极110及PLDD区104共同形成一掺杂剂浓度逐渐降低的区(未标记参考编号)，即一其中p型掺杂剂浓度从p+漏极134向PLDD区104及向p漂移区68降低的区。
器件10的其他形体将在下文中参照图2-7加以论述，图2-7显示在制作IC 10过程中使用的所选工艺。如在图2中所示，FOX区32及34形成于表面24上。如在图3中所示，在栅极氧化物层46上及FOX区32与34之间或内侧形成栅极40及42。沉积或通过对外延层22的外露表面24进行氧化而形成栅极氧化物层46。在栅极氧化物层46上沉积一层导电性多晶硅44(图中仅显示其一部分)。可将多晶硅层44沉积为经高度掺杂的层或者可在后一工艺中进行掺杂。对栅极多晶硅层44进行遮罩及蚀刻，以移除其中不想要的部分，从而形成绝缘栅极结构40及42。
如在图4中所示，在衬底20上沉积经图案化的光致抗蚀剂层120。遮罩(未显示)能够移除光致抗蚀剂层120中不想要的部分，以通过适当的湿蚀刻或干蚀刻工艺在其中形成开口124及126。光致抗蚀剂层120中的开口124及126设置于以下部分的上方并暴露出这些部分：形成栅极40及42的多晶硅材料44的上表面的外边缘及外侧部分以及高压n井26表面中邻近栅极40及42且处于栅极40及42外侧的预定部分。
然后，通过将衬底20放置于离子植入设备内、以在其中将n型掺杂剂128植入高压n井26的外露部分内来形成NLDD槽或区域50及52。植入n型掺杂剂(例如，举例而言，含磷的掺杂剂)以形成分别具有从约5E16至约5E18个原子/cm3的掺杂剂浓度及从约0.06至约0.7微米(μm)的深度的NLDD槽或区50及52。NLDD槽或区50及52分别与栅极40及42中对应的一个栅极的多晶硅材料44的外侧边缘自对准。
NLDD槽50及52的分别在栅极40及42下面扩散的部分局部地控制器件12的阈值及穿通电压。器件12的沟道长度取决于栅极40及42的长度L。高压PMOS器件12的沟道长度可按比例缩放并可缩小至亚微米或深亚微米长度，从而提供短的沟道长度及因此低的沟道电阻。高压n井26具有通常约为1e16个原子/cm3的低的掺杂剂浓度，且在不存在NLDD槽50及52以及n缓冲区66的情况下，器件10可能不支持高的漏极-源极电压。进一步，假如不存在NLDD槽50、52及n缓冲区66，器件12将会具有高的泄漏。高压PMOS器件12的阈电压及穿通电压受形成第一NLDD区50及第二NLDD区52以及n缓冲区66的植入剂的控制。此使本发明的方法及器件非常具有灵活性。对外延层22的晶格结构的任何损坏均能通过一个或多个快速热退火作业来修复，所述一个或多个快速热退火作业短到足以防止离子从植入区出现明显的扩散。
移除光致抗蚀剂遮罩120并如在图5中所示，在衬底20上形成第二光致抗蚀剂遮罩130。以一种实质类似于上文参照遮罩120的图案化所述的方式将遮罩130图案化，以形成开口134，从而暴露出栅极40及42的多晶硅材料44上表面的内边缘及内侧部分以及设置于其间的高压n井26的表面。再次将衬底20插入离子植入设备内，并经历异质掺杂作业，以在高压n井26内形成分别与栅极40及42的内边缘自对准的缓冲区66及漂移区68。
更具体而言，植入N型掺杂剂离子138(例如，举例而言，含磷的掺杂剂)，以形成具有大约5E15至5E17个原子/cm3的n型掺杂剂浓度及从约0.2至约0.8微米的深度的N型缓冲区66。植入P型掺杂剂离子148(例如，举例而言，硼离子)，以形成具有大约5E16至5E18个原子/cm3的p型掺杂剂浓度及从约0.1至约0.4微米的深度的P型漂移区68。
现在参见图6，通过已知技术移除遮罩130，并在衬底20上方形成第三光致抗蚀剂遮罩150。以一种实质类似于上文参照遮罩120及130的图案化所述的方式将遮罩150图案化，以在其中形成开口154。开口154暴露出栅极40及42的多晶硅材料44上表面的外边缘及外侧部分以及前面所形成NLDD区50及52的至少一部分。另外，其中一个开口154(即中央开口)暴露出高压n井26中其中设置有前面所形成P型漂移区68的部分的表面。再次将衬底20插入离子植入设备内，并经历离子植入过程，在该离子植入过程中植入P型离子158(例如，举例而言，氟化硼(BF2))，以分别形成第一PLDD区60、第二PLDD区62及第三PLDD区104，这些PLDD区分别具有大约1E17至9E18个原子/cm3的p型掺杂剂浓度及从约0.03至约0.3微米的深度。PLDD区60及62的内侧分别与栅极40及42的外边缘自对准。
应注意，如上文所述，NLDD槽或区50及52的内边缘分别与栅极40及42中对应的一个栅极的多晶硅材料44的外边缘自对准。类似地，PLDD区60及62的内侧分别与栅极40及42中对应的一个栅极的多晶硅材料44的外边缘自对准。因此，NLDD槽或区50以及PLDD槽或区60形成总体上标记为160(图1)的堆叠的异质-掺杂缘。类似地，NLDD槽或区52以及PLDD槽或区62形成总体上标记为162(图1)的堆叠的异质-掺杂缘。
如在图7中所示，侧壁氧化物间隔层70及72分别形成于栅极40及42的侧壁上。图7中所示的其他形体是使用在制作低电压逻辑器件中所用的传统制作步骤来形成。更具体而言，使用传统的遮罩及植入步骤来制作源极n+分支区90及92、p+源极区80及82、及漏极区110。p+源极区及漏极区80、82及110分别各自具有大约为1E19至1E21个原子/cm3的p+掺杂剂浓度。使用所属领域中的技术人员所知的传统步骤分别在栅极40及42上表面或顶面的外侧部分上方、在源极n+分支区90及92的上表面上方、及在p+源极区80及82的上表面上方形成硅化物层94及96，以提高其导电率。类似地，在p+漏极区110上方形成硅化物层164。
在所示实施例中，高压PMOS器件12仅包含两个栅极条带40及42。然而，应了解，本发明的高压PMOS器件通常包含多个栅极条带及形成于FOX区32、34之间的本文所揭示的对应结构(即一包含如下部分的重复图案：n+分支、p+源极、堆叠的异质-掺杂缘、栅极条带，增强的降低表面场漂移区、及台阶形漏极区)。此外，FOX区32、34用作横向隔离区，其中n型及p型保护环(在图中未显示)将高压PMOS器件与其他低电压器件隔开。
应特别注意，在植入p型离子148以形成p漂移区68之后，不进行或采取高温氧化物生长工艺。因此，会显著减轻(如果未完全消除的话)在传统降低表面场器件中在形成或生长上覆氧化物层期间所出现的杂质偏析。
还应特别注意，由于缘160及162、n缓冲区66以及p漂移区68与栅极42及46自对准，因而器件12具有相对小的沟道长度L。n缓冲区66及NLDD区50及52会防止从p漂移区68穿通至p+源极区80及82，并由此提高器件12的穿通电压。高压PMOS器件12的阈电压也受用于形成NLDD区50及52以及n缓冲区66的植入剂的控制。此使本发明的方法及器件具有提高的灵活性。
如上文所述，P漂移区68、p+漏极110及PLDD区104共同形成一掺杂剂浓度逐渐降低的区(未标记参考编号)，即一其中p型掺杂剂浓度从p+区134向PLDD区104及向p漂移区68降低的区。更具体而言，该区的掺杂剂浓度从邻近漏极区134的约1E19至1E21个原子/cm3的浓度缓慢地降低至靠近栅极区40及42的约5E16至5E18个原子/cm3的浓度。p漂移区68内该具有缓慢的掺杂浓度变化/分布的区域均匀地分布，并因此会改良漏极区134的区域中电场的均匀度。此外，该掺杂剂浓度缓慢变化的区会减小在漏极区/区域中发生击穿的可能性并增大器件的安全工作区域。
还应特别注意，对于器件增强的降低表面场而言，n缓冲区66还有利于在关断状态中耗尽区域对p漂移区68的夹断。在理想的器件上，接通电阻非常小，且击穿电压较高。但现有技术高电压器件需要在降低接通电阻与增大击穿电压之间进行折衷。当一方面得到改善时，另一方面会变差，因为这两个方面均是至少部分地通过漂移区掺杂来加以控制。所属领域中的技术人员知道，接通电阻是通过提高对p漂移区的掺杂来减小。然而，提高p漂移区的掺杂会使结面耗尽区减小并由此降低结面雪崩击穿电压—结面雪崩击穿电压取决于耗尽区的宽度，而耗尽区的宽度又与结面处的掺杂浓度成反比。如果p漂移区受到高度掺杂，则接通电阻较低，但耗尽区较小且雪崩击穿电压降低。而如果漂移区受到轻掺杂，则耗尽区变宽且击穿电压升高，但接通电阻因掺杂较低而升高。由于传统器件的高压n井的掺杂剂浓度通常远低于p漂移区掺杂浓度，因而p漂移区中的耗尽区相对较小。相比之下，本发明的n缓冲层66的掺杂提高至远大于高压n井层26的掺杂的水平。因此，在类似的电压偏压及类似的结面耗尽电荷情况下，相对于其中在p漂移区下面未设置缓冲层的传统器件而言，n缓冲区66中的耗尽区扩展变小，但在p漂移区68中出现更大的耗尽区扩展。
通过在p漂移区68的掺杂及结面深度与n缓冲区66的掺杂及结面深度之间进行适当折衷，将p漂移区68中的耗尽区扩展至器件表面，从而具有增强的减小的表面场并夹断大部分p漂移区68。由于耗尽区已明显增大，因而本发明的高压PMOS器件12具有增大的击穿电压。换句话说，为得到与传统器件相同或类似的击穿电压，高压PMOS器件12的p漂移区68的掺杂浓度增大，从而使接通电阻减小。此外，由于p漂移区68中的掺杂浓度升高，因而p漂移区68对杂质偏析的灵敏度进一步降低。
尽管上文将本发明阐述为具有较佳的设计，然而，也可在本揭示内容的精神及范畴内对本发明作进一步修改。因此，本申请案打算涵盖采用本文所揭示的一般原理的本发明的任何变化形式、用途或修改。此外，本申请案还打算涵盖那些虽脱离本揭示内容、但属于本发明所属技术中的习知或惯常作法且归属于随附权利要求书的限定范畴内的内容。

Claims (37)

1、一种用于形成高压PMOS器件的方法，其包括：
提供具有第一导电类型的高压井的半导体衬底，所述高压井具有表面且形成于第二导电类型的外延层中；
在所述衬底上形成一对或多对场氧化物区，所述场氧化物区至少部分地设置在所述高压井上方；
在每一对场氧化物区之间的所述高压井上方形成一对或多对绝缘栅极，所述栅极具有相互面对的内边缘及面对所述场氧化物区中对应的一个场氧化物区的外边缘；
对所述衬底进行遮罩，以暴露出所述栅极的预定外侧部分及与其邻近的所述高压井表面的预定部分；
对所述高压井的暴露部分进行植入，以在其中形成所述第一导电类型的第一及第二槽区，所述槽区与所述栅极的外边缘自对准；
对所述衬底进行遮罩，以暴露所述栅极的预定内侧部分及所述栅极之间的高压井表面；
对所述高压井的暴露部分进行植入，以在其中分别形成所述第一及第二导电类型的缓冲区及漂移区，所述缓冲区及漂移区与所述栅极的内边缘自对准；
对所述衬底进行遮罩，以暴露所述栅极的预定外侧部分、与其邻近的所述第一导电类型的第一及第二槽区的预定部分、及所述漂移区的预定部分；及
对所述暴露区进行植入，以形成位于所述第一导电类型的第一及第二槽区内并与所述栅极的外边缘自对准的所述第二导电类型的第一及第二槽区，并在所述漂移区内形成所述第二导电类型的第三槽区。
2、如权利要求1所述的方法，其中对所述高压井的暴露部分进行植入以形成所述第一导电类型的第一及第二槽区的所述步骤包括：用所述第一导电类型的掺杂剂对所述第一槽区进行植入且植入至从5E16至5E18个原子/cm3的掺杂剂浓度。
3、如权利要求1所述的方法，其中对所述衬底表面的暴露部分进行植入以形成缓冲区及漂移区的所述步骤包括：用第一导电掺杂剂类型将所述缓冲区植入至从5E15至5E17个原子/cm3的掺杂剂浓度。
4、如权利要求1所述的方法，其中对所述衬底表面的暴露部分进行植入以形成缓冲区及漂移区的所述步骤包括：用第二导电掺杂剂类型将所述漂移区植入至从1E17至9E18个原子/cm3的掺杂剂浓度。
5、如权利要求1所述的方法，其中对所述暴露部分进行植入以形成所述第二导电类型的第一及第二槽区的所述步骤包括：用所述第二导电类型的掺杂剂将所述第一及第二槽区的暴露部分植入至从1E17至9E18个原子/cm3的掺杂剂浓度。
6、如权利要求4所述的方法，其包括另外的如下步骤：
在所述栅极的内边缘及外边缘上形成侧壁间隔层；
在所述场氧化物区与所述对应栅极之间的所述高压井内植入所述第一导电类型的掺杂剂，以由此形成源极分支；及
在所述栅极与所述源极分支之间的所述高压井内植入所述第二导电类型的掺杂剂，以由此形成漏极区。
7、如权利要求6所述的方法，其包括在所述漏极区、所述栅极的预定外侧部分、及所述源极分支上方形成硅化物的另外步骤。
8、一种制作高压PMOS器件的方法，其包括：
提供具有第一导电类型的高压井的半导体衬底，所述高压井具有表面且形成于第二导电类型的外延层中；
在所述衬底上形成一对或多对场氧化物区，所述场氧化物区至少部分地设置于所述高压井上方；
在每一对场氧化物区之间的所述高压井上方形成一对或多对绝缘栅极，所述栅极具有相互面对的内边缘及面对所述场氧化物区中对应的一个场氧化物区的外边缘；
对所述衬底进行遮罩，以暴露所述栅极的预定内侧部分及所述栅极之间的高压井表面；
对所述高压井的暴露部分进行植入，以在其中分别形成所述第一及第二导电类型的缓冲区及漂移区，所述缓冲区及漂移区与所述栅极的内边缘自对准；及
在所述漂移区内形成具有缓变掺杂剂浓度分布的区，所述区包含所述第二导电类型的漏极区，所述区具有从靠近所述漏极区的相对高的浓度到靠近所述栅极的明显变低的掺杂剂浓度逐渐降低的掺杂剂浓度。
9、如权利要求8所述的方法，其中在所述漂移区内形成具有缓变掺杂剂浓度分布的区的所述步骤包括：
对所述衬底进行遮罩，以暴露所述漂移区的预定部分；
对所述漂移区的暴露部分进行植入，以在其中形成所述第二导电类型的第三槽区；及
进一步在所述第三槽区的预定部分中植入所述第二导电类型的掺杂剂，以由此形成漏极区。
10、如权利要求9所述的方法，其中对所述高压井的暴露部分进行植入以形成缓冲区及漂移区的所述步骤包括：将第一导电掺杂剂类型植入至从5E15至5E17个原子/cm3的掺杂剂浓度，以由此形成所述缓冲区。
11、如权利要求10所述的方法，其中对所述高压井的暴露部分进行植入以形成缓冲区及漂移区的所述步骤进一步包括：将第二导电掺杂剂类型植入至从5E16至5E18个原子/cm3的掺杂剂浓度，以由此形成所述漂移区。
12、如权利要求10所述的方法，其中所述漏极区具有从1E19至1E21个原子/cm3的掺杂剂浓度。
13、一种制作高压PMOS器件的方法，其包括：
提供具有第一导电类型的高压井的半导体衬底，所述高压井具有表面且形成于第二导电类型的外延层中；
在所述衬底上形成一对或多对场氧化物区，所述场氧化物区至少部分地设置于所述高压井上方；
在每一对场氧化物区之间的所述高压井上方形成一对或多对绝缘栅极，所述栅极具有相互面对的内边缘及面对所述场氧化物区中对应的一个场氧化物区的外边缘；及
在所述高压井中且与所述栅极的外边缘自对准地形成堆叠的异质-掺杂缘。
14、如权利要求13所述的方法，其中形成堆叠的异质-掺杂缘的所述步骤包括：
对所述衬底进行遮罩，以暴露所述栅极的预定外侧部分及与其邻近的所述高压井表面的预定部分；
对所述高压井的暴露部分进行植入，以在其中形成所述第一导电类型的第一及第二槽区，所述槽区与所述栅极的外边缘自对准；
对所述衬底进行遮罩，以暴露所述栅极的预定外侧部分、与其邻近的所述第一导电类型的第一及第二槽区的预定部分、及所述漂移区的预定部分；及
对所述暴露区进行植入，以形成位于所述第一导电类型的第一及第二槽区内并与所述栅极的外边缘自对准的所述第二导电类型的第一及第二槽区，并在所述漂移区内形成所述第二导电类型的第三槽区。
15、如权利要求14所述的方法，其中对所述高压井的暴露部分进行植入以形成所述第一导电类型的第一及第二槽区的所述步骤包括：将所述第一导电类型的掺杂剂植入至从5E16至5E18个原子/cm3的掺杂剂浓度。
16、如权利要求15所述的方法，其中对所述暴露部分进行植入以形成所述第二导电类型的第一及第二槽区的所述步骤包括：将第二导电掺杂剂类型植入至从1E17至9E18个原子/cm3的掺杂剂浓度。
17、一种制作高压PMOS器件的方法，其包括：
提供具有第一导电类型的高压井的半导体衬底，所述高压井具有表面且形成于第二导电类型的外延层中；
在所述衬底上形成一对或多对场氧化物区，所述场氧化物区至少部分地设置于所述高压井上方；
在每一对场氧化物区之间的所述高压井上方形成一对或多对绝缘栅极，所述栅极具有相互面对的内边缘及面对所述场氧化物区中对应的一个场氧化物区的外边缘；
在所述场氧化物区与所述栅极之间的所述高压井内植入所述第一导电类型的掺杂剂，以由此形成源极分支区；
在所述栅极之间的所述高压井的预定部分内植入所述第二导电类型的掺杂剂，以由此形成漏极区；及
在所述高压井内靠近所述栅极形成增强的降低表面场区。
18、如权利要求17所述的方法，其中形成增强的降低表面场区的所述步骤包括：
对所述衬底进行遮罩，以暴露所述栅极的预定内侧部分及所述栅极之间的高压井表面；
对所述高压井的暴露部分进行植入，以在其中分别形成所述第一及第二导电类型的缓冲区及漂移区，所述缓冲区及漂移区与所述栅极的内边缘自对准。
19、如权利要求18所述的方法，其中对所述高压井的暴露部分进行植入以形成缓冲区及漂移区的所述步骤包括：将第一导电掺杂剂类型植入至从5E15至5E17个原子/cm3的掺杂剂浓度，以由此形成所述缓冲区。
20、如权利要求19所述的方法，其中对所述高压井的暴露部分进行植入以形成缓冲区及漂移区的所述步骤进一步包括：将第二导电掺杂剂类型植入至从5E16至5E18个原子/cm3的掺杂剂浓度，以由此形成所述漂移区。
21、一种制作高压PMOS器件的方法，其包括：
提供具有第一导电类型的高压井的半导体衬底，所述高压井具有表面且形成于第二导电类型的外延层中；
在所述衬底上形成一对或多对场氧化物区，所述场氧化物区至少部分地设置于所述高压井上方；
在每一对场氧化物区之间的所述高压井上方形成一对或多对绝缘栅极，所述栅极具有相互面对的内边缘及面对所述场氧化物区中对应的一个场氧化物区的外边缘；
在所述场氧化物区与所述栅极之间的所述高压井内植入所述第一导电类型的掺杂剂，以由此形成源极分支区；
在每一对栅极之间形成所述第二导电类型的漂移区，所述漂移区包含所述第二导电类型的漏极区；
在所述漂移区内形成具有缓变掺杂剂浓度分布的区，所述区具有从靠近所述漏极区的相对高的浓度到靠近所述栅极的明显变低的掺杂剂浓度逐渐降低的掺杂剂浓度；
在所述高压井中且与所述栅极的外边缘自对准地形成堆叠的异质-掺杂缘；及
在所述高压井中靠近所述栅极形成增强的降低表面场区。
22、如权利要求21所述的方法，其中在所述漂移区内形成具有缓变掺杂剂浓度分布的区的所述步骤包括：
对所述衬底进行遮罩，以暴露所述漂移区的预定部分；
对所述漂移区的暴露部分进行植入，以在其中形成所述第二导电类型的第三槽区；及
进一步在所述第三槽区的预定部分中植入所述第二导电类型的掺杂剂，以由此形成漏极区。
23、如权利要求22所述的方法，其中将所述漂移区内的所述第三槽区掺杂至从1E17至9E18个原子/cm3的掺杂剂浓度。
24、如权利要求23所述的方法，其中将所述漏极区掺杂至从1E19至1E21个原子/cm3的掺杂剂浓度。
25、如权利要求21所述的方法，其中形成堆叠的异质-掺杂缘的所述步骤包括：
对所述衬底进行遮罩，以暴露所述栅极的预定外侧部分及与其邻近的所述高压井表面的预定部分；
对所述高压井的暴露部分进行植入，以在其中形成所述第一导电类型的第一及第二槽区，所述槽区与所述栅极的外边缘自对准；
对所述衬底进行遮罩，以暴露所述栅极的预定外侧部分、与其邻近的所述第一导电类型的第一及第二槽区的预定部分、及所述漂移区的预定部分；及
对所述暴露区进行植入，以形成位于所述第一导电类型的第一及第二槽区内并与所述栅极的外边缘自对准的所述第二导电类型的第一及第二槽区，并在所述漂移区内形成所述第二导电类型的第三槽区。
26、如权利要求25所述的方法，其中所述第一导电类型的所述第一及第二槽区具有从5E16至5E18个原子/cm3的掺杂剂浓度。
27、如权利要求25所述的方法，其中所述第二导电类型的所述第一、第二及第三槽区具有从1E17至9E18个原子/cm3的掺杂剂浓度。
28、如权利要求21所述的方法，其中形成增强的降低表面场区的所述步骤包括：
对所述衬底进行遮罩，以暴露所述栅极的预定内侧部分及所述栅极之间的高压井表面；
对所述高压井的暴露部分进行植入，以在其中分别形成所述第一及第二导电类型的缓冲区及漂移区，所述缓冲区及漂移区与所述栅极的内边缘自对准。
29、如权利要求28所述的方法，其中所述对所述衬底表面的暴露部分进行植入以形成缓冲区及漂移区的步骤包括：将第一导电掺杂剂类型植入至从5E15至5E17个原子/cm3的掺杂剂浓度，以由此形成所述缓冲区，并将第二导电掺杂剂类型植入至从5E16至5E18个原子/cm3的掺杂剂浓度，以由此形成所述漂移区。
30、一种高压PMOS器件，其包括：
衬底，其具有第一导电类型的高压井，所述第一导电类型的高压井形成于与所述第一导电类型相反的第二导电类型的外延层中；
至少一对场氧化物区，其设置于所述衬底的表面上并至少部分地位于所述高压井上方；
至少一对绝缘栅极，其位于所述衬底上每一对场氧化物区之间，所述栅极具有相互面对的内边缘及面对所述场氧化物区中对应的一个场氧化物区的外边缘；
堆叠的异质-掺杂缘，其设置于所述高压井中并与所述栅极的外边缘自对准；
所述第一导电类型的缓冲区，其形成于所述高压井中在所述栅极的内边缘之间并与所述栅极的内边缘自对准；
所述第二导电类型的漂移区，其形成于所述缓冲区中在所述栅极的内边缘之间并与所述栅极的内边缘自对准；
所述第二导电类型的漏极区，其形成于所述漂移区及缓冲区内；及
源极分支区，其靠近所述场氧化物区形成。
31、如权利要求30所述的高压PMOS器件，其中所述堆叠的异质-掺杂缘包含所述第一导电类型的第一及第二槽区以及形成于所述第一导电类型的所述第一及第二槽区内的所述第二导电类型的第一及第二槽区。
32、如权利要求31所述的高压PMOS器件，其中所述第一导电类型的所述第一及第二槽区具有从5E16至5E18个原子/cm3的掺杂剂浓度。
33、如权利要求32所述的高压PMOS器件，其中所述第二导电类型的所述第一及第二槽区具有从1E17至9E18个原子/cm3的掺杂剂浓度。
34、如权利要求30所述的高压PMOS器件，其中所述漂移区包含具有缓慢掺杂剂浓度变化的区，其中所述掺杂剂浓度从靠近所述漏极的相对高的掺杂剂浓度逐渐降低到靠近所述栅极的明显变低的掺杂剂浓度。
35、如权利要求34所述的高压PMOS器件，其中掺杂剂浓度逐渐变化的所述区在所述漂移区内包含所述第二导电类型的第三槽区，所述第三槽区的一部分中植入有所述第二导电类型的掺杂剂，以由此形成所述漏极区。
36、如权利要求35所述的高压PMOS器件，其中所述第三槽区被掺杂至从1E17至9E18个原子/cm3的掺杂剂浓度。
37、如权利要求35所述的高压PMOS器件，其中所述漏极区被掺杂至从1E19至1E21个原子/cm3的掺杂剂浓度。
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