CN106531726A - 静电放电保护结构 - Google Patents
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Abstract
一种静电放电保护结构，其特征在于，包括：具有第一掺杂类型或者第二掺杂类型的衬底；具有第一掺杂类型的体区，设置于该衬底上；具有重掺杂的第二掺杂类型的第一有源区，设置于该体区内；具有轻掺杂的第二掺杂类型的漂移区，设置于该衬底上；栅极结构，部分覆盖于该第一有源区以及该漂移区上；具有重掺杂的第二掺杂类型的第二有源区，设置于该漂移区未被该栅极结构覆盖的位置上；以及具有重掺杂的第二掺杂类型的第三有源区，设置于该漂移区被该栅极结构覆盖的部分与该第二有源区之间。
Description
技术领域
本发明涉及一种静电放电保护结构，尤指一种应用于高压集成电路的高压管脚的静电放电保护结构。
背景技术
在设计集成电路时必须要考虑到静电放电(ESD)防护，在ESD发生时需要静电放电防护电路提供有效的泄流路径，以防止内部电路受到ESD破坏。而对于电源分成高压和低压的功率集成电路而言，高压的ESD器件设计考虑到持住电压(holding voltage)要超过工作电压，与低压ESD器件设计相比，限制较多且更加困难，且高压ESD器件面积通常都会比低压得ESD器件大很多，对于芯片面积和成本上升的影响也较大。
目前很多的高压ESD器件采用了栅极接地MOS(GGMOS)或GGLDMOS的设计，结构上一般都沿用了漏极拉大接触孔与多晶栅距离，即增加盖有硅化物阻挡层的漏极重掺杂有源区长度的方法来实现均流放电，其原理相当于在漏极宽度每个单元长度上都加入了串连电阻来抑制某个薄弱位置的提早击穿烧毁。然而此方法对于NLDMOS而言，由于高压NLDMOS的内阻较大，所以NLDMOS漏极增加的盖有硅化物阻挡层的N+diffusion长度将比普通低压NMOS更长，从而使面积有较大的增加。以图1现有的延长漏极重掺杂有源区的GGLDMOS为例，漏极延长部分的长度L通常在5微米～8微米之间。
另一种较新颖的方法是直接增加NLDMOS本身漂移区的距离。然而这种方法有着很大的局限性，由于多数工艺里的NLDMOS击穿电压与漂移区长度正相关，如果增加漂移区距离，ESD NLDMOS的击穿和触发电压都会增大，容易使触发电压比被保护管的击穿电压还高，这样被保护管就可能会先于ESD管击穿，从而使ESD器件失去作用。
因此，如何提供一种能避免触发电压增加而失去ESD保护作用，且增加面积比采用现有ESD防护技术还小的静电放电保护结构，即为业界亟待解决的课题。
发明内容
鉴于习知技术的种种缺失，本发明的主要目的在于提供一种能避免触发电压增加而失去ESD保护作用，且增加面积比采用现有ESD防护技术还小的静电放电保护结构。
为了达到上述目的及其他目的，本发明遂提供一种静电放电保护结构，其特征在于，包括具有第一掺杂类型或者第二掺杂类型的衬底；具有第一掺杂类型的体区，设置于该衬底上；具有重掺杂的第二掺杂类型的第一有源区，设置于该体区内；具有轻掺杂的第二掺杂类型的漂移区，设置于该衬底上；栅极结构，部分覆盖于该第一有源区以及该漂移区上；具有重掺杂的第二掺杂类型的第二有源区，设置于该漂移区未被该栅极结构覆盖的位置上；以及具有重掺杂的第二掺杂类型的第三有源区，设置于该漂移区被该栅极结构覆盖的部分与该第二有源区之间，其中，该第三有源区的长度为第一长度，且与该第二有源区之间的距离为第二长度。
相较于习知技术，由于本发明的静电放电保护结构，使用插入浮置的漏极重掺杂第二有源区的高压漂移区来代替现有技术中采用的延长的源极重掺杂有源区的方法，由于轻掺杂的该漂移区方块电阻比重掺杂源漏区电阻大几倍乃至十几倍，所以具有相同阻值的该漂移区可以大幅缩短长度，并结合在该漂移区中靠近栅极结构的一侧插入浮置的重掺杂第三有源区，用以保持高压ESD管的击穿电压而不会由于该漂移区变长而急剧增加，从而能维持原来的击穿特性。此外，本发明的静电放电保护结构在制造上不需要加额外的工艺层次，而是以原有的器件为基础对版图结构做出一些调整，在维持对ESD有很高保护水平下节省大量的静电放电保护结构面积，充分地解决了现有技术的缺失。
附图说明
图1为现有的延长漏极重掺杂有源区的GGLDMOS。
图2为本发明的静电放电保护结构实施例的架构示意图。
符号说明：
1 静电放电保护结构
10 衬底
11 体区
12 第一有源区
13 漂移区
14 栅极结构
15 第二有源区
16 第三有源区
17 金属硅化物阻挡层
18 浅槽隔离结构
A 虚线
B 第一长度
C 第二长度
L 漏极延长部分的长度
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明亦可藉由其他不同的具体实施例加以施行或应用。
请参阅图2，图2为本发明的静电放电保护结构实施例的架构示意图。如图所示，本发明的静电放电保护结构1，包括衬底10、体区11、第一有源区12、漂移区13、栅极结构14、第二有源区15以及第三有源区16，由于本实施例为是以虚线A为中心，左右对称的两根叉指结构，因此仅以左半边来说明。
衬底10，具有第一掺杂类型或者第二掺杂类型；体区11，设置于衬底上10，具有第一掺杂类型；第一有源区12，设置于体区11内，具有重掺杂的第二掺杂类型，作为源极引出；漂移区13，设置于衬底10上，具有轻掺杂的第二掺杂类型；栅极结构14，部分覆盖于第一有源区12以及漂移区13上；第二有源区15，设置于漂移区13未被栅极结构14覆盖的位置上，具有重掺杂的第二掺杂类型，作为漏极引出；以及第三有源区16，设置于漂移区13被栅极结构14覆盖的部分与第二有源区15之间，具有重掺杂的第二掺杂类型；其中，第三有源区16的长度为第一长度B，且与第二有源区15之间的距离为第二长度C。
为了ESD保护而延长的高压漂移区13是轻掺杂，方块电阻比现有技术所使用的重掺杂源漏区电阻大几倍乃至十几倍，所以在有相同阻值的情况下，漂移区13的长度可以大幅缩短，此外，由于在漂移区13中插入了浮置的重掺杂第三有源区16，因此可保持静电放电保护结构1的击穿电压，不会由于延长漂移区13而急剧增加，能维持原来的击穿特性且不会有被保护管就会先于静电放电保护结构1击穿的问题存在。
于较佳的实施例中，第三有源区16的第一长度B可介于0.2微米到1微米之间；以及第三有源区16与与第二有源区15之间的第二长度C可介于0.3微米到3微米之间。现有的漏极延长部分长度在5微米～8微米之间，相较之下，使用本发明的静电放电保护结构1能节省大量的芯片面积和成本。
于一实施例中，该第一掺杂类型是P掺杂，且该第二掺杂类型是N掺杂；于其他的实施例中，该第一掺杂类型是N掺杂，且该第二掺杂类型是P掺杂。换句话说，本发明的静电放电保护结构1可运用在N型或P型的MOS管。
如图2所示，本发明的静电放电保护结构1还可包括金属硅化物阻挡层17，覆盖于部分的第二有源区15以及漂移区13未被栅极结构14覆盖的部分，金属硅化物阻挡层17可防止延长的漂移区13形成金属硅化物。
于一实施例中，衬底10可以是体硅衬底或SOI衬底。
于一实施例中，除了一般的衬底结构外，该衬底10还可属于高压井结构。
于一实施例中，静电放电保护结构1的版图方式可以是叉指、同心圆或八边形的阵列，但不以此为限。
于一实施例中，静电放电保护结构1可应用于高压MOS管或LDMOS管。
于一实施例中，静电放电保护结构1可应用于浅槽隔离工艺或场氧隔离工艺。在图2浅槽隔离工艺的例子中，如图所示，静电放电保护结构1还可包括浅槽隔离结构18。
相较于习知技术，由于本发明的静电放电保护结构，使用插入浮置的漏极重掺杂第二有源区的高压漂移区来代替现有技术中采用的延长的源极重掺杂有源区的方法，由于轻掺杂的该漂移区方块电阻比重掺杂源漏区电阻大几倍乃至十几倍，所以具有相同阻值的该漂移区可以大幅缩短长度，并结合在该漂移区中靠近栅极结构的一侧插入浮置的重掺杂第三有源区，用以保持高压ESD管的击穿电压而不会由于该漂移区变长而急剧增加，从而能维持原来的击穿特性。此外，本发明的静电放电保护结构在制造上不需要加额外的工艺层次，而是以原有的器件为基础对版图结构做出一些调整，在维持对ESD有很高保护水平下节省大量的静电放电保护结构面积，充分地解决了现有技术的缺失。
藉由以上较佳具体实施例的描述，本领域具有通常知识者当可更加清楚本发明的特征与精神，惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，任何对上述实施例进行的修改及变化仍不脱离本发明的精神，且本发明的权利范围应如后述的权利要求所列。
Claims (11)
1.一种静电放电保护结构，其特征在于，包括：
衬底，具有第一掺杂类型或者第二掺杂类型；
体区，设置于该衬底上，具有第一掺杂类型；
第一有源区，设置于该体区内，具有重掺杂的第二掺杂类型；
漂移区，设置于该衬底上，具有轻掺杂的第二掺杂类型；
栅极结构，部分覆盖于该第一有源区以及该漂移区上；
第二有源区，设置于该漂移区未被该栅极结构覆盖的位置上，具有重掺杂的第二掺杂类型；以及
第三有源区，设置于该漂移区被该栅极结构覆盖的部分与该第二有源区之间，具有重掺杂的第二掺杂类型；
其中，该第三有源区的长度为第一长度，且与该第二有源区之间的距离为第二长度。
2.如权利要求1所述的静电放电保护结构，其特征在于，该第一长度介于0.2微米到1微米之间。
3.如权利要求1所述的静电放电保护结构，其特征在于，该第二长度介于0.3微米到3微米之间。
4.如权利要求1所述的静电放电保护结构，其特征在于，该第一掺杂类型是P掺杂，且该第二掺杂类型是N掺杂。
5.如权利要求1所述的静电放电保护结构，其特征在于，该第一掺杂类型是N掺杂，且该第二掺杂类型是P掺杂。
6.如权利要求1所述的静电放电保护结构，其特征在于，还包括金属硅化物阻挡层，覆盖于部分的该第二有源区以及该漂移区未被该栅极结构覆盖的部分。
7.如权利要求1所述的静电放电保护结构，其特征在于，该衬底是体硅衬底或SOI衬底。
8.如权利要求1所述的静电放电保护结构，其特征在于，该衬底属于高压井结构。
9.如权利要求1所述的静电放电保护结构，其特征在于，该静电放电保护结构的版图方式是叉指、同心圆或八边形的阵列。
10.如权利要求1所述的静电放电保护结构，其特征在于，该静电放电保护结构应用于高压MOS管或LDMOS管。
11.如权利要求1所述的静电放电保护结构，其特征在于，该静电放电保护结构应用于浅槽隔离工艺或场氧隔离工艺。
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| JP2000174218A (ja) * | 1998-12-04 | 2000-06-23 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| US20060057784A1 (en) * | 2004-09-16 | 2006-03-16 | Jun Cai | Enhanced resurf HVPMOS device with stacked hetero-doping RIM and gradual drift region |
| CN1913174A (zh) * | 2005-08-09 | 2007-02-14 | 台湾积体电路制造股份有限公司 | 半导体装置及高压p型金属氧化物半导体装置 |
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