JPH0818048A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0818048A JPH0818048A JP14609694A JP14609694A JPH0818048A JP H0818048 A JPH0818048 A JP H0818048A JP 14609694 A JP14609694 A JP 14609694A JP 14609694 A JP14609694 A JP 14609694A JP H0818048 A JPH0818048 A JP H0818048A
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Abstract
(57)【要約】
【目的】ＭＯＳトランジスタのチャネル領域の縦方向の
不純物分布を制御し、埋め込み層を形成することによる
閾値電圧の上昇を押え、より低い閾値電圧で短チャネル
効果を抑制できるトランジスタを実現する。 【構成】チャネル表面領域の不純物分布と埋め込み層の
不純物分布を個別に制御できる様にする。短チャネル効
果抑制のための埋め込み層を、ＢＦ２イオン、ＢＣｌイ
オン、ＢＢｒイオン打ち込みと、熱処理による再分布の
効果により、より有効な分布を持つ様に形成する。具体
的には、チャネル領域の基板側に設けたＰ型層をＢＦ２
イオン、ＢＣｌイオン或はＢＢｒイオンの打ち込みによ
り形成する。またその工程の前或は後に、Ｆイオン、Ｃ
ｌイオン或はＢｒイオン打ち込みを行う。更にイオン打
ち込み終了後、６００℃〜９５０℃の熱処理を１０分以
上行う。また上記熱処理後９５０℃以上の温度で短時間
の熱処理を行う。等。
不純物分布を制御し、埋め込み層を形成することによる
閾値電圧の上昇を押え、より低い閾値電圧で短チャネル
効果を抑制できるトランジスタを実現する。 【構成】チャネル表面領域の不純物分布と埋め込み層の
不純物分布を個別に制御できる様にする。短チャネル効
果抑制のための埋め込み層を、ＢＦ２イオン、ＢＣｌイ
オン、ＢＢｒイオン打ち込みと、熱処理による再分布の
効果により、より有効な分布を持つ様に形成する。具体
的には、チャネル領域の基板側に設けたＰ型層をＢＦ２
イオン、ＢＣｌイオン或はＢＢｒイオンの打ち込みによ
り形成する。またその工程の前或は後に、Ｆイオン、Ｃ
ｌイオン或はＢｒイオン打ち込みを行う。更にイオン打
ち込み終了後、６００℃〜９５０℃の熱処理を１０分以
上行う。また上記熱処理後９５０℃以上の温度で短時間
の熱処理を行う。等。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特にＭＯＳトランジスタのチャネル領
域の不純物分布に関する。
造方法に係わり、特にＭＯＳトランジスタのチャネル領
域の不純物分布に関する。
【０００２】
【従来の技術】０．５μｍ以降のトランジスタを実現し
て行くためには、短チャネル効果の抑制が課題となる。
単にチャネル領域の不純物濃度を上げて短チャネル効果
を抑制しようとした場合、閾値電圧が高くなり、また駆
動能力も低下するため、実用的なトランジスタを実現す
ることは難しい。
て行くためには、短チャネル効果の抑制が課題となる。
単にチャネル領域の不純物濃度を上げて短チャネル効果
を抑制しようとした場合、閾値電圧が高くなり、また駆
動能力も低下するため、実用的なトランジスタを実現す
ることは難しい。
【０００３】この様なトランジスタ特性に対する要求を
満たしつつ、短チャネル効果を抑制する手段として、チ
ャネル領域で縦方向に不純物の濃度分布を設けることが
提案されている。例えば第２１回 固体素子・材料コン
ファレンス（１９８９）のＰ．１２１等に見られる様に
チャネル領域の下側にステップ状にパンチスルーを防止
するためのＰ型層を形成すると、トランジスタの閾値電
圧を上げること無くパンチスルーを抑制することが可能
となる。更にチャネル領域とチャネル領域の下側のＰ型
層の不純物濃度を個別に制御することで、様々な要求に
応じたトランジスタの特性を実現することが可能とな
る。
満たしつつ、短チャネル効果を抑制する手段として、チ
ャネル領域で縦方向に不純物の濃度分布を設けることが
提案されている。例えば第２１回 固体素子・材料コン
ファレンス（１９８９）のＰ．１２１等に見られる様に
チャネル領域の下側にステップ状にパンチスルーを防止
するためのＰ型層を形成すると、トランジスタの閾値電
圧を上げること無くパンチスルーを抑制することが可能
となる。更にチャネル領域とチャネル領域の下側のＰ型
層の不純物濃度を個別に制御することで、様々な要求に
応じたトランジスタの特性を実現することが可能とな
る。
【０００４】
【発明が解決しようとする課題】しかし、実際にトラン
ジスタを作製するプロセスに於いて、上述した様な理想
的なパンチスルーストッパとしてのＰ型層を形成するこ
とは困難である。
ジスタを作製するプロセスに於いて、上述した様な理想
的なパンチスルーストッパとしてのＰ型層を形成するこ
とは困難である。
【０００５】通常、不純物分布の導入に用いられるイオ
ン打ち込みにより形成しようとした場合、イオン打ち込
み直後の不純物分布でもかなりの広がりを持っている。
例えば５０ｋｅＶ程度のＢのイオン打ち込みによってそ
の様なＰ型層を形成しようとした場合には、０．０５０
４μｍの標準偏差を持つことが知られている。この広が
りは、濃度のピークとなる０．１６０８μｍに対して決
して小さな値では無く、チャネル領域近傍の不純物濃度
も影響を受ける。
ン打ち込みにより形成しようとした場合、イオン打ち込
み直後の不純物分布でもかなりの広がりを持っている。
例えば５０ｋｅＶ程度のＢのイオン打ち込みによってそ
の様なＰ型層を形成しようとした場合には、０．０５０
４μｍの標準偏差を持つことが知られている。この広が
りは、濃度のピークとなる０．１６０８μｍに対して決
して小さな値では無く、チャネル領域近傍の不純物濃度
も影響を受ける。
【０００６】更に通常のプロセスに於いては、ゲート電
極への不純物の導入、ゲート電極加工後の酸化、ドレイ
ン領域に導入した不純物の活性化、層間絶縁膜の平坦化
等の工程等の熱処理工程を受けるため、かなり広がった
分布となってしまう。
極への不純物の導入、ゲート電極加工後の酸化、ドレイ
ン領域に導入した不純物の活性化、層間絶縁膜の平坦化
等の工程等の熱処理工程を受けるため、かなり広がった
分布となってしまう。
【０００７】図２にその様なトランジスタの形成工程に
於ける不純物の分布の変化のイメージを示す。同図中２
０１はイオン打ち込み直後の分布を、２０２は最終的な
熱処理工程である層間絶縁膜を平坦化するための熱処理
を行なった後のボロンの分布をＳＩＭＳの測定結果等を
参考に模式的に示したものである。イオン打ち込み直後
のピークが、基板の表面方向及び基板内部の方向にかな
り広がることがわかる。このため、パンチスルー防止の
ために導入したＰ型層のピーク濃度とチャネル領域の表
面濃度を個別に制御することができないばかりで無く、
チャネル表面とＰ型層との間にある程度の不純物濃度の
差を設けることすら容易ではない。
於ける不純物の分布の変化のイメージを示す。同図中２
０１はイオン打ち込み直後の分布を、２０２は最終的な
熱処理工程である層間絶縁膜を平坦化するための熱処理
を行なった後のボロンの分布をＳＩＭＳの測定結果等を
参考に模式的に示したものである。イオン打ち込み直後
のピークが、基板の表面方向及び基板内部の方向にかな
り広がることがわかる。このため、パンチスルー防止の
ために導入したＰ型層のピーク濃度とチャネル領域の表
面濃度を個別に制御することができないばかりで無く、
チャネル表面とＰ型層との間にある程度の不純物濃度の
差を設けることすら容易ではない。
【０００８】また、上述した熱処理をある程度抑制した
場合に於いても、イオン打ち込みにより導入した不純物
は同時に導入された点欠陥に起因する初期増速拡散を起
こすことが知られているため、縦方向に急峻な不純物分
布を得ることは困難である。
場合に於いても、イオン打ち込みにより導入した不純物
は同時に導入された点欠陥に起因する初期増速拡散を起
こすことが知られているため、縦方向に急峻な不純物分
布を得ることは困難である。
【０００９】上述した様な理由により、通常のイオン打
ち込みを用いた工程でチャネル領域の基板側にＰ型層を
設け、短チャネル効果を抑制しようとした場合、チャネ
ル表面近傍での不純物濃度が増加し、閾値電圧が高くま
た駆動能力の低いトランジスタしか得られない。
ち込みを用いた工程でチャネル領域の基板側にＰ型層を
設け、短チャネル効果を抑制しようとした場合、チャネ
ル表面近傍での不純物濃度が増加し、閾値電圧が高くま
た駆動能力の低いトランジスタしか得られない。
【００１０】そこで本発明はこの様な課題を解決するた
めのもので、チャネル領域の縦方向の不純物分布を制御
し、短チャネル効果を抑制しながら、より低い閾値電圧
を有すトランジスタを実現するものである。
めのもので、チャネル領域の縦方向の不純物分布を制御
し、短チャネル効果を抑制しながら、より低い閾値電圧
を有すトランジスタを実現するものである。
【００１１】
【課題を解決するための手段】上述した様な課題を解決
するために、本発明の半導体装置は、チャネル領域の基
板に設けたＰ型層の濃度分布のピークの広がりの標準偏
差が０．０４μｍ以下であることを特徴とする。
するために、本発明の半導体装置は、チャネル領域の基
板に設けたＰ型層の濃度分布のピークの広がりの標準偏
差が０．０４μｍ以下であることを特徴とする。
【００１２】また、本発明の半導体装置の製造方法は、 （１）チャネル領域の基板側に設けたＰ型層を少なくと
もＢＦ２イオン、ＢＣｌイオン或はＢＢｒイオンの打ち
込みを行うことにより形成したことを特徴とする。
もＢＦ２イオン、ＢＣｌイオン或はＢＢｒイオンの打ち
込みを行うことにより形成したことを特徴とする。
【００１３】（２）チャネル領域の基板側に設けたＰ型
層をＢイオン、ＢＦ２イオン、ＢＣｌイオン或はＢＢｒ
イオン打ち込みにり形成する際に、その工程の前或は後
に、Ｆイオン、Ｃｌイオン或はＢｒイオン打ち込みを行
うことを特徴とする。
層をＢイオン、ＢＦ２イオン、ＢＣｌイオン或はＢＢｒ
イオン打ち込みにり形成する際に、その工程の前或は後
に、Ｆイオン、Ｃｌイオン或はＢｒイオン打ち込みを行
うことを特徴とする。
【００１４】（３）チャネル領域の基板側に設けたＰ型
層を形成するためのイオン打ち込み工程が終了した後、
６００℃〜９５０℃の熱処理を１０分以上行ったことを
特徴とする。
層を形成するためのイオン打ち込み工程が終了した後、
６００℃〜９５０℃の熱処理を１０分以上行ったことを
特徴とする。
【００１５】（４）チャンネル領域の基盤側にＰ型層を
有し、Ｎ型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記Ｐ型層を形成するためのイオン
打ち込み工程が終了した後、７５０℃〜９００℃の熱処
理を１０分以上行なったことを特徴とする。
有し、Ｎ型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記Ｐ型層を形成するためのイオン
打ち込み工程が終了した後、７５０℃〜９００℃の熱処
理を１０分以上行なったことを特徴とする。
【００１６】（５）チャネル領域の基板側にＰ型層を有
し、Ｎ型の導電性を有する絶縁ゲート型の半導体装置の
製造方法に於いて、前記Ｐ型層を形成するためのイオン
打ち込み工程が終了した後、６００℃〜９５０℃の熱処
理を１０分以上行った後、９５０℃以上の温度で短時間
の熱処理を行うことを特徴とする。
し、Ｎ型の導電性を有する絶縁ゲート型の半導体装置の
製造方法に於いて、前記Ｐ型層を形成するためのイオン
打ち込み工程が終了した後、６００℃〜９５０℃の熱処
理を１０分以上行った後、９５０℃以上の温度で短時間
の熱処理を行うことを特徴とする。
【００１７】（６）チャンネル領域の基盤側にＰ型層を
有し、Ｎ型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記Ｐ型層を形成するためのイオン
打ち込み工程が終了した後、７５０℃〜９００℃の熱処
理を１０分以上行なった後、９５０℃以上の温度で短時
間の熱処理を行なうことを特徴とする。
有し、Ｎ型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記Ｐ型層を形成するためのイオン
打ち込み工程が終了した後、７５０℃〜９００℃の熱処
理を１０分以上行なった後、９５０℃以上の温度で短時
間の熱処理を行なうことを特徴とする。
【００１８】（７）チャンネル領域の基盤側にＰ型層を
有し、Ｎ型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記Ｐ型層を形成するためのイオン
打ち込み工程が終了した後、６００℃〜９５０℃の熱処
理を１０分以上行なった後、１０４０℃〜１１００℃の
温度で短時間の熱処理を行なうことを特徴とする。
有し、Ｎ型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記Ｐ型層を形成するためのイオン
打ち込み工程が終了した後、６００℃〜９５０℃の熱処
理を１０分以上行なった後、１０４０℃〜１１００℃の
温度で短時間の熱処理を行なうことを特徴とする。
【００１９】（８）チャンネル領域の基盤側にＰ型層を
有し、Ｎ型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記Ｐ型層を形成するためのイオン
打ち込み工程が終了した後、７５０℃〜９００℃の熱処
理を１０分以上行なった後、１０４０℃〜１１００℃の
温度で短時間の熱処理を行なうことを特徴とする。
有し、Ｎ型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記Ｐ型層を形成するためのイオン
打ち込み工程が終了した後、７５０℃〜９００℃の熱処
理を１０分以上行なった後、１０４０℃〜１１００℃の
温度で短時間の熱処理を行なうことを特徴とする。
【００２０】
【実施例】図１は、本発明の実施例における半導体装置
の製造方法の一例を示す工程断面図である。
の製造方法の一例を示す工程断面図である。
【００２１】図１（ａ）は、イオン打ち込みによりトラ
ンジスタのチャネル領域の基板側にＰ型層を形成する工
程を示したものである。
ンジスタのチャネル領域の基板側にＰ型層を形成する工
程を示したものである。
【００２２】まず、Ｐ型の単結晶シリコン基板上にＰ型
のウェル１０１を形成した後、ＬＯＣＯＳ法を用いた通
常の素子分離工程に従い素子分離領域１０２を形成し、
更にこの基板を９００℃の酸素雰囲気中で表面酸化し、
基板表面にゲート酸化膜１０３を形成する。
のウェル１０１を形成した後、ＬＯＣＯＳ法を用いた通
常の素子分離工程に従い素子分離領域１０２を形成し、
更にこの基板を９００℃の酸素雰囲気中で表面酸化し、
基板表面にゲート酸化膜１０３を形成する。
【００２３】次にＢＢｒイオンを加速エネルギー２５０
ｋｅＶで、ドーズ量２Ｅ１２（個／ｃｍ２）打ち込むこ
とによりチャネル領域の下側にＰ型の埋め込み層１０４
を形成する。この工程に於て、作製するトランジスタの
閾値電圧を制御するために、チェネルの表面付近にイオ
ン打ち込みにより、不純物の導入を行なっても良い。
ｋｅＶで、ドーズ量２Ｅ１２（個／ｃｍ２）打ち込むこ
とによりチャネル領域の下側にＰ型の埋め込み層１０４
を形成する。この工程に於て、作製するトランジスタの
閾値電圧を制御するために、チェネルの表面付近にイオ
ン打ち込みにより、不純物の導入を行なっても良い。
【００２４】図１（ｂ）は、ＬＤＤ（ライトリー ドー
プト ドレイン）領域を形成するためのイオン打ち込み
を行う工程を示したものである。
プト ドレイン）領域を形成するためのイオン打ち込み
を行う工程を示したものである。
【００２５】Ｐ型層１０４を形成後、まず、ゲート電極
１０５を形成する。ゲート電極１０５は多結晶シリコン
層及びタングステンシリサイド層により形成されてお
り、各々原料ガスとしてシラン（ＳｉＨ４）を用いた減
圧ＣＶＤ法及び、スパッタ法により成膜している。これ
らの層にフォトリソグラフィー及びエッチング工程によ
りパターンを形成した後、９００℃の酸素雰囲気中で表
面酸化し、ゲート電極層の安定化を図る。
１０５を形成する。ゲート電極１０５は多結晶シリコン
層及びタングステンシリサイド層により形成されてお
り、各々原料ガスとしてシラン（ＳｉＨ４）を用いた減
圧ＣＶＤ法及び、スパッタ法により成膜している。これ
らの層にフォトリソグラフィー及びエッチング工程によ
りパターンを形成した後、９００℃の酸素雰囲気中で表
面酸化し、ゲート電極層の安定化を図る。
【００２６】次にＰイオンを加速エネルギー４０ｋｅＶ
で、ドーズ量４Ｅ１３（個／ｃｍ２）打ち込むことによ
り、トランジスタのＬＤＤ領域１０６を形成する。
で、ドーズ量４Ｅ１３（個／ｃｍ２）打ち込むことによ
り、トランジスタのＬＤＤ領域１０６を形成する。
【００２７】図１（ｃ）は、トランジスタのソース・ド
レイン領域を形成するためのイオン打ち込みを行なう工
程を示したものである。
レイン領域を形成するためのイオン打ち込みを行なう工
程を示したものである。
【００２８】ＬＤＤ領域を形成後、サイドウォール１０
７を形成する。サイドウォール１０７は、原料ガスとし
てシラン及び酸素を用いた減圧ＣＶＤ法でシリコン酸化
膜を約２５００Å成膜した後、この層を平行平板型のド
ライエッチング装置で非等方性エッチングを行なうこと
により形成する。
７を形成する。サイドウォール１０７は、原料ガスとし
てシラン及び酸素を用いた減圧ＣＶＤ法でシリコン酸化
膜を約２５００Å成膜した後、この層を平行平板型のド
ライエッチング装置で非等方性エッチングを行なうこと
により形成する。
【００２９】次にＡｓイオンを加速エネルギー６０ｋｅ
Ｖで、ドーズ量２Ｅ１５（個／ｃｍ２）打ち込むことに
よりソース・ドレイン領域１０８を形成する。
Ｖで、ドーズ量２Ｅ１５（個／ｃｍ２）打ち込むことに
よりソース・ドレイン領域１０８を形成する。
【００３０】図１（ｄ）は、トランジスタの完成した状
態を示したものである。
態を示したものである。
【００３１】ソース・ドレイン領域形成後、層間絶縁膜
１０９を形成する。層間絶縁膜１０９は、酸化シリコン
層及びＢＰＳＧ層により構成さており、各々膜厚が約１
５００Å及び４０００Åである。前者は原料ガスとして
シラン及び亜酸化窒素を用いた減圧ＣＤＶにより、基板
温度７８０℃で成膜したものであり、後者はＴＥＯＳ
（テトラエチルオルソシリケイト：Ｓｉ（ＯＣ２Ｈ５）
４）、ＴＭＰ（トリメチルフォスフェイト：ＰＯ（ＯＣ
Ｈ３）３）、ＴＭＢ（トリメチルボレイト：Ｂ（ＯＣＨ
３）３）及び酸素を原料ガスとしてプラズマＣＶＤ法に
より成膜したものである。
１０９を形成する。層間絶縁膜１０９は、酸化シリコン
層及びＢＰＳＧ層により構成さており、各々膜厚が約１
５００Å及び４０００Åである。前者は原料ガスとして
シラン及び亜酸化窒素を用いた減圧ＣＤＶにより、基板
温度７８０℃で成膜したものであり、後者はＴＥＯＳ
（テトラエチルオルソシリケイト：Ｓｉ（ＯＣ２Ｈ５）
４）、ＴＭＰ（トリメチルフォスフェイト：ＰＯ（ＯＣ
Ｈ３）３）、ＴＭＢ（トリメチルボレイト：Ｂ（ＯＣＨ
３）３）及び酸素を原料ガスとしてプラズマＣＶＤ法に
より成膜したものである。
【００３２】次に層間絶縁膜１０９を平坦化するため
に、窒素雰囲気中で８５０℃、３０分の熱処理を行な
う。この工程は単体のトランジスタを作製するためには
特に必要のないものであるが、実際のＩＣの作製、特に
配線層を形成するために欠かせないものである。
に、窒素雰囲気中で８５０℃、３０分の熱処理を行な
う。この工程は単体のトランジスタを作製するためには
特に必要のないものであるが、実際のＩＣの作製、特に
配線層を形成するために欠かせないものである。
【００３３】更に１０８０℃で１５秒のランプアニール
を行なう。この工程は、図１（ａ）で形成したＰ型層１
０４の不純物分布を改善するとともにソース・ドレイン
領域に導入した不純物の活性化を図るためのものであ
る。
を行なう。この工程は、図１（ａ）で形成したＰ型層１
０４の不純物分布を改善するとともにソース・ドレイン
領域に導入した不純物の活性化を図るためのものであ
る。
【００３４】層間絶縁膜１０９にコンタクトホールを形
成し、アルミニウムに配線層１１０を形成することによ
りトランジスタを完成する。
成し、アルミニウムに配線層１１０を形成することによ
りトランジスタを完成する。
【００３５】上記のプロセスを用いてトランジスタを作
製した場合の、Ｐ型層１０４の不純物分布イメージを図
３に示す。同図中３０１は図１（ａ）に示したイオン打
ち込み直後のボロン（Ｂ）の分布を、３０２は熱処理を
行なった後のボロンの分布を、ＳＩＭＳの測定結果等を
参考に模式的に示したものである。ここで言う熱処理
は、図１（ａ）で示したイオン打ち込み後に行なった全
ての熱処理の工程、ゲート電極１０５の酸化工程、サイ
ドウォール１０７の成膜工程、層間絶縁膜１０９の成膜
工程及び平坦化のための熱処理工程等を含むものであ
る。
製した場合の、Ｐ型層１０４の不純物分布イメージを図
３に示す。同図中３０１は図１（ａ）に示したイオン打
ち込み直後のボロン（Ｂ）の分布を、３０２は熱処理を
行なった後のボロンの分布を、ＳＩＭＳの測定結果等を
参考に模式的に示したものである。ここで言う熱処理
は、図１（ａ）で示したイオン打ち込み後に行なった全
ての熱処理の工程、ゲート電極１０５の酸化工程、サイ
ドウォール１０７の成膜工程、層間絶縁膜１０９の成膜
工程及び平坦化のための熱処理工程等を含むものであ
る。
【００３６】イオン打ち込み後熱処理を行なうことで、
イオン打ち込みの直後の分布のピークの近傍により鋭い
分布のピークが現れ、その周辺の不純物の濃度は打ち込
み直後よりも若干減少する様な形で再分布する。また、
イオン打ち込み直後の分布のピークよりも約０．１μｍ
以上離れた領域では若干濃度の高い領域が広がる様な形
で再分布する。このため、ボロンの分布はイオン打ち込
み直後よりも広がりが小さく（標準偏差が小さく）なっ
た様な分布となる。イオン打ち込み条件や熱処理条件を
適当に選ぶことで、０．１〜０．２μｍの深さに濃度の
ピークが位置する様にＰ型層１０４を形成しようとする
場合で、そのばらつきをイオン打ち込み直後の分布の広
がり（標準偏差として０．０５μｍ程度）よりも小さく
（準偏差として０．０４μｍ以下）とすることが可能で
ある。よって、チャネル領域の表面近傍での不純物濃度
をより低く、またＰ型層１０４中のピークの近傍での不
純物の濃度をより高く制御することが可能で、Ｐ型層と
してより理想に近い不純物分布を得ることができる。
イオン打ち込みの直後の分布のピークの近傍により鋭い
分布のピークが現れ、その周辺の不純物の濃度は打ち込
み直後よりも若干減少する様な形で再分布する。また、
イオン打ち込み直後の分布のピークよりも約０．１μｍ
以上離れた領域では若干濃度の高い領域が広がる様な形
で再分布する。このため、ボロンの分布はイオン打ち込
み直後よりも広がりが小さく（標準偏差が小さく）なっ
た様な分布となる。イオン打ち込み条件や熱処理条件を
適当に選ぶことで、０．１〜０．２μｍの深さに濃度の
ピークが位置する様にＰ型層１０４を形成しようとする
場合で、そのばらつきをイオン打ち込み直後の分布の広
がり（標準偏差として０．０５μｍ程度）よりも小さく
（準偏差として０．０４μｍ以下）とすることが可能で
ある。よって、チャネル領域の表面近傍での不純物濃度
をより低く、またＰ型層１０４中のピークの近傍での不
純物の濃度をより高く制御することが可能で、Ｐ型層と
してより理想に近い不純物分布を得ることができる。
【００３７】この様な形での不純物ボロンの再分布は、
イオン打ち込み時にＢＢｒイオン、ＢＣｌイオン、ＢＦ
２イオンを用いた場合、或はボロンイオンの打ち込みと
は別にＢｒイオン、Ｃｌイオン、Ｆイオンの打ち込みを
行なった場合に見られる。
イオン打ち込み時にＢＢｒイオン、ＢＣｌイオン、ＢＦ
２イオンを用いた場合、或はボロンイオンの打ち込みと
は別にＢｒイオン、Ｃｌイオン、Ｆイオンの打ち込みを
行なった場合に見られる。
【００３８】打ち込みイオンとしてＢＢｒイオンを用い
た場合に最も顕著にこの現象がみられ、ドーズ量が約１
Ｅ１２（個／ｃｍ２）以上でかなりの効果が見られる様
になる。ＢＣｌイオン或はＢＦ２イオンを用いた場合に
は、通常Ｐ型層１０４の形成に用いられるドース量であ
る３〜５Ｅ１２（個／ｃｍ２）では十分な効果が得られ
ないこともある。その様な場合には別にＢｒイオン、Ｃ
ｌイオン、Ｆイオン等を打ち込むことで、この様な再分
布の効果を高めることが可能である。その場合のＢｒイ
オン、Ｃｌイオン、Ｆイオン等の打ち込は、導入したボ
ロンの分布のピークの近傍或はピークよりも基板側に分
布のピークを持つ様な条件で行うと効果的である。尚、
この様なＢｒイオン、Ｃｌイオン、Ｆイオンを別に打ち
込む効果は、Ｐ型層１０４をボロンイオンの打ち込みに
より形成した場合でも有効である。
た場合に最も顕著にこの現象がみられ、ドーズ量が約１
Ｅ１２（個／ｃｍ２）以上でかなりの効果が見られる様
になる。ＢＣｌイオン或はＢＦ２イオンを用いた場合に
は、通常Ｐ型層１０４の形成に用いられるドース量であ
る３〜５Ｅ１２（個／ｃｍ２）では十分な効果が得られ
ないこともある。その様な場合には別にＢｒイオン、Ｃ
ｌイオン、Ｆイオン等を打ち込むことで、この様な再分
布の効果を高めることが可能である。その場合のＢｒイ
オン、Ｃｌイオン、Ｆイオン等の打ち込は、導入したボ
ロンの分布のピークの近傍或はピークよりも基板側に分
布のピークを持つ様な条件で行うと効果的である。尚、
この様なＢｒイオン、Ｃｌイオン、Ｆイオンを別に打ち
込む効果は、Ｐ型層１０４をボロンイオンの打ち込みに
より形成した場合でも有効である。
【００３９】また、この様な現象は、６００〜９５０℃
程度の範囲で熱処理を行なった場合に見られるもので、
この範囲よりも低い温度の場合には目立ったピークの発
生は見られず、また高い温度の場合にはイオン打ち込み
直後に見られたピークが消失する方向で再分布する。特
に７５０℃〜９００℃の温度範囲で、１０分〜１時間程
度の熱処理を行なった場合に顕著に現われる。
程度の範囲で熱処理を行なった場合に見られるもので、
この範囲よりも低い温度の場合には目立ったピークの発
生は見られず、また高い温度の場合にはイオン打ち込み
直後に見られたピークが消失する方向で再分布する。特
に７５０℃〜９００℃の温度範囲で、１０分〜１時間程
度の熱処理を行なった場合に顕著に現われる。
【００４０】ＢＢｒイオンを用いる場合で２００ｋｅＶ
〜３００ｋｅＶ、ＢＦ２或はＢＣｌイオンを用いる場合
で１００ｋｅＶ〜１８０ｋｅＶの範囲でＰ型層１０４形
成のためのイオン打ち込みを行なうことで、０．５〜
０．６（Ｖ）と比較的低い閾値電圧のままで、短チャネ
ル効果を抑制することができた。また、この範囲の打ち
込みエネルギーを用いた場合には、Ｐ型層を設けること
によるソース・ドレインとＰウェルの接合容量の増加も
殆ど見られない。
〜３００ｋｅＶ、ＢＦ２或はＢＣｌイオンを用いる場合
で１００ｋｅＶ〜１８０ｋｅＶの範囲でＰ型層１０４形
成のためのイオン打ち込みを行なうことで、０．５〜
０．６（Ｖ）と比較的低い閾値電圧のままで、短チャネ
ル効果を抑制することができた。また、この範囲の打ち
込みエネルギーを用いた場合には、Ｐ型層を設けること
によるソース・ドレインとＰウェルの接合容量の増加も
殆ど見られない。
【００４１】更に上記のプロセスでは、最終的な熱処理
としてランプアニールを行なっている。この工程は特に
行なわなくても、上記の様なＰ型層１０４の不純物の再
分布の効果を得ることは可能であり、トランジスタとし
て必要な特性を得ることはできる。しかしこの工程を追
加することで、トランジスタの駆動能力が向上するとと
もに、Ｐ型層１０４による短チャネル効果の抑制の効果
をより高めることができる。
としてランプアニールを行なっている。この工程は特に
行なわなくても、上記の様なＰ型層１０４の不純物の再
分布の効果を得ることは可能であり、トランジスタとし
て必要な特性を得ることはできる。しかしこの工程を追
加することで、トランジスタの駆動能力が向上するとと
もに、Ｐ型層１０４による短チャネル効果の抑制の効果
をより高めることができる。
【００４２】図４にランプアニールを行なった場合のＰ
型層１０４のボロンの分布の変化のイメージを示す。同
図中、４０２は層間絶縁膜を平坦化するための熱処理を
行なった直後のボロンの分布を、４０３はランプアニー
ル後のボロンの分布を、ＳＩＭＳによる測定結果等を参
考に模式的に示したものである。それまでの熱処理によ
って形成されたボロンの分布の鋭いピークが幾分広がる
が、チャネル表面近傍のボロンの分布は殆ど変化しな
い。このため、Ｐ型層１０４の不純物分布はよりパンチ
スル−防止に有効な形となる。
型層１０４のボロンの分布の変化のイメージを示す。同
図中、４０２は層間絶縁膜を平坦化するための熱処理を
行なった直後のボロンの分布を、４０３はランプアニー
ル後のボロンの分布を、ＳＩＭＳによる測定結果等を参
考に模式的に示したものである。それまでの熱処理によ
って形成されたボロンの分布の鋭いピークが幾分広がる
が、チャネル表面近傍のボロンの分布は殆ど変化しな
い。このため、Ｐ型層１０４の不純物分布はよりパンチ
スル−防止に有効な形となる。
【００４３】この様な形でのＰ型層内でのボロンの再分
布は、９５０℃以上で数秒〜１分程度の短時間の熱処理
を行なった場合に見られるものである。上記の条件でト
ランジスタを作製した場合に於ては、１０４０℃〜１１
００℃の温度で１０〜３０秒程度の範囲で行なうのが特
に有効であった。
布は、９５０℃以上で数秒〜１分程度の短時間の熱処理
を行なった場合に見られるものである。上記の条件でト
ランジスタを作製した場合に於ては、１０４０℃〜１１
００℃の温度で１０〜３０秒程度の範囲で行なうのが特
に有効であった。
【００４４】
【発明の効果】以上説明した様に本発明によれば、チャ
ネル領域の縦方向の不純物分布有効に制御することが可
能となり、短チャネル効果を抑制しながらより低い閾値
電圧を有するトランジスタを作製できる様になった。
ネル領域の縦方向の不純物分布有効に制御することが可
能となり、短チャネル効果を抑制しながらより低い閾値
電圧を有するトランジスタを作製できる様になった。
【図１】本発明の実施例に於ける半導体装置の製造工程
の一例示す工程断面図である。
の一例示す工程断面図である。
【図２】従来の工程に於けるＰ型層の不純物分布を表わ
す図である。
す図である。
【図３】本発明の実施例に於けるＰ型層の不純物分布を
表わす図である。
表わす図である。
【図４】本発明の実施例に於けるＰ型層の不純物分布を
表わす図である。
表わす図である。
１０１ ・・・ Ｐ型ウェル １０２ ・・・ 素子分離領域 １０３ ・・・ ゲート絶縁膜 １０４ ・・・ Ｐ型層 １０５ ・・・ ゲート電極 １０６ ・・・ ＬＤＤ領域 １０７ ・・・ サイドウォール １０８ ・・・ ソース・ドレイン領域 １０９ ・・・ 層間絶縁膜 １１０ ・・・ 配線層 ２０１、３０１ ・・・ イオン打ち込み直後のボロン
の分布 ２０２、３０２、４０２ ・・・ 熱処理後のボロンの
分布 ４０３ ・・・ ランプアニール後のボロンの分布
の分布 ２０２、３０２、４０２ ・・・ 熱処理後のボロンの
分布 ４０３ ・・・ ランプアニール後のボロンの分布
Claims (9)
- 【請求項１】チャネル領域の基板にイオン打ち込み法に
より形成したＰ型層を有し、Ｎ型の導電性を有する絶縁
ゲート型半導体装置に於て、上記チャネル領域の基板に
設けたＰ型層の濃度分布のピークの広がりの標準偏差が
０．０４μｍ以下であることを特徴とする半導体装置。 - 【請求項２】チャネル領域の基板側にＰ型層を有し、Ｎ
型の導電性を有する絶縁ゲート型の半導体装置の製造方
法に於いて、前記Ｐ型層を少なくともＢＦ２イオン、Ｂ
Ｃｌイオン或はＢＢｒイオンの打ち込みを行うことによ
り形成したことを特徴とする半導体装置の製造方法。 - 【請求項３】チャネル領域の基板側にＰ型層を有し、Ｎ
型の導電性を有する絶縁ゲート型の半導体装置の製造方
法に於いて、前記Ｐ型層をＢイオン、ＢＦ２イオン、Ｂ
Ｃｌイオン或はＢＢｒイオン打ち込みにより形成する際
に、その工程の前或は後に、Ｆイオン、Ｃｌイオン或は
Ｂｒイオン打ち込みを行うことを特徴とする半導体装置
の製造方法。 - 【請求項４】チャネル領域の基板側にＰ型層を有し、Ｎ
型の導電性を有する絶縁ゲート型の半導体装置の製造方
法に於いて、前記Ｐ型層を形成するためのイオン打ち込
み工程が終了した後、６００℃〜９５０℃の熱処理を１
０分以上行ったことを特徴とする請求項２或は請求項３
記載の半導体装置の製造方法。 - 【請求項５】チャンネル領域の基盤側にＰ型層を有し、
Ｎ型の導電性を有する絶縁ゲート型の半導体装置の製造
方法に於て、前記Ｐ型層を形成するためのイオン打ち込
み工程が終了した後、７５０℃〜９００℃の熱処理を１
０分以上行なったことを特徴とする請求項２或は請求項
３記載の半導体装置の製造方法。 - 【請求項６】チャンネル領域の基盤側にＰ型層を有し、
Ｎ型の導電性を有する絶縁ゲート型の半導体装置の製造
方法に於て、前記Ｐ型層を形成するためのイオン打ち込
み工程が終了した後、６００℃〜９５０℃の熱処理を１
０分以上行なった後、９５０℃以上の温度で短時間の熱
処理を行なうことを特徴とする請求項４記載の半導体装
置の製造方法。 - 【請求項７】チャンネル領域の基盤側にＰ型層を有し、
Ｎ型の導電性を有する絶縁ゲート型の半導体装置の製造
方法に於て、前記Ｐ型層を形成するためのイオン打ち込
み工程が終了した後、７５０℃〜９００℃の熱処理を１
０分以上行なった後、９５０℃以上の温度で短時間の熱
処理を行なうことを特徴とする請求項５記載の半導体装
置の製造方法。 - 【請求項８】チャンネル領域の基盤側にＰ型層を有し、
Ｎ型の導電性を有する絶縁ゲート型の半導体装置の製造
方法に於て、前記Ｐ型層を形成するためのイオン打ち込
み工程が終了した後、６００℃〜９５０℃の熱処理を１
０分以上行なった後、１０４０℃〜１１００℃の温度で
短時間の熱処理を行なうことを特徴とする請求項４記載
の半導体装置の製造方法。 - 【請求項９】チャンネル領域の基盤側にＰ型層を有し、
Ｎ型の導電性を有する絶縁ゲート型の半導体装置の製造
方法に於て、前記Ｐ型層を形成するためのイオン打ち込
み工程が終了した後、７５０℃〜９００℃の熱処理を１
０分以上行なった後、１０４０℃〜１１００℃の温度で
短時間の熱処理を行なうことを特徴とする請求項５記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14609694A JPH0818048A (ja) | 1994-06-28 | 1994-06-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14609694A JPH0818048A (ja) | 1994-06-28 | 1994-06-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818048A true JPH0818048A (ja) | 1996-01-19 |
Family
ID=15400054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14609694A Pending JPH0818048A (ja) | 1994-06-28 | 1994-06-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004523095A (ja) * | 2000-03-31 | 2004-07-29 | ゼネラル セミコンダクター，インク． | 低い閾値電圧を有するトレンチ二重拡散金属酸化膜半導体の製造方法 |
-
1994
- 1994-06-28 JP JP14609694A patent/JPH0818048A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004523095A (ja) * | 2000-03-31 | 2004-07-29 | ゼネラル セミコンダクター，インク． | 低い閾値電圧を有するトレンチ二重拡散金属酸化膜半導体の製造方法 |
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