JPH0818048A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0818048A JPH0818048A JP14609694A JP14609694A JPH0818048A JP H0818048 A JPH0818048 A JP H0818048A JP 14609694 A JP14609694 A JP 14609694A JP 14609694 A JP14609694 A JP 14609694A JP H0818048 A JPH0818048 A JP H0818048A
- Authority
- JP
- Japan
- Prior art keywords
- type layer
- heat treatment
- semiconductor device
- ion implantation
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】MOSトランジスタのチャネル領域の縦方向の
不純物分布を制御し、埋め込み層を形成することによる
閾値電圧の上昇を押え、より低い閾値電圧で短チャネル
効果を抑制できるトランジスタを実現する。 【構成】チャネル表面領域の不純物分布と埋め込み層の
不純物分布を個別に制御できる様にする。短チャネル効
果抑制のための埋め込み層を、BF2イオン、BClイ
オン、BBrイオン打ち込みと、熱処理による再分布の
効果により、より有効な分布を持つ様に形成する。具体
的には、チャネル領域の基板側に設けたP型層をBF2
イオン、BClイオン或はBBrイオンの打ち込みによ
り形成する。またその工程の前或は後に、Fイオン、C
lイオン或はBrイオン打ち込みを行う。更にイオン打
ち込み終了後、600℃〜950℃の熱処理を10分以
上行う。また上記熱処理後950℃以上の温度で短時間
の熱処理を行う。等。
不純物分布を制御し、埋め込み層を形成することによる
閾値電圧の上昇を押え、より低い閾値電圧で短チャネル
効果を抑制できるトランジスタを実現する。 【構成】チャネル表面領域の不純物分布と埋め込み層の
不純物分布を個別に制御できる様にする。短チャネル効
果抑制のための埋め込み層を、BF2イオン、BClイ
オン、BBrイオン打ち込みと、熱処理による再分布の
効果により、より有効な分布を持つ様に形成する。具体
的には、チャネル領域の基板側に設けたP型層をBF2
イオン、BClイオン或はBBrイオンの打ち込みによ
り形成する。またその工程の前或は後に、Fイオン、C
lイオン或はBrイオン打ち込みを行う。更にイオン打
ち込み終了後、600℃〜950℃の熱処理を10分以
上行う。また上記熱処理後950℃以上の温度で短時間
の熱処理を行う。等。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特にMOSトランジスタのチャネル領
域の不純物分布に関する。
造方法に係わり、特にMOSトランジスタのチャネル領
域の不純物分布に関する。
【0002】
【従来の技術】0.5μm以降のトランジスタを実現し
て行くためには、短チャネル効果の抑制が課題となる。
単にチャネル領域の不純物濃度を上げて短チャネル効果
を抑制しようとした場合、閾値電圧が高くなり、また駆
動能力も低下するため、実用的なトランジスタを実現す
ることは難しい。
て行くためには、短チャネル効果の抑制が課題となる。
単にチャネル領域の不純物濃度を上げて短チャネル効果
を抑制しようとした場合、閾値電圧が高くなり、また駆
動能力も低下するため、実用的なトランジスタを実現す
ることは難しい。
【0003】この様なトランジスタ特性に対する要求を
満たしつつ、短チャネル効果を抑制する手段として、チ
ャネル領域で縦方向に不純物の濃度分布を設けることが
提案されている。例えば第21回 固体素子・材料コン
ファレンス(1989)のP.121等に見られる様に
チャネル領域の下側にステップ状にパンチスルーを防止
するためのP型層を形成すると、トランジスタの閾値電
圧を上げること無くパンチスルーを抑制することが可能
となる。更にチャネル領域とチャネル領域の下側のP型
層の不純物濃度を個別に制御することで、様々な要求に
応じたトランジスタの特性を実現することが可能とな
る。
満たしつつ、短チャネル効果を抑制する手段として、チ
ャネル領域で縦方向に不純物の濃度分布を設けることが
提案されている。例えば第21回 固体素子・材料コン
ファレンス(1989)のP.121等に見られる様に
チャネル領域の下側にステップ状にパンチスルーを防止
するためのP型層を形成すると、トランジスタの閾値電
圧を上げること無くパンチスルーを抑制することが可能
となる。更にチャネル領域とチャネル領域の下側のP型
層の不純物濃度を個別に制御することで、様々な要求に
応じたトランジスタの特性を実現することが可能とな
る。
【0004】
【発明が解決しようとする課題】しかし、実際にトラン
ジスタを作製するプロセスに於いて、上述した様な理想
的なパンチスルーストッパとしてのP型層を形成するこ
とは困難である。
ジスタを作製するプロセスに於いて、上述した様な理想
的なパンチスルーストッパとしてのP型層を形成するこ
とは困難である。
【0005】通常、不純物分布の導入に用いられるイオ
ン打ち込みにより形成しようとした場合、イオン打ち込
み直後の不純物分布でもかなりの広がりを持っている。
例えば50keV程度のBのイオン打ち込みによってそ
の様なP型層を形成しようとした場合には、0.050
4μmの標準偏差を持つことが知られている。この広が
りは、濃度のピークとなる0.1608μmに対して決
して小さな値では無く、チャネル領域近傍の不純物濃度
も影響を受ける。
ン打ち込みにより形成しようとした場合、イオン打ち込
み直後の不純物分布でもかなりの広がりを持っている。
例えば50keV程度のBのイオン打ち込みによってそ
の様なP型層を形成しようとした場合には、0.050
4μmの標準偏差を持つことが知られている。この広が
りは、濃度のピークとなる0.1608μmに対して決
して小さな値では無く、チャネル領域近傍の不純物濃度
も影響を受ける。
【0006】更に通常のプロセスに於いては、ゲート電
極への不純物の導入、ゲート電極加工後の酸化、ドレイ
ン領域に導入した不純物の活性化、層間絶縁膜の平坦化
等の工程等の熱処理工程を受けるため、かなり広がった
分布となってしまう。
極への不純物の導入、ゲート電極加工後の酸化、ドレイ
ン領域に導入した不純物の活性化、層間絶縁膜の平坦化
等の工程等の熱処理工程を受けるため、かなり広がった
分布となってしまう。
【0007】図2にその様なトランジスタの形成工程に
於ける不純物の分布の変化のイメージを示す。同図中2
01はイオン打ち込み直後の分布を、202は最終的な
熱処理工程である層間絶縁膜を平坦化するための熱処理
を行なった後のボロンの分布をSIMSの測定結果等を
参考に模式的に示したものである。イオン打ち込み直後
のピークが、基板の表面方向及び基板内部の方向にかな
り広がることがわかる。このため、パンチスルー防止の
ために導入したP型層のピーク濃度とチャネル領域の表
面濃度を個別に制御することができないばかりで無く、
チャネル表面とP型層との間にある程度の不純物濃度の
差を設けることすら容易ではない。
於ける不純物の分布の変化のイメージを示す。同図中2
01はイオン打ち込み直後の分布を、202は最終的な
熱処理工程である層間絶縁膜を平坦化するための熱処理
を行なった後のボロンの分布をSIMSの測定結果等を
参考に模式的に示したものである。イオン打ち込み直後
のピークが、基板の表面方向及び基板内部の方向にかな
り広がることがわかる。このため、パンチスルー防止の
ために導入したP型層のピーク濃度とチャネル領域の表
面濃度を個別に制御することができないばかりで無く、
チャネル表面とP型層との間にある程度の不純物濃度の
差を設けることすら容易ではない。
【0008】また、上述した熱処理をある程度抑制した
場合に於いても、イオン打ち込みにより導入した不純物
は同時に導入された点欠陥に起因する初期増速拡散を起
こすことが知られているため、縦方向に急峻な不純物分
布を得ることは困難である。
場合に於いても、イオン打ち込みにより導入した不純物
は同時に導入された点欠陥に起因する初期増速拡散を起
こすことが知られているため、縦方向に急峻な不純物分
布を得ることは困難である。
【0009】上述した様な理由により、通常のイオン打
ち込みを用いた工程でチャネル領域の基板側にP型層を
設け、短チャネル効果を抑制しようとした場合、チャネ
ル表面近傍での不純物濃度が増加し、閾値電圧が高くま
た駆動能力の低いトランジスタしか得られない。
ち込みを用いた工程でチャネル領域の基板側にP型層を
設け、短チャネル効果を抑制しようとした場合、チャネ
ル表面近傍での不純物濃度が増加し、閾値電圧が高くま
た駆動能力の低いトランジスタしか得られない。
【0010】そこで本発明はこの様な課題を解決するた
めのもので、チャネル領域の縦方向の不純物分布を制御
し、短チャネル効果を抑制しながら、より低い閾値電圧
を有すトランジスタを実現するものである。
めのもので、チャネル領域の縦方向の不純物分布を制御
し、短チャネル効果を抑制しながら、より低い閾値電圧
を有すトランジスタを実現するものである。
【0011】
【課題を解決するための手段】上述した様な課題を解決
するために、本発明の半導体装置は、チャネル領域の基
板に設けたP型層の濃度分布のピークの広がりの標準偏
差が0.04μm以下であることを特徴とする。
するために、本発明の半導体装置は、チャネル領域の基
板に設けたP型層の濃度分布のピークの広がりの標準偏
差が0.04μm以下であることを特徴とする。
【0012】また、本発明の半導体装置の製造方法は、 (1)チャネル領域の基板側に設けたP型層を少なくと
もBF2イオン、BClイオン或はBBrイオンの打ち
込みを行うことにより形成したことを特徴とする。
もBF2イオン、BClイオン或はBBrイオンの打ち
込みを行うことにより形成したことを特徴とする。
【0013】(2)チャネル領域の基板側に設けたP型
層をBイオン、BF2イオン、BClイオン或はBBr
イオン打ち込みにり形成する際に、その工程の前或は後
に、Fイオン、Clイオン或はBrイオン打ち込みを行
うことを特徴とする。
層をBイオン、BF2イオン、BClイオン或はBBr
イオン打ち込みにり形成する際に、その工程の前或は後
に、Fイオン、Clイオン或はBrイオン打ち込みを行
うことを特徴とする。
【0014】(3)チャネル領域の基板側に設けたP型
層を形成するためのイオン打ち込み工程が終了した後、
600℃〜950℃の熱処理を10分以上行ったことを
特徴とする。
層を形成するためのイオン打ち込み工程が終了した後、
600℃〜950℃の熱処理を10分以上行ったことを
特徴とする。
【0015】(4)チャンネル領域の基盤側にP型層を
有し、N型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記P型層を形成するためのイオン
打ち込み工程が終了した後、750℃〜900℃の熱処
理を10分以上行なったことを特徴とする。
有し、N型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記P型層を形成するためのイオン
打ち込み工程が終了した後、750℃〜900℃の熱処
理を10分以上行なったことを特徴とする。
【0016】(5)チャネル領域の基板側にP型層を有
し、N型の導電性を有する絶縁ゲート型の半導体装置の
製造方法に於いて、前記P型層を形成するためのイオン
打ち込み工程が終了した後、600℃〜950℃の熱処
理を10分以上行った後、950℃以上の温度で短時間
の熱処理を行うことを特徴とする。
し、N型の導電性を有する絶縁ゲート型の半導体装置の
製造方法に於いて、前記P型層を形成するためのイオン
打ち込み工程が終了した後、600℃〜950℃の熱処
理を10分以上行った後、950℃以上の温度で短時間
の熱処理を行うことを特徴とする。
【0017】(6)チャンネル領域の基盤側にP型層を
有し、N型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記P型層を形成するためのイオン
打ち込み工程が終了した後、750℃〜900℃の熱処
理を10分以上行なった後、950℃以上の温度で短時
間の熱処理を行なうことを特徴とする。
有し、N型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記P型層を形成するためのイオン
打ち込み工程が終了した後、750℃〜900℃の熱処
理を10分以上行なった後、950℃以上の温度で短時
間の熱処理を行なうことを特徴とする。
【0018】(7)チャンネル領域の基盤側にP型層を
有し、N型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記P型層を形成するためのイオン
打ち込み工程が終了した後、600℃〜950℃の熱処
理を10分以上行なった後、1040℃〜1100℃の
温度で短時間の熱処理を行なうことを特徴とする。
有し、N型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記P型層を形成するためのイオン
打ち込み工程が終了した後、600℃〜950℃の熱処
理を10分以上行なった後、1040℃〜1100℃の
温度で短時間の熱処理を行なうことを特徴とする。
【0019】(8)チャンネル領域の基盤側にP型層を
有し、N型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記P型層を形成するためのイオン
打ち込み工程が終了した後、750℃〜900℃の熱処
理を10分以上行なった後、1040℃〜1100℃の
温度で短時間の熱処理を行なうことを特徴とする。
有し、N型の導電性を有する絶縁ゲート型の半導体装置
の製造方法に於て、前記P型層を形成するためのイオン
打ち込み工程が終了した後、750℃〜900℃の熱処
理を10分以上行なった後、1040℃〜1100℃の
温度で短時間の熱処理を行なうことを特徴とする。
【0020】
【実施例】図1は、本発明の実施例における半導体装置
の製造方法の一例を示す工程断面図である。
の製造方法の一例を示す工程断面図である。
【0021】図1(a)は、イオン打ち込みによりトラ
ンジスタのチャネル領域の基板側にP型層を形成する工
程を示したものである。
ンジスタのチャネル領域の基板側にP型層を形成する工
程を示したものである。
【0022】まず、P型の単結晶シリコン基板上にP型
のウェル101を形成した後、LOCOS法を用いた通
常の素子分離工程に従い素子分離領域102を形成し、
更にこの基板を900℃の酸素雰囲気中で表面酸化し、
基板表面にゲート酸化膜103を形成する。
のウェル101を形成した後、LOCOS法を用いた通
常の素子分離工程に従い素子分離領域102を形成し、
更にこの基板を900℃の酸素雰囲気中で表面酸化し、
基板表面にゲート酸化膜103を形成する。
【0023】次にBBrイオンを加速エネルギー250
keVで、ドーズ量2E12(個/cm2)打ち込むこ
とによりチャネル領域の下側にP型の埋め込み層104
を形成する。この工程に於て、作製するトランジスタの
閾値電圧を制御するために、チェネルの表面付近にイオ
ン打ち込みにより、不純物の導入を行なっても良い。
keVで、ドーズ量2E12(個/cm2)打ち込むこ
とによりチャネル領域の下側にP型の埋め込み層104
を形成する。この工程に於て、作製するトランジスタの
閾値電圧を制御するために、チェネルの表面付近にイオ
ン打ち込みにより、不純物の導入を行なっても良い。
【0024】図1(b)は、LDD(ライトリー ドー
プト ドレイン)領域を形成するためのイオン打ち込み
を行う工程を示したものである。
プト ドレイン)領域を形成するためのイオン打ち込み
を行う工程を示したものである。
【0025】P型層104を形成後、まず、ゲート電極
105を形成する。ゲート電極105は多結晶シリコン
層及びタングステンシリサイド層により形成されてお
り、各々原料ガスとしてシラン(SiH4)を用いた減
圧CVD法及び、スパッタ法により成膜している。これ
らの層にフォトリソグラフィー及びエッチング工程によ
りパターンを形成した後、900℃の酸素雰囲気中で表
面酸化し、ゲート電極層の安定化を図る。
105を形成する。ゲート電極105は多結晶シリコン
層及びタングステンシリサイド層により形成されてお
り、各々原料ガスとしてシラン(SiH4)を用いた減
圧CVD法及び、スパッタ法により成膜している。これ
らの層にフォトリソグラフィー及びエッチング工程によ
りパターンを形成した後、900℃の酸素雰囲気中で表
面酸化し、ゲート電極層の安定化を図る。
【0026】次にPイオンを加速エネルギー40keV
で、ドーズ量4E13(個/cm2)打ち込むことによ
り、トランジスタのLDD領域106を形成する。
で、ドーズ量4E13(個/cm2)打ち込むことによ
り、トランジスタのLDD領域106を形成する。
【0027】図1(c)は、トランジスタのソース・ド
レイン領域を形成するためのイオン打ち込みを行なう工
程を示したものである。
レイン領域を形成するためのイオン打ち込みを行なう工
程を示したものである。
【0028】LDD領域を形成後、サイドウォール10
7を形成する。サイドウォール107は、原料ガスとし
てシラン及び酸素を用いた減圧CVD法でシリコン酸化
膜を約2500Å成膜した後、この層を平行平板型のド
ライエッチング装置で非等方性エッチングを行なうこと
により形成する。
7を形成する。サイドウォール107は、原料ガスとし
てシラン及び酸素を用いた減圧CVD法でシリコン酸化
膜を約2500Å成膜した後、この層を平行平板型のド
ライエッチング装置で非等方性エッチングを行なうこと
により形成する。
【0029】次にAsイオンを加速エネルギー60ke
Vで、ドーズ量2E15(個/cm2)打ち込むことに
よりソース・ドレイン領域108を形成する。
Vで、ドーズ量2E15(個/cm2)打ち込むことに
よりソース・ドレイン領域108を形成する。
【0030】図1(d)は、トランジスタの完成した状
態を示したものである。
態を示したものである。
【0031】ソース・ドレイン領域形成後、層間絶縁膜
109を形成する。層間絶縁膜109は、酸化シリコン
層及びBPSG層により構成さており、各々膜厚が約1
500Å及び4000Åである。前者は原料ガスとして
シラン及び亜酸化窒素を用いた減圧CDVにより、基板
温度780℃で成膜したものであり、後者はTEOS
(テトラエチルオルソシリケイト:Si(OC2H5)
4)、TMP(トリメチルフォスフェイト:PO(OC
H3)3)、TMB(トリメチルボレイト:B(OCH
3)3)及び酸素を原料ガスとしてプラズマCVD法に
より成膜したものである。
109を形成する。層間絶縁膜109は、酸化シリコン
層及びBPSG層により構成さており、各々膜厚が約1
500Å及び4000Åである。前者は原料ガスとして
シラン及び亜酸化窒素を用いた減圧CDVにより、基板
温度780℃で成膜したものであり、後者はTEOS
(テトラエチルオルソシリケイト:Si(OC2H5)
4)、TMP(トリメチルフォスフェイト:PO(OC
H3)3)、TMB(トリメチルボレイト:B(OCH
3)3)及び酸素を原料ガスとしてプラズマCVD法に
より成膜したものである。
【0032】次に層間絶縁膜109を平坦化するため
に、窒素雰囲気中で850℃、30分の熱処理を行な
う。この工程は単体のトランジスタを作製するためには
特に必要のないものであるが、実際のICの作製、特に
配線層を形成するために欠かせないものである。
に、窒素雰囲気中で850℃、30分の熱処理を行な
う。この工程は単体のトランジスタを作製するためには
特に必要のないものであるが、実際のICの作製、特に
配線層を形成するために欠かせないものである。
【0033】更に1080℃で15秒のランプアニール
を行なう。この工程は、図1(a)で形成したP型層1
04の不純物分布を改善するとともにソース・ドレイン
領域に導入した不純物の活性化を図るためのものであ
る。
を行なう。この工程は、図1(a)で形成したP型層1
04の不純物分布を改善するとともにソース・ドレイン
領域に導入した不純物の活性化を図るためのものであ
る。
【0034】層間絶縁膜109にコンタクトホールを形
成し、アルミニウムに配線層110を形成することによ
りトランジスタを完成する。
成し、アルミニウムに配線層110を形成することによ
りトランジスタを完成する。
【0035】上記のプロセスを用いてトランジスタを作
製した場合の、P型層104の不純物分布イメージを図
3に示す。同図中301は図1(a)に示したイオン打
ち込み直後のボロン(B)の分布を、302は熱処理を
行なった後のボロンの分布を、SIMSの測定結果等を
参考に模式的に示したものである。ここで言う熱処理
は、図1(a)で示したイオン打ち込み後に行なった全
ての熱処理の工程、ゲート電極105の酸化工程、サイ
ドウォール107の成膜工程、層間絶縁膜109の成膜
工程及び平坦化のための熱処理工程等を含むものであ
る。
製した場合の、P型層104の不純物分布イメージを図
3に示す。同図中301は図1(a)に示したイオン打
ち込み直後のボロン(B)の分布を、302は熱処理を
行なった後のボロンの分布を、SIMSの測定結果等を
参考に模式的に示したものである。ここで言う熱処理
は、図1(a)で示したイオン打ち込み後に行なった全
ての熱処理の工程、ゲート電極105の酸化工程、サイ
ドウォール107の成膜工程、層間絶縁膜109の成膜
工程及び平坦化のための熱処理工程等を含むものであ
る。
【0036】イオン打ち込み後熱処理を行なうことで、
イオン打ち込みの直後の分布のピークの近傍により鋭い
分布のピークが現れ、その周辺の不純物の濃度は打ち込
み直後よりも若干減少する様な形で再分布する。また、
イオン打ち込み直後の分布のピークよりも約0.1μm
以上離れた領域では若干濃度の高い領域が広がる様な形
で再分布する。このため、ボロンの分布はイオン打ち込
み直後よりも広がりが小さく(標準偏差が小さく)なっ
た様な分布となる。イオン打ち込み条件や熱処理条件を
適当に選ぶことで、0.1〜0.2μmの深さに濃度の
ピークが位置する様にP型層104を形成しようとする
場合で、そのばらつきをイオン打ち込み直後の分布の広
がり(標準偏差として0.05μm程度)よりも小さく
(準偏差として0.04μm以下)とすることが可能で
ある。よって、チャネル領域の表面近傍での不純物濃度
をより低く、またP型層104中のピークの近傍での不
純物の濃度をより高く制御することが可能で、P型層と
してより理想に近い不純物分布を得ることができる。
イオン打ち込みの直後の分布のピークの近傍により鋭い
分布のピークが現れ、その周辺の不純物の濃度は打ち込
み直後よりも若干減少する様な形で再分布する。また、
イオン打ち込み直後の分布のピークよりも約0.1μm
以上離れた領域では若干濃度の高い領域が広がる様な形
で再分布する。このため、ボロンの分布はイオン打ち込
み直後よりも広がりが小さく(標準偏差が小さく)なっ
た様な分布となる。イオン打ち込み条件や熱処理条件を
適当に選ぶことで、0.1〜0.2μmの深さに濃度の
ピークが位置する様にP型層104を形成しようとする
場合で、そのばらつきをイオン打ち込み直後の分布の広
がり(標準偏差として0.05μm程度)よりも小さく
(準偏差として0.04μm以下)とすることが可能で
ある。よって、チャネル領域の表面近傍での不純物濃度
をより低く、またP型層104中のピークの近傍での不
純物の濃度をより高く制御することが可能で、P型層と
してより理想に近い不純物分布を得ることができる。
【0037】この様な形での不純物ボロンの再分布は、
イオン打ち込み時にBBrイオン、BClイオン、BF
2イオンを用いた場合、或はボロンイオンの打ち込みと
は別にBrイオン、Clイオン、Fイオンの打ち込みを
行なった場合に見られる。
イオン打ち込み時にBBrイオン、BClイオン、BF
2イオンを用いた場合、或はボロンイオンの打ち込みと
は別にBrイオン、Clイオン、Fイオンの打ち込みを
行なった場合に見られる。
【0038】打ち込みイオンとしてBBrイオンを用い
た場合に最も顕著にこの現象がみられ、ドーズ量が約1
E12(個/cm2)以上でかなりの効果が見られる様
になる。BClイオン或はBF2イオンを用いた場合に
は、通常P型層104の形成に用いられるドース量であ
る3〜5E12(個/cm2)では十分な効果が得られ
ないこともある。その様な場合には別にBrイオン、C
lイオン、Fイオン等を打ち込むことで、この様な再分
布の効果を高めることが可能である。その場合のBrイ
オン、Clイオン、Fイオン等の打ち込は、導入したボ
ロンの分布のピークの近傍或はピークよりも基板側に分
布のピークを持つ様な条件で行うと効果的である。尚、
この様なBrイオン、Clイオン、Fイオンを別に打ち
込む効果は、P型層104をボロンイオンの打ち込みに
より形成した場合でも有効である。
た場合に最も顕著にこの現象がみられ、ドーズ量が約1
E12(個/cm2)以上でかなりの効果が見られる様
になる。BClイオン或はBF2イオンを用いた場合に
は、通常P型層104の形成に用いられるドース量であ
る3〜5E12(個/cm2)では十分な効果が得られ
ないこともある。その様な場合には別にBrイオン、C
lイオン、Fイオン等を打ち込むことで、この様な再分
布の効果を高めることが可能である。その場合のBrイ
オン、Clイオン、Fイオン等の打ち込は、導入したボ
ロンの分布のピークの近傍或はピークよりも基板側に分
布のピークを持つ様な条件で行うと効果的である。尚、
この様なBrイオン、Clイオン、Fイオンを別に打ち
込む効果は、P型層104をボロンイオンの打ち込みに
より形成した場合でも有効である。
【0039】また、この様な現象は、600〜950℃
程度の範囲で熱処理を行なった場合に見られるもので、
この範囲よりも低い温度の場合には目立ったピークの発
生は見られず、また高い温度の場合にはイオン打ち込み
直後に見られたピークが消失する方向で再分布する。特
に750℃〜900℃の温度範囲で、10分〜1時間程
度の熱処理を行なった場合に顕著に現われる。
程度の範囲で熱処理を行なった場合に見られるもので、
この範囲よりも低い温度の場合には目立ったピークの発
生は見られず、また高い温度の場合にはイオン打ち込み
直後に見られたピークが消失する方向で再分布する。特
に750℃〜900℃の温度範囲で、10分〜1時間程
度の熱処理を行なった場合に顕著に現われる。
【0040】BBrイオンを用いる場合で200keV
〜300keV、BF2或はBClイオンを用いる場合
で100keV〜180keVの範囲でP型層104形
成のためのイオン打ち込みを行なうことで、0.5〜
0.6(V)と比較的低い閾値電圧のままで、短チャネ
ル効果を抑制することができた。また、この範囲の打ち
込みエネルギーを用いた場合には、P型層を設けること
によるソース・ドレインとPウェルの接合容量の増加も
殆ど見られない。
〜300keV、BF2或はBClイオンを用いる場合
で100keV〜180keVの範囲でP型層104形
成のためのイオン打ち込みを行なうことで、0.5〜
0.6(V)と比較的低い閾値電圧のままで、短チャネ
ル効果を抑制することができた。また、この範囲の打ち
込みエネルギーを用いた場合には、P型層を設けること
によるソース・ドレインとPウェルの接合容量の増加も
殆ど見られない。
【0041】更に上記のプロセスでは、最終的な熱処理
としてランプアニールを行なっている。この工程は特に
行なわなくても、上記の様なP型層104の不純物の再
分布の効果を得ることは可能であり、トランジスタとし
て必要な特性を得ることはできる。しかしこの工程を追
加することで、トランジスタの駆動能力が向上するとと
もに、P型層104による短チャネル効果の抑制の効果
をより高めることができる。
としてランプアニールを行なっている。この工程は特に
行なわなくても、上記の様なP型層104の不純物の再
分布の効果を得ることは可能であり、トランジスタとし
て必要な特性を得ることはできる。しかしこの工程を追
加することで、トランジスタの駆動能力が向上するとと
もに、P型層104による短チャネル効果の抑制の効果
をより高めることができる。
【0042】図4にランプアニールを行なった場合のP
型層104のボロンの分布の変化のイメージを示す。同
図中、402は層間絶縁膜を平坦化するための熱処理を
行なった直後のボロンの分布を、403はランプアニー
ル後のボロンの分布を、SIMSによる測定結果等を参
考に模式的に示したものである。それまでの熱処理によ
って形成されたボロンの分布の鋭いピークが幾分広がる
が、チャネル表面近傍のボロンの分布は殆ど変化しな
い。このため、P型層104の不純物分布はよりパンチ
スル−防止に有効な形となる。
型層104のボロンの分布の変化のイメージを示す。同
図中、402は層間絶縁膜を平坦化するための熱処理を
行なった直後のボロンの分布を、403はランプアニー
ル後のボロンの分布を、SIMSによる測定結果等を参
考に模式的に示したものである。それまでの熱処理によ
って形成されたボロンの分布の鋭いピークが幾分広がる
が、チャネル表面近傍のボロンの分布は殆ど変化しな
い。このため、P型層104の不純物分布はよりパンチ
スル−防止に有効な形となる。
【0043】この様な形でのP型層内でのボロンの再分
布は、950℃以上で数秒〜1分程度の短時間の熱処理
を行なった場合に見られるものである。上記の条件でト
ランジスタを作製した場合に於ては、1040℃〜11
00℃の温度で10〜30秒程度の範囲で行なうのが特
に有効であった。
布は、950℃以上で数秒〜1分程度の短時間の熱処理
を行なった場合に見られるものである。上記の条件でト
ランジスタを作製した場合に於ては、1040℃〜11
00℃の温度で10〜30秒程度の範囲で行なうのが特
に有効であった。
【0044】
【発明の効果】以上説明した様に本発明によれば、チャ
ネル領域の縦方向の不純物分布有効に制御することが可
能となり、短チャネル効果を抑制しながらより低い閾値
電圧を有するトランジスタを作製できる様になった。
ネル領域の縦方向の不純物分布有効に制御することが可
能となり、短チャネル効果を抑制しながらより低い閾値
電圧を有するトランジスタを作製できる様になった。
【図1】本発明の実施例に於ける半導体装置の製造工程
の一例示す工程断面図である。
の一例示す工程断面図である。
【図2】従来の工程に於けるP型層の不純物分布を表わ
す図である。
す図である。
【図3】本発明の実施例に於けるP型層の不純物分布を
表わす図である。
表わす図である。
【図4】本発明の実施例に於けるP型層の不純物分布を
表わす図である。
表わす図である。
101 ・・・ P型ウェル 102 ・・・ 素子分離領域 103 ・・・ ゲート絶縁膜 104 ・・・ P型層 105 ・・・ ゲート電極 106 ・・・ LDD領域 107 ・・・ サイドウォール 108 ・・・ ソース・ドレイン領域 109 ・・・ 層間絶縁膜 110 ・・・ 配線層 201、301 ・・・ イオン打ち込み直後のボロン
の分布 202、302、402 ・・・ 熱処理後のボロンの
分布 403 ・・・ ランプアニール後のボロンの分布
の分布 202、302、402 ・・・ 熱処理後のボロンの
分布 403 ・・・ ランプアニール後のボロンの分布
Claims (9)
- 【請求項1】チャネル領域の基板にイオン打ち込み法に
より形成したP型層を有し、N型の導電性を有する絶縁
ゲート型半導体装置に於て、上記チャネル領域の基板に
設けたP型層の濃度分布のピークの広がりの標準偏差が
0.04μm以下であることを特徴とする半導体装置。 - 【請求項2】チャネル領域の基板側にP型層を有し、N
型の導電性を有する絶縁ゲート型の半導体装置の製造方
法に於いて、前記P型層を少なくともBF2イオン、B
Clイオン或はBBrイオンの打ち込みを行うことによ
り形成したことを特徴とする半導体装置の製造方法。 - 【請求項3】チャネル領域の基板側にP型層を有し、N
型の導電性を有する絶縁ゲート型の半導体装置の製造方
法に於いて、前記P型層をBイオン、BF2イオン、B
Clイオン或はBBrイオン打ち込みにより形成する際
に、その工程の前或は後に、Fイオン、Clイオン或は
Brイオン打ち込みを行うことを特徴とする半導体装置
の製造方法。 - 【請求項4】チャネル領域の基板側にP型層を有し、N
型の導電性を有する絶縁ゲート型の半導体装置の製造方
法に於いて、前記P型層を形成するためのイオン打ち込
み工程が終了した後、600℃〜950℃の熱処理を1
0分以上行ったことを特徴とする請求項2或は請求項3
記載の半導体装置の製造方法。 - 【請求項5】チャンネル領域の基盤側にP型層を有し、
N型の導電性を有する絶縁ゲート型の半導体装置の製造
方法に於て、前記P型層を形成するためのイオン打ち込
み工程が終了した後、750℃〜900℃の熱処理を1
0分以上行なったことを特徴とする請求項2或は請求項
3記載の半導体装置の製造方法。 - 【請求項6】チャンネル領域の基盤側にP型層を有し、
N型の導電性を有する絶縁ゲート型の半導体装置の製造
方法に於て、前記P型層を形成するためのイオン打ち込
み工程が終了した後、600℃〜950℃の熱処理を1
0分以上行なった後、950℃以上の温度で短時間の熱
処理を行なうことを特徴とする請求項4記載の半導体装
置の製造方法。 - 【請求項7】チャンネル領域の基盤側にP型層を有し、
N型の導電性を有する絶縁ゲート型の半導体装置の製造
方法に於て、前記P型層を形成するためのイオン打ち込
み工程が終了した後、750℃〜900℃の熱処理を1
0分以上行なった後、950℃以上の温度で短時間の熱
処理を行なうことを特徴とする請求項5記載の半導体装
置の製造方法。 - 【請求項8】チャンネル領域の基盤側にP型層を有し、
N型の導電性を有する絶縁ゲート型の半導体装置の製造
方法に於て、前記P型層を形成するためのイオン打ち込
み工程が終了した後、600℃〜950℃の熱処理を1
0分以上行なった後、1040℃〜1100℃の温度で
短時間の熱処理を行なうことを特徴とする請求項4記載
の半導体装置の製造方法。 - 【請求項9】チャンネル領域の基盤側にP型層を有し、
N型の導電性を有する絶縁ゲート型の半導体装置の製造
方法に於て、前記P型層を形成するためのイオン打ち込
み工程が終了した後、750℃〜900℃の熱処理を1
0分以上行なった後、1040℃〜1100℃の温度で
短時間の熱処理を行なうことを特徴とする請求項5記載
の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14609694A JPH0818048A (ja) | 1994-06-28 | 1994-06-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14609694A JPH0818048A (ja) | 1994-06-28 | 1994-06-28 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0818048A true JPH0818048A (ja) | 1996-01-19 |
Family
ID=15400054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14609694A Pending JPH0818048A (ja) | 1994-06-28 | 1994-06-28 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0818048A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004523095A (ja) * | 2000-03-31 | 2004-07-29 | ゼネラル セミコンダクター,インク. | 低い閾値電圧を有するトレンチ二重拡散金属酸化膜半導体の製造方法 |
-
1994
- 1994-06-28 JP JP14609694A patent/JPH0818048A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004523095A (ja) * | 2000-03-31 | 2004-07-29 | ゼネラル セミコンダクター,インク. | 低い閾値電圧を有するトレンチ二重拡散金属酸化膜半導体の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6503826B1 (en) | Semiconductor device and method for manufacturing the same | |
US7179703B2 (en) | Method of forming shallow doped junctions having a variable profile gradation of dopants | |
US6004852A (en) | Manufacture of MOSFET having LDD source/drain region | |
US6410938B1 (en) | Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating | |
US6660657B1 (en) | Methods of incorporating nitrogen into silicon-oxide-containing layers | |
JPH06275636A (ja) | 半導体装置の製造方法 | |
US6022783A (en) | NMOS field effect transistors and methods of forming NMOS field effect transistors | |
US7129127B2 (en) | Integration scheme to improve NMOS with poly cap while mitigating PMOS degradation | |
CN100461351C (zh) | 半导体器件的制造方法 | |
US5683920A (en) | Method for fabricating semiconductor devices | |
US5898189A (en) | Integrated circuit including an oxide-isolated localized substrate and a standard silicon substrate and fabrication method | |
JPH03112136A (ja) | 半導体装置の製造方法 | |
US20050118768A1 (en) | Method of forming high voltage metal oxide semiconductor transistor | |
US6897114B2 (en) | Methods of forming a transistor having a recessed gate electrode structure | |
US20080286920A1 (en) | Method for manufacturing semiconductor device | |
JPH0818048A (ja) | 半導体装置及びその製造方法 | |
JPH0298143A (ja) | Ldd構造ポリシリコン薄膜トランジスタの製造方法 | |
US8003501B2 (en) | Method of doping P-type impurity ions in dual poly gate and method of forming dual poly gate using the same | |
KR20030000822A (ko) | 반도체소자의 제조방법 | |
JPH11163345A (ja) | 半導体装置の製造方法 | |
KR100671562B1 (ko) | 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성방법 | |
JP3376305B2 (ja) | 半導体装置の製造方法 | |
JPS6074663A (ja) | 相補型半導体装置の製造方法 | |
KR100503745B1 (ko) | 반도체 소자의 제조방법 | |
JPH04346476A (ja) | Mos型fetの製造方法 |