KR100886420B1 - 낮은 순방향 전압 손실과 높은 차단 능력을 갖는 반도체구조물 - Google Patents

낮은 순방향 전압 손실과 높은 차단 능력을 갖는 반도체구조물 Download PDF

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Abstract

본 발명은 반도체 소자에 관한 것이다. 본 발명의 반도체 소자는 1개 이상의, 복수 개의 전하 제어 전극을 포함한다. 상기 1개 이상의 전하 제어 전극은 반도체 소자의 드리프트 영역 내에서 전기장을 제어할 수 있다.
반도체 소자, 전하 제어 전극, 전기장, 트랜지스터, 항복 전압

Description

낮은 순방향 전압 손실과 높은 차단 능력을 갖는 반도체 구조물 {SEMICONDUCTOR STRUCTURE WITH IMPROVED SMALLER FORWARD VOLTAGE LOSS AND HIGHER BLOCKING CAPABILITY}
본 발명은 반도체 기술에 관한 것으로, 더욱 상세하게는 반도체 소자 및 그의 제조 방법에 관한 것이다.
종래의 종형 MOSFET(vertical metal oxide semiconductor field effect transistor) 소자에서는 드레인-소스(source) 간 저항, 다시 말하면 상기 소자의 RDS(on)을 최소화하는 것이 바람직하다. 이 RDS(on)은 MOSFET 소자가 온(on) 상태인 동안 소비하는 전력량에 비례하기 때문에, MOSFET 소자가 소비하는 전력량을 감소시킨다. 이 RDS(on)를 감소시키려면, 소자의 드리프트(drift) 영역 내에 불순물(또는 캐리어)의 농도를 증가시키는 방법을 이용할 수 있다. 그러나, 불순물의 농도를 증가시키면 소자의 항복 전압(breakdown voltage)이 저하되므로, 이처럼 불순물의 농도를 증가시키는 것이 바람직하다고 할 수는 없다. 역설적으로, RDS(on)을 증가시키지 않으면서 소자의 항복 전압을 증가시키기 위해서는, MOSFET 소자의 드리프트 영역에서의 캐리어 농도를 감소시킬 수 없다.
미국특허 제5,216,275호 공보에는 증가된 항복 전압 및 개선된 드레인-소스 간 온-저항(on-resistance) 특성을 갖는 반도체 소자에 대해 기재되어 있다. 상기 공보에 기재된 유형의 소자는 "수퍼정션(superjunction)" 소자라 칭한다. 상기 공보에 기재된 각각의 수퍼정션 소자들은 복합 버퍼층(composite buffer layer)을 포함한다. 이 복합 버퍼층은 P 및 N 도핑 영역을 교대로 포함한다. 기술 문헌에 따르면, 상기 수퍼정션 트랜지스터 소자는 종래의 고전압 MOSFET 소자에 비해 5 내지 100 배 낮은 온-비저항(specific on-resistance)(Ron,sp)을 나타낸다고 한다.
상기 수퍼정션 트랜지스터 소자는 높은 항복 전압과 낮은 온-저항을 나타내지만 제조하기 까다롭다. 수퍼정션 소자가 제대로 작동할 수 있도록 하기 위해서는, 상기 복합 버퍼층에 교대로 나타나는 P 및 N 도핑 영역이 완벽한 전하 균형을 이루도록, 상기 영역들이 동일한 양의 하전성 물질(charge material)로 도핑되어야 한다. 그러나, 실제로는 이와 같이 하기가 어렵다. 예를 들면, Shenoy 등의 "Analysis of the Effect of Charge Imbalance on the Static and Dynamic Characteristics of the Super Junction MOSFET", Proc. of the ISPSD '99, pp.95∼98, 1999를 참조한다. 또한, 수퍼정션 트랜지스터 소자의 복합 버퍼층에서의 도핑이 정확하게 균형을 이루도록 하는 것이 대단히 어렵기 때문에, 상기 복합 버퍼층에서 얻을 수 있는 실제의 최대 전기장이 대략 2×105 V/㎝으로 제한된다. 항복 전압은 실제의 수퍼정션 소자에서 얻어지는 최대 전기장에 의해 제한된다.
이에 따라, 제조가 까다롭지 않으면서, 전술한 수퍼정션 소자에 비해 높은 항복 전압 및 낮은 온-저항을 갖도록 개선된 반도체 소자가 필요한 실정이다.
본 발명의 구현예는 반도체 소자 및 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 구현예에서, 본 발명은 a) 반도체 기판; b) 상기 반도체 기판에 위치하는 제1 도전형의 제1 영역; c) 상기 반도체 기판에 위치하는 제2 도전형의 제2 영역; d) 복수 개의 전하 제어 전극(charge control electrode)들의 각각의 전하 제어 전극들이 복수 개의 전하 제어 전극들의 다른 전하 제어 전극들과 서로 상이하게 바이어스(bias) 된, 복수 개의 전하 제어 전극; 및 e) 적층된(stacked) 전하 제어 전극들 각각의 주위에 배치된 유전성 물질을 포함하는 반도체 소자를 제공한다.
본 발명의 다른 구현예에서, 본 발명은 a) 주표면(major surface), 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판; b) 상기 반도체 기판에 형성된 제2 도전형의 웰(well) 영역; c) 상기 웰 영역에 형성된 제1 도전형의 소스 영역; d) 상기 소스 영역에 인접하여 형성된 게이트 전극; e) 상기 드리프트 영역에 매립된 복수 개의 적층된 전하 제어 전극으로서, 상기 복수 개의 적층된 전하 제어 전극의 각각의 전하 제어 전극이 상기 복수 개의 전하 제어 전극의 다른 전하 제어 전극들과 서로 상이하게 바이어스 되도록 되어 있고, 상기 복수 개의 적층된 전하 제어 전극이 상기 반도체 기판의 드리프트 영역 내 전기장 프로파일을 조정하도록 된, 복수 개의 전하 제어 전극; 및 f) 상기 적층된 전하 제어 전극들 각각의 주위에 배치된 유전성 물질을 포함하는 전계 효과 트랜지스터(field effect transistor)를 제공한다.
본 발명의 또 다른 구현예에서, 본 발명은 a) 제1 도전형의 제1 영역을 갖는 반도체 기판을 제공하는 단계; b) 상기 반도체 기판에 제2 도전형의 영역을 형성하는 단계; c) 제1 전하 제어 전극을 형성하는 단계; 및 d) 상기 제1 전하 제어 전극과는 서로 상이하게 바이어스 되도록 되어 있는 제2 전하 제어 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 본 발명은 a) 주표면, 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판; b) 상기 반도체 기판에 형성된 제2 도전형의 웰 영역; c) 상기 웰 영역에 형성된 제1 도전형의 소스 영역; d) 상기 소스 영역에 결합된(coupled) 소스 접촉층(source contact layer); e) 상기 소스 영역에 인접하여 형성된 게이트 전극; f) 상기 드리프트 영역에 매립된 전하 제어 전극으로서, 상기 전하 제어 전극이 상기 게이트 전극 또는 상기 소스 접촉층과 상이한 전위에서 바이어스 되도록 되어 있으며, 상기 드리프트 영역 내 전기장을 제어하도록 되어 있는 전하 제어 전극; 및 g) 상기 전하 제어 전극 주위에 배치된 유전성 물질을 포함하는 전계 효과 트랜지스터를 제공한다.
본 발명의 또 다른 구현예에서, 본 발명은 a) 주표면, 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판을 제공하는 단계; b) 상기 반도체 기판에 제2 도전형의 웰 영역을 형성하는 단계; c) 상기 웰 영역에 제1 도전형의 소스 영역을 형성하는 단계; d) 상기 소스 영역 상에 소스 접촉층을 형성하는 단계; e) 상기 소스 영역에 인접하여 게이트 전극을 형성하는 단계; f) 상기 드리프트 영역에 전하 제어 전극을 형성하는 단계로서, 상기 전하 제어 전극이 상기 게이트 전극 또는 상기 소스 접촉층과 상이한 전위로 바이어스 되도록 되어 있으며, 상기 드리프트 영역 내 전기장을 제어하도록 되어 있는 단계; 및 g) 상기 전하 제어 전극 주위에 유전성 물질을 형성하는 단계를 포함하는 전계 효과 트랜지스터의 제조 방법을 제공한다.
첨부 도면 및 이하의 설명을 통해 본 발명의 구현예를 더욱 상세하게 설명한다.
본 발명의 구현예를 통해 본 발명을 더욱 상세하게 설명한다.
본 발명의 일 구현예에서, 본 발명은 반도체 소자를 제공한다. 본 발명의 반도체 소자는 파워 반도체 소자(power semiconductor device)인 것이 바람직하다. 이러한 반도체 소자를 예시하면, 종형 MOSFET(예를 들면, 평면형 게이트화된(planar gated) 또는 트렌치 게이트화된(trench gated) 종형 MOSFET), 횡형 MOSFET, 바이폴라 트랜지스터(bipolar transistor), 파워 다이오드(power diode) 등을 들 수 있다.
상기 반도체 소자는 실리콘 또는 갈륨 아르세나이드 기판과 같은 반도체 기판을 포함한다. 이러한 반도체 기판은 제1 도전형의 영역(예를 들어, N-형 영역)을 포함하며, 또한 주표면(major surface)을 가질 수 있다. 아울러, 상기 반도체 기판에는 제2 도전형의 영역(예를 들어, P-형 영역)도 형성된다.
본 발명의 구현예에서, 상기 반도체 소자는 1개 이상의 전하 제어 전극(charge control electrode)를 포함한다. 상기 전하 제어 전극은 반도체 재료 내에서 전기장을 제어하기 위해, 게이트, 소스 및 드레인과 상이한 전위를 갖도록 바이어스 될 수 있다. 어떤 구현예에서는, 상기 전하 제어 전극을 "필드 플레이트(field plate)"라고 칭할 수 있다. 상기 전하 제어 전극의 간격 및 배치는 다양한 스트라이프 형 또는 셀 형태로 할 수 있다. 어떤 구현예에서는, 각 전하 제어 전극의 측벽이 실질적으로 평행하도록 배치할 수 있다.
본 발명의 바람직한 종형 반도체 소자에서는, 상기 전하 제어 전극이 적층되어 반도체 기판에 매립되어 있다. 이 전하 제어 전극은 통상적으로 반도체 기판의 주표면에 대해 수직 배향으로 적층된다. 적층되어 있는 각각의 전하 제어 전극 주위에는 유전성 물질이 배치되어, 반도체 기판 내에 반도체 재료와 각각의 전하 제어 전극을 분리시킨다. 횡형 반도체 소자(horizaontal semiconductor device)의 경우에는, 전하 제어 전극을 반도체 기판 상에 또는 반도체 기판 내에 횡방향으로 배치할 수 있어, 전하 제어 전극을 적층할 필요가 없다. 전술한 종형과 횡형 반도체 소자의 두 구현예에서, 복수 개의 전하 제어 전극의 배향은 통상적으로 드리프트 영역 내 전류의 흐름 방향과 평행하게 할 수 있다.
본 발명의 어떤 구현예에서는, 제1, 제2, 제3 등의 복수 개의 전하 제어 전극들이 존재할 수 있다. 이 복수 개의 전하 제어 전극들은 각각 개별적인 유전성 물질 구조체 내에 매립될 수 있다. 상이한 복수 개의 전하 제어 전극들은 상기 반도체 소자 내 임의의 위치에 존재할 수 있다. 예를 들어, 종형 MOSFET 소자에서는 상이한 복수 개의 적층된 전하 제어 전극이 반도체 소자의 게이트 밑에, 및/또는 상기 게이트의 측면에 위치할 수 있다. 상이한 복수 개의 전하 제어 전극은 서로 독립적으로 또는 함께 작용하여, 반도체 기판 내에 전기장을 변화시킨다.
복수 개의 전하 제어 전극들의 각각의 전하 제어 전극은 그와 동일한 복수 개의 전하 제어 전극들의 다른 제어 전극들과 서로 상이하게 바이어스 되도록 되어 있다. 서로 상이하게 바이어스 된 전하 제어 전극들은 상기 반도체 기판 내 전기장을 조정하는데 사용될 수 있다. 종형 MOSFET 소자가 차단 상태(blocking state)에 있는 경우에는, 이를테면, 복수 개의 전하 제어 전극들의 전하 제어 전극이 반도체 기판의 드리프트 영역 내에서 실질적으로 균일하고도 높은 전기장 상태를 유지하도록 서로 상이하게 바이어스 될 수 있다. 상기 드리프트 영역에서 실질적으로 균일한 전기장을 유지시킴으로써, 종형 MOSFET 소자의 항복 전압이 증가된다. 또한, 반도체 소자의 항복 전압 특성을 저하시키지 않으면서 소자의 온-저항을 감소시키기 위해, 상기 드리프트 영역을 고농도로 도핑할 수 있다. 이에 따라, 본 발명의 구현예에서는 높은 항복 전압 및/또는 낮은 온-저항 특성을 갖는 반도체 소자를 제조할 수 있다.
본 발명의 구현예에서는 상기 전하 제어 전극의 개수가 종래의 반도체 소자(예를 들면, 종형 MOSFET 소자)에 비해 바람직하다. 예를 들면, 본 발명의 구현예에서, 상기 전하 제어 전극은 전하를 반도체 기판 상에 분산시키기(spreading) 위해 이용된다. 소자의 드리프트 영역 내 전하의 분산은 전하 제어 전극의 바이어스에 의해 제어되며, 이는 매우 세밀하게 세팅될 수 있다. 따라서, 반도체 기판 내 최대 전기장은 수퍼정션 소자에 의해 얻을 수 있는 실제의 최대 전기장값인 약 2×105 V/㎝일 수 있다. 본 발명의 구현예에서, 상기 반도체 기판에 생성될 수 있는 최대 전기장은 상기 전하 제어 전극의 전압이 지지되도록 전하 제어 전극 주위에 배치된 유전성 물질에 의해서만 제한된다. 본 발명의 구현예에서 얻을 수 있는 최대 전기장은, 수퍼정션 소자에서 얻을 수 있는 최대 전기장값에 비해 큰 수치인 3.5×105 V/㎝를 쉽게 초과할 수 있다. 본 발명에서 제공하는 구조물이 갖는 또 다른 이점은 반도체 기판 내에 전하의 분포가 좁은 영역을 형성하기가 비교적 쉽다는 점이다. 이러한 점에서 반도체 기판의 실용성 및 효율을 향상시킬 수 있다. 또한, 본 발명에 따른 반도체 소자는 반대의 도전형으로 미세하게 도핑된 영역을 갖는 복합 버퍼층을 이용할 필요가 없다. 따라서, 이 같은 반대의 도전형으로 미세하게 도핑된 영역의 형성과 관된된 문제를 줄이거나 없앨 수 있다. 아울러, 본 발명의 구현예에서, 상기 반도체 소자는 낮은 온-저항을 나타내면서, 저압 내지 중간 전압 범위의 항복 전압 등급(breakdown rating)을 가질 수 있다. 예를 들어, 본 발명의 구현예에 따른 150 V의 N-채널 파워 MOSFET에서는 단위 면적 당 온-저항이 종래의 150 V의 N-채널 파워 MOSFET의 것에 비해 50% 작게 나타났다. 수퍼정션 소자는 미세하게 도핑해야 할 필요가 있기 때문에, 낮은 온-저항 특성을 가지면서도, 저압 내지 중간 전압 범위(예를 들면, ＜200 V)의 항복 전압 등급을 가질 수 없었다. 이로써, 확산된 P/N 칼럼의 사용 전압을 낮출수록, 요구되는 피치는 더 작아진다. 또한, 열 처리 공정 시 피할 수 없는 내부 도펀트 확산 반응 문제로 인해, 작은 피치의 구조물을 형성하기 어렵다. 본 발명의 구현예는 이러한 제한점이 없 다.
도 1은 본 발명의 일 실시예에 따른 종형 트렌치 MOSFET 소자의 단면도.
도 2(a)는 본 발명의 일 실시예에 따른 종형 트렌치 MOSFET 소자에서의 거리(마이크로미터 단위)에 대한 전기장 및 항복 전위를 도시한 그래프.
도 2(b)는 전하 제어 전극을 갖지 않는 종래의 종형 트렌치 MOSFET 소자에서의 거리(마이크로미터 단위)에 대한 전기장 및 항복 전위를 도시한 그래프.
도 3은 본 발명의 일 실시예에 따른 평면 종형(vertical planar) MOSFET 소자의 단면도.
도 4는 본 발명의 일 실시예에 따른 파워 다이오드 소자의 단면도.
도 5는 본 발명의 일 실시예에 따른 바이폴라(bipolar) 트랜지스터의 단면도.
도 6은 본 발명의 일 실시예에 따른 횡형(lateral) MOSFET의 단면도.
도 7(a) 내지 도 7(i)는 적층된 전극들이 형성되어 있는 반도체 기판을 도시한 단면도.
도 1은 본 발명의 실시예에 따른 트렌치 MOSFET 소자(200)의 단면도를 도시한 것이다. 상기 MOSFET 소자(200)는 주표면(252)을 갖는 반도체 기판(250)을 포함한다. 상기 반도체 기판(250)은 제1 도전형의 것이다. 본 실시예에서는 제1 도 전형이 N-형이고, 상기 반도체 기판(250)은 N- 드리프트 영역(240) 및 N+ 드레인 영역(218)을 포함한다. 상기 드리프트 영역(240)은 종형 MOSFET 소자에서 "에피택셜(epitaxial)"층 또는 "에피(epi)"층에 해당될 수 있다. 드레인 전극(226)은 드레인 영역(218)과 인접하며, 상기 트렌치 MOSFET 소자(200)에서의 드레인 단자로 제공될 수 있다.
상기 트렌치 MOSFET 소자(200)는 제2 도전형의 웰 영역(230) 및 상기 웰 영역(230)에 형성된 소스 영역(232)을 포함한다. 본 실시예에서는, 상기 제2 도전형은 P-형이고, 상기 소스 영역(232)은 N+ 도핑된다. 또한, 상기 반도체 기판(250) 에는 P+ 헤비 바디(heavy body) 영역(246)이 형성될 수 있다.
게이트 구조물(236)은 트렌치(210(b))에 형성되어, 트렌치 게이트 구조물로 간주될 수 있다. 상기 게이트 구조물(236)은 도핑된 또는 도핑되지 않은 폴리실리콘, 또는 금속(예를 들면, 내화 금속)을 포함하는 임의의 적합한 도전성 물질을 포함할 수 있다. 본 실시예에서는, 게이트 구조물(236)이 트렌치(210(b)) 내의 유전성 물질(206(b)) 내에 U자 홈(groove)을 충전한다. 상기 게이트 구조물(236)을 둘러싸는 유전성 물질(206(b))은 1종 이상의, 이를테면 실리콘 디옥사이드, 실리콘 나이트라이드, 유리 등의 물질을 포함할 수 있다.
유전성 캡 구조물(208)은 상기 게이트 구조물(236)을 덮어, 게이트 구조물(236)과 소스 영역(232)을 분리시킨다. 유전성 캡 구조물(208)은 예를 들면, 보로실리케이트 글래스와 같은 물질을 포함할 수 있다. 소스 접촉층(202)은 상기 N+ 소스 영역(232)와 접촉할 수 있다. 상기 소스 접촉층(202)은 텅스텐 같은 물질 또는 폴리사이드(polycide)를 포함할 수 있다. 소스 금속층(242)은 알루미늄과 같은 금속을 포함할 수 있으며, 상기 유전성 캡 구조물(208)과 소스 접촉층(202)을 덮을 수 있다.
상기 반도체 기판(250)에는 복수 개의 트렌치(210(a) 내지 210(c))가 형성된다. 각각의 트렌치(210(a) 내지 210(c))는 주표면(252)으로부터 드리프트 영역(240) 쪽으로 확장되어 있다. 이 트렌치(210(a) 내지 210(c))의 바닥은 드레인 영역(218) 위쪽으로 존재하되, 드레인 영역(218) 내로 확장되어 있지 않다.
상기 MOSFET 소자에는 상이한 복수 개의 전하 제어 전극들이 존재한다. 각각의 전하 제어 전극은 임의의 적절한 물질로 형성될 수 있다. 예를 들면, 상기 전하 제어 전극은 도핑된 또는 도핑되지 않은 폴리실리콘, 금속으로부터 형성될 수 있다.
도 1에 도시한 실시예에서, 제1의 복수 개의 전하 제어 전극(212(a)-212(b)), 제2의 복수 개의 전하 제어 전극(214(a)-214(b)) 및 제3의 복수 개의 전하 제어 전극(216(a)-216(c))은 각각 제1, 제2 및 제3 트렌치(210(a) 내지 210(c)) 내에 배치될 수 있다. 통상의 트렌치 내에 전하 제어 전극들은 적층된 관계로 나타난다. 상기 전하 제어 전극들은, 각각의 트렌치(210(a) 내지 210(c)) 내에 있는 유전성 물질(206(a) 내지 206(c))에 의해 서로 그리고 상기 N- 드리프트 영역(240)으로부터 분리되어 있다. 전술한 것과 상이한 복수 개의 전하 제어 전극들의 전하 제어 전극은 상기 주표면(252)에서 거의 동일한 거리로 존재할 수 있다. 예를 들어, 전하 제어 전극(212(a), 214(a) 및 216(a))은 상기 반도체 기판(252) 내에서 동일한 수직 위치에 있을 수 있다.
본 실시예에서, 각각의 트렌치 내에 복수 개의 전하 제어 전극들 각각은 2개의 전하 제어 전극으로 구성된다. 도 1에 도시한 실시예에서는 2개의 전하 제어 전극이 각각의 트렌치(210(a) 내지 210(c)) 내에 도시되어 있어도, 본 발명에 따른 각각의 트렌치 내에 전하 제어 전극이 임의의 적합한 개수로 존재할 수 있다고 간주된다. 예를 들면, 본 발명의 다른 실시예에서는, 각각의 트렌치 내에 수직으로 적층된 전하 제어 전극의 개수가 3개, 4개, 5개 등일 수 있다. 통상적으로, 전하 제어 전극의 스택(stack) 당 전하 제어 전극의 개수가 많을수록, 상기 드리프트 영역(240) 내에 더욱 균일한 전기장을 형성할 수 있다.
본 발명의 실시예에서(예를 들면, 전계 효과 트랜지스터), 소자의 드리프트 영역에 1개의 전하 제어 전극(예를 들면, 트렌치 당)이 매립되어 있을 수 있다. 1개의 전하 제어 전극은 게이트 전극의 바로 밑에 위치할 수 있고, 또는 게이트 전극 옆에 위치할 수도 있다. 전계 효과 트랜지스터에서는 1개 이상의 전하 제어 전극이 소스 접촉 금속, 게이트 전극 및/또는 드레인 전극과는 상이한 전압으로 바이어스되어 있는 것이 바람직하다.
게이트 전극을 포함하는 MOSFET 소자 실시예에서, 1개 이상의 전하 제어 전극은 임의의 적합한 영역에 위치할 수 있다. 예를 들어, 상기 전하 제어 전극이 (ⅰ) 상기 게이트 전극의 한 면 또는 양면에, (ⅱ) 상기 게이트 전극 바로 아래에만 위치하되, 상기 게이트 전극면이 아니도록, 또는 (ⅲ)상기 게이트 전극 바로 아래에 위치하면서 상기 게이트 전극면에 위치할 수 있다. 전술한 바와 같이, 게이트 전극은 트렌치형 또는 평면형(planar)일 수 있다.
각각의 전하 제어 전극(212(a)-212(b), 214(a)-214(b), 216(a)-216(b))은 반도체 기판(250) 내에 또는 상기 반도체 기판(250) 상에 형성될 수 있는 바이어스 소자(biasing element)들(도시하지 않음)를 이용하여 개별적으로 바이어스 될 수 있다. 상기 바이어스 소자들은 전하 제어 전극들(212(a)-212(b), 214(a)-214(b), 216(a)2-16(b))을 소스 접촉 금속(202), 게이트 전극(236) 및/또는 드레인 전극(226)과 상이한 전위로 바이어스할 수 있다. 이처럼, 전하 제어 전극들을 바이어스 하기 위해서 임의의 적절한 바이어스 소자가 사용될 수 있었다. 이러한 적절한 바이어스 소자를 예시하면, 분압기(voltage divider) 내에서 상이한 저항값을 갖는 저항기를 들 수 있다. 대안으로서, 상기 바이어스 소자가 상이한 전압 등급을 갖는 일련의 다이오드일 수 있다. 본 발명에 적합한 다이오드를 예시하면, 미국특허 제5,079,608호에 기재된 것을 들 수 있으며, 상기 문헌은 본 발명의 참조 문헌으로서 그 전문이 본 명세서에 병합된다. 어떤 실시예에서는, 상기 바이어스 소자가 전하 제어 전극과 결합될 수 있다. 예를 들어, 소스 전극(242)을 바이어스 소자로 탭핑(tapping)함으로써, 상기 전하 제어 전극들(212(a)-212(b), 214(a)-214(b), 216(a)-216(b))에 적절한 바이어스 전압을 제공할 수 있다. 또한, 상기 바이어스 소자는 게이트 전극(216) 또는 드레인 전극(226)과 결합될 수 있다.
상기와 같이 각각의 트렌치(210(a) 내지 210(c)) 내에 바이어스된 전하 제어 전극들(212(a)-212(b), 214(a)-214(b), 216(a)-216(b))을 이용하여 반도체 기판(250)의 드리프트 영역(240) 내에 전기장을 변화시킬 수 있다. 상기 소자(200)가 차단 상태에 있는 경우에, 바이어스된 제어 전극들(212(a)- 212(b), 214(a)-214(b), 216(a)-216(b))이 상기 드리프트 영역(240) 내의 전기장을 변화시켜, 드리프트 영역(218) 내에 전하 제어 수단이 존재하지 않아도 상기 드리프트 영역(240) 내에서의 전기장 프로파일이 더욱 높고도 균일하게 한다. 바람직하게는, 상기 바이어스된 전하 제어 전극들(212(a)-212(b), 214(a)-214(b), 216(a)-216(b))이 드리프트 영역(240) 내에서의 전기장을 변화시켜, 전기장이 드리프트 영역(218)의 실질적인 부분, 또는 적어도 드리프트 영역(240)을 통해 소스 영역(232)으로부터 드레인 영역(218)으로의 전류가 흐르는 실질적인 부분을 통하여 높고도 실질적으로 균일하게 될 수 있다.
상기 드리프트 영역 내 전기장은 하기 계산식에 따라 산출되며, 하기 계산식에서 E는 전기장이고, Vs는 반도체 기판 내 한 지점에서의 전압이고, VCCE는 전하 제어 전극에서의 전압이며, d는 상기 반도체 기판에서의 지점과 전하 제어 전극 사이에 있는 유전성 물질의 두께이다:
(계산식)
Figure 112004015707109-pct00001
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실시예를 도시한 도 1을 참조하여 볼 때, 전하 제어 전극들(212(a)-212(b), 214(a)-214(b), 216(a)-216(b))을 이용하면 통상적으로 드리프트 영역(240) 내에서 는 약 3.0×105 V/㎝의 일정한 전기장이 생성될 수 있다. 상기 트렌치(210(b), 210(c)) 내에 유전성 물질(206(b), 206(c))의 두께는 약 1 ㎛일 수 있다. 드리프트 영역(240) 내 A 지점에서는 반도체가 약 40 V의 전위를 가질 수 있으며, 드리프트 영역(240) 내 B 지점에서는 반도체가 약 60 V의 전위를 가질 수 있다. 드리프트 영역(240) 내에 수직 배향된, 약 3.0×105 V/㎝의 일정한 전기장을 유지하기 위해서는, 각각의 트렌치(210(b), 210(c)) 내에 제1 전하 제어 전극들(214(a), 216(a))이 10 V로 바이어스될 수 있는 한편, 제2 전하 제어 전극들(214(b), 216(b))이 30 V로 바이어스될 수 있다. 본 실시예에 나타낸 바와 같이, 상이한 각각의 전하 제어 전극에 인가된 바이어스 전압은 P 바디/N- 드리프트 정션으로부터 드레인 영역쪽으로 증가할 수 있다. 본 실시예에서와 같이, 어떤 실시예에서는 반도체 기판 내에 동일한 수직 위치에 있되, 상이한 복수 개의 전하 제어 전극들의 전하 제어 전극들이 거의 동일한 전압으로 바이어스될 수 있다. 예를 들면, 도 1에 도시한 MOSFET 소자(200)에서는 하부의 전하 제어 전극들(212(b), 214(b), 216(b))이 동일하게 바이어스 될 수 있다. 그러나, 어떤 실시예에서는, 하부의 전하 제어 전극들(212(b), 214(b), 216(b))에 인가되는 바이어스 전압이 상부의 전하 제어 전극들(212(a), 214(a), 216(a))에 인가되는 바이어스 전압과 상이할 수 있다.
상기 반도체 소자의 드리프트 영역 내에 서로 상이하게 바이어스 된 전하 제어 전극들을 이용하면, (전하 제어 전극이 없는 드리프트 영역 내에서 나타나는 전 기장 프로파일에 비해) 상기 드리프트 영역에 걸친 전기장 프로파일이 평평하게(flatten out) 나타난다. 전하 제어 전극이 존재하지 않는 경우라면, 상기 드리프트 영역에 걸친 전기장 프로파일이 "삼각형"으로 나타날 수 있다. 종래의 소자에서는, 전기장이 바디/드리프트 또는 웰/드리프트 PN 정션에서 최대이고, 드레인 영역에서 최소이다. 이에 따라, 종래 소자에서 나타나는 전기장 프로파일은 PN 정션에서 드레인 영역까지 선형 감소하는 형태이다. 본 발명자들은 반도체 소자의 드리프트 영역에 걸친 전기장 프로파일 더 평평하면서도 높을수록, 항복 전압이 증가한다고 결론 내렸다. 전하 제어 전극들을 이용하면 드리프트 영역에서의 평평하고도 높은 전기장을 생성할 수 있다. 통상적으로, 드리프트 영역 내에 더욱 서로 상이하게 바이어스된 전하 제어 전극들을 사용하여, 드리프트 영역 내에서 더욱 균일한 전기장을 생성할 수 있다.
실례를 들면, 도 2(a)는 전기장 및 항복 전위 대 2개의 적층된 전하 제어 전극을 갖는 종형 트렌치 파워 MOSFET 소자를 통과하는 수직 거리의 그래프를 도시한 것이다. 상기 그래프는 컴퓨터 시뮬레이션 결과이다. x-축(즉, Y(㎛)) 상에서의 낮은 수치는 상기 MOSFET 소자의 소스 영역에 근접해 있는 반도체 기판 내 지점을 나타내고, 높은 수치는 드레인 영역에 근접해 있는 지점을 나타낸다. 상기 그래프의 x-축 상의 수치는 반도체 기판 내에서의 특정 수직 위치를 나타낸다.
도 2(a)에 도시한 그래프에는, 거리의 함수로서 전기장(Em)의 선(12)과 거리의 함수로서 항복 전위를 나타내는 선(14)의 두 개의 선이 존재한다. 상기한 선(12)는 상기 반도체 기판 내 PN 정션에서의(예를 들면, P 웰/N 드리프트 다이오 드) 전기장에 해당하는 피크(16(a))를 포함한다. 피크(16(b))는 제1 전하 제어 전극(예를 들면, 도 1에서의 전하 제어 전극(216(a))으로 인한 국소의 최대 전기장에 해당될 수 있다. 상기 제1 전하 제어 전극은 예를 들면, 25 V의 전압으로 바이어스 될 수 있다. 피크(16(b))는 제2 전하 제어 전극(예를 들면, 도 2에 도시된 전하 제어 전극(216(b)))으로 인한 국소의 최대 전기장에 해당될 수 있다. 상기 제2 전하 제어 전극은 예를 들면, 64 V의 전압으로 바이어스 될 수 있다. 도 2(a)에 도시한 바와 같이, 선(12)는 통상 사다리꼴 형태를 나타낸다. 상기 전하 제어 전극들 및 PN 정션이 존재하는 지점에서 국소 최대값이 나타나며, 또한 이들 국소 최대값들 사이에서 안장 형태를 이룬다. 전하 제어 전극이 더 많이 사용되는 경우에는, 상기 사다리꼴 형태의 정상부가 더 평평하며, 안장 형태가 적게 나타날 수 있다. 선(14)는 항복 전위가 PN 정션 부근에서는 더 작아지고, 반도체 소자의 드리프트 영역에 가까울수록 더 커짐을 나타낸다. 선(14)에 도시한 바와 같이, 드리프트 영역을 통과하는 항복 전위는 서서히 증가한다.
이에 반해, 도 2(b)는 전기장 및 항복 전위 대 종래의 종형 MOSFET 소자(전하 제어 전극을 갖지 않음)의 수직 거리를 컴퓨터 시뮬레이션하여 도시한 그래프이다. 상기 그래프는 선(22) 및 선(24)를 포함한다. 선(22)은 전기장 대 거리의 함수이고, 선(24)는 MOSFET 소자에서의 항복 전압 대 거리의 함수이다. 선(22)에서 알 수 있듯이, 상기 MOSFET 소자 내 PN 정션에 최대(26) 전기장이 존재하며, 드레인 영역 쪽으로 전기장이 감소된다. 선(22)는 반도체 소자의 두께를 통한 전기장 프로파일이 도 2(a)에 도시된 것과 같은 보통의 단조로운 형태가 아니라, 삼각형임 으로 나타난다. 선(24)는 드리프트 영역에 걸쳐 항복 전압이 급속하게 상승함을 나타낸다.
항복 전위 대 거리의 함수를 나타내는 그래프를 비교해 보면, 종래의 MOSFET 소자에서의 항복 전위가 본 발명의 실시예에 따른 MOSFET 소자에서보다도 드레인 영역 방향으로 빠르게 증가함을 알 수 있다. 이는 도 2(a)에 선(14)와 도 2(b)의 선(26)을 참조하여 비교할 수 있다. 컴퓨터 시뮬레이션을 통해, 본 발명의 실시예가 전하 제어 전극을 갖지 않는 종래의 MOSFET 소자에 비해 더 높은 항복 전압을 가짐을 확인할 수 있다. 예를 들면, 동일한 드리프트 영역의 캐리어 농도에서 종래의 MOSFET 소자와 본 발명의 소자를 컴퓨터 시뮬레이션한 결과, 종래의 MOSFET 소자의 항복 전압은 약 80V인 반면, 전하 제어 전극들을 갖는 MOSFET 소자의 항복 전압은 약 138 V로 나타났다.
도 3 내지 도 6은 전하 제어 전극을 갖는 다른 소자들을 도시한 것이다.
도 3은 본 발명의 또 다른 실시예에 따른 종형 MOSFET(100)을 도시한 것이다. 종형 MOSFET(100) 역시 P+ 웰 영역(130) 및 N+ 소스 영역(132)이 형성된 반도체 기판(150)을 포함한다. 아울러, P+ 바디 영역(146)은 상기 N+ 소스 영역(132)에 인접해 있다. 반도체 기판(150)은 또한 드레인 영역(118) 및 드리프트 영역(140)을 포함한다. 드레인 전극(126)은 N+ 드레인 영역(118)을 포함하며, 소스 금속(102)은 상기 N+ 소스 영역(132)과 접촉한다. 도 3에서, 종형 MOSFET(100)은 게이트 산화물(122)로 둘러싸인 평면형 게이트 구조물(120)을 갖는다. 또한, 본 실시예에서, 상기 평면형 게이트 구조물(120) 밑에는 전하 제어 전극이 존재하지 않는다.
상기 게이트 구조물(120)의 반대편에는 2개의 트렌치(110(a) 및 110(b))가 존재한다. 각각의 트렌치(110(a) 및 110(b))는, 유전성 물질(106(a), 106(b))에 의해 상기 드리프트 영역 내에서 서로 그리고 반도체 재료와 분리되어 적층된 전하 제어 전극(112(a)-112(b), 114(a)-114(b))을 포함한다. 전술한 바와 같이, 본 발명의 실시예에서는 트렌치 당, 또는 복수 개의 전하 제어 전극 당 2개의 전하 제어 전극(112(a)-112(b), 114(a)-114(b))이 존재하나, 기타 실시예에서는 트렌치 당, 또는 복수 개의 전하 제어 전극들 당 전하 제어 전극의 개수가 3개, 4개, 5개 또는 그 이상일 수 있다.
종형 MOSFET 소자(100)의 드리프트 영역(140) 내에 실질적으로 균일한 전기장을 형성하기 위해, 상기 전하 제어 전극들(112(a)-112(b), 114(a)-114(b))이 적절히 바이어스될 수 있다. 다이오드 또는 분압기와 같은 바이어스 소자(도시하지 않음)를 이용하면, 전하 제어 전극들(112(a)-112(b), 114(a)-114(b))을 적절하게 바이어스할 수 있다. 바이어스 소자들은 종형 MOSFET 소자(100)의 소스, 게이트 또는 드레인과 결합될 수 있다.
도 4는 본 발명의 실시예에 따른 파워 다이오드(80)를 도시한 것이다. 파워 다이오드(80)는 제1 도전형의 제1 영역(86) 및 제2 도전형의 제2 영역(82)을 갖는 반도체 기판(85)을 포함한다. 본 실시예에서는, 제1 영역(86)은 N 도핑되고, 제2 영역(82)은 P+ 도핑된다. 또한, 반도체 기판(85)은 제1 도전형의 접촉 영역(84)(즉, N+ 영역)을 포함한다.
반도체 기판(85)에는 복수 개의 트렌치(98(a) 내지 98(d))가 형성된다. 각각의 트렌치(98(a) 내지 98(d))는 반도체 기판(85)의 주표면으로부터 반도체 기판(85) 내 소정의 거리로 확장될 수 있다.
복수 개의 트렌치(98(a) 내지 98(d))는 복수 개의 적층된 전하 제어 전극들(90(a)-90(b), 92(a)-92(b), 94(a)-94(b), 96(a)-96(b))을 포함한다. 전술한 실시예들에서와 마찬가지로, 상기 전하 제어 전극들은 바이어스 소자(도시하지 않음)를 이용하여 서로 상이하게 바이어스될 수 있다. 각각의 트렌치(98(a) 내지 98(d)) 내에는 상기 전하 제어 전극들(90(a)-90(b), 92(a)-92(b), 94(a)-94(b), 96(a)-96(b))을 제1 도전형의 제1 영역(86) 내 반도체 재료와 분리하기 위한 유전성 물질(88(a) 내지 88(d))(예를 들면, 실리콘 디옥사이드)이 존재할 수 있다.
파워 다이오드(80)의 항복 전압을 증가시키기 위해, 서로 상이하게 바이어스 된 전하 제어 전극들(90(a)-90(b), 92(a)-92(b), 94(a)-94(b), 96(a)-96(b))은 제1 도전형의 제1 영역(86)에 걸쳐 균일한 전기장을 형성할 수 있다. 전술한 실시예와 같이, 파워 다이오드의 역방향 바이어스 상태에서의 차단 전압은 증가시키면서, 파워 다이오드의 순방향 바이어스 상태에서의 저항을 감소시키기 위해 제1 도전형의 제1 영역(86)을 더 많은 양으로 도핑할 수 있다.
도 5는 본 발명의 실시예에 따른 바이폴라 트랜지스터(300)의 단면도를 도시 한 것이다. 바이폴라 트랜지스터(300)는 N- 드리프트 영역(또는 N- 에피 영역)(340) 및 N+ 영역(318)을 갖는 반도체 기판(350)을 포함한다.
또한, 반도체 기판(350)은 P 베이스 영역(330)에 형성된 N 에미터 영역(332)을 포함한다. 베이스 금속(342)은 P 베이스 영역(330)에 결합되어 있고, 에미터 금속(302)은 에미터 영역(332)에 결합되어 있다. N 콜렉터 영역(316) 및 콜렉터 금속(326)은 에미터 금속(302) 및 N 에미터 영역(332)과 거리를 두고 떨어져 있다.
레벨간(interlevel) 유전층(306)은 베이스 금속(342)과 에미터 금속(302)를 분리시킨다. 또한, 레벨간 유전층(306)은 바이어스된 전하 제어 전극들(314(a), 314(b))을 덮는다. 전하 제어 전극(314(a), 314(b)을 상이한 전위로 바이어스하기 위해 바이어스 소자(도시하지 않음)를 적용할 수 있다. 이 바이어스 소자는 베이스 금속(342), 소스 에미터 금속(302) 또는 콜렉터 금속(326)에 결합되어 있을 수 있다. 전하 제어 전극(314(a), 314(b))이 적절하게 바이어스 된 경우에는, P 베이스 영역(330)과 N 콜렉터 영역(316) 사이에 있는 드리프트 영역(340)에서의 전기장을 제어할 수 있다.
대안의 실시예에서, 전하 제어 전극(314(a), 314(b))은 바이폴라 트랜지스터(300)의 드리프트 영역(340) 내에 매립되어 있을 수 있다. 매립된 전하 제어 전극은 유전성 물질로 덮여있을 수 있다.
도 6은 본 발명의 실시예에 따른 횡형 MOSFET 소자(400)를 도시한 것이다. 횡형 MOSFET(400)은 N- 드리프트 영역(440) 및 N+ 영역(418)을 갖는 반도체 기판(450)을 포함한다. 반도체 기판(450)에는 P- 웰 영역(430)이 형성된다. 드리프트 영역(440)에 의해 P- 웰 영역(430)과 N+ 드레인 전극(428)이 분리되어 있다. 소스 금속(442) 및 드레인 금속(426)은 각각 N- 소스 영역(432) 및 N+ 드레인 영역(428)에 결합되어 있다.
평면형 게이트 구조물(416)은 N+ 소스 영역(432)과 N+ 드레인 영역(428) 사이에 위치한다. 바이어스 된 전극(414(a), 414(b))은 반도체 기판(450)의 주표면으로부터 거리를 두고 떨어져 있다. 바이어스된 전극(414(a), 414(b)) 및 평면형 게이트 구조물은 레벨간 유전층(406)으로 덮여있다. 상기 전극들(414(a), 414(b))을 바이어스 하기 위해 바이어스 소자(도시하지 않음)를 이용할 수 있다.
또 다른 실시예에서, 전하 제어 전극(414(a), 414(b))은 MOSFET 소자(400)의 드리프트 영역에 매립되어 있을 수 있다. 매립된 전하 제어 전극은 유전성 물질로 덮여있을 수 있다.
본 발명의 기타 실시예에서는 전하 제어 전극을 갖는 반도체 소자의 형성 방법을 제공한다. 예를 들면, 어떤 실시예에서, 제1 도전형의 제1 영역을 갖는 반도체 기판을 얻는다. 상기 반도체 기판에 제2 도전형의 제2 영역을 형성한다. 상기 제2 도전형의 제2 영역을 형성하기 이전 또는 이후에 제1 전하 제어 전극 및 제2 전하 제어 전극을 형성한다. 상기 제1 및 제2 전하 제어 전극은 서로 인접할 수 있고, 반도체 기판 내에 또는 반도체 기판 상에 형성될 수 있다. 상기 제1 전하 제어 전극은 제1 전하 제어 전극과 서로 상이하게 바이어스 된다.
본 발명의 실시예로서, 도 7(a) 내지 도 7(i)를 참조하여 반도체 기판의 트렌치 내에 적층된 전하 제어 전극 형성 방법을 설명할 수 있다.
도 7(a)를 참조하면, 우선 반도체 기판(500)을 얻고, 상기 반도체 기판(500) 에 트렌치(502)를 에칭할 수 있다. 이 때, 이방성 에칭(anisotropic etching) 공정을 수행하여, 트렌치(502)를 형성할 수 있다. 트렌치(502)를 형성한 후, 상기 트렌치(502)의 벽과 반도체 기판(500)의 주표면에 제1 산화물층(504)을 형성한다. 제1 산화물층(504)은 예를 들면, 산화 공정 또는 CVD(chemical vapor deposition)법과 같은 증착 공정을 이용하여 형성될 수 있다.
도 7(b)를 참조하여 볼 때, 제1 산화물층(504)을 형성한 후에, 트렌치(502)가 폴리실리콘으로 충전되도록, 반도체 기판(500) 상에 폴리실리콘층(510)을 형성할 수 있다. 이처럼 트렌치(502)에 충전되는 폴리실리콘을 이용하여 제1 전하 제어 전극(도시하지 않음)을 형성할 수 있다.
도 7(c)를 참조하여 볼 때, 폴리실리콘층(510)을 형성한 후, 폴리실리콘 리세스 에칭(recess etching)을 수행하여, 제1 전하 제어 전극(508)을 형성할 수 있다. 통상적으로, 폴리실리콘층(510)은 건식 RIE(reactive ion etch) 공정에 의해 에칭된다. 도 7(c)에 도시된 바와 같이, 생성된 전하 제어 전극(508)은 반도체 기판(500)의 주표면(530) 바로 아래에 위치하고, 아울러 반도체 기판(500)에 매립되어 있다.
도 7(d)를 참조하여 볼 때, 제1 전하 제어 전극(508)을 형성한 뒤, 반도체 기판(500) 상에 유전층(514)을 증착시켜 트렌치(502)의 빈 공간을 충전할 수 있다. 예를 들어, 유전층(514)은 BPSG(borophosphosilicate glass) 또는 BSG(borosilicate glass)와 같은 유리를 포함할 수 있다. 유리를 이용하는 경우에는, 예를 들면, 후속의 환류(reflow) 단계를 포함하는 기상 증착 공정을 이용하여 유리를 증착시킬 수 있다. 상기 환류 단계에서 전체 구조물을 가열하여 유리를 용융함으로써, 트렌치(502)의 빈 공간에 용융시킨 유리를 충전할 수 있다. 대안으로서, 유전층(514) 내에 실리콘 옥사이드 또는 실리콘 나이트라이드와 같은 유전성 물질이 사용될 수 있다.
도 7(e)를 참조하여 볼 때, 유전층(514)을 증착한 뒤, 다시 리세스 에칭 공정에서의 적절한 에칭제(etchant)를 이용하여 이를 에칭한다. 유전성 구조물(516)이 제1 전하 제어 전극(508) 상에 위치하도록 유전층(514)을 에칭한다. 유전성 구조물(516)은 제1 전하 제어 전극(508)과 나중에 형성되는 제2 전하 제어 전극(도시하지 않음) 사이에 배리어(barrier)를 제공할 수 있다.
도 7(f)를 참조하여 볼 때, 유전성 구조물(516)을 형성한 뒤, 반도체 기판(500) 상에 제2 산화물층(518)을 형성할 수 있다. 전술한 제1 산화물층과 마찬가지로, 산화 공정 또는 기상 증착 공정(예를 들면, CVD)을 이용하여 제2 산화물층(518)을 형성할 수 있다.
도 7(g)를 참조하여 볼 때, 제2 산화물층(518)을 형성한 뒤, 반도체 기판(500) 상에 또 다른 폴리실리콘층(520)을 형성할 수 있다. 이 폴리실리콘층(520)은 전술한 폴리실리콘층과 동일한 방법 또는 상이한 방법으로 형 성될 수 있다.
도 7(h)를 참조하여 볼 때, 폴리실리콘층(520)을 형성한 뒤, 다시 리세스 에칭 공정을 수행하여 제2 전하 제어 전극(522)를 형성한다. 본 실시예에서, 제2 전하 제어 전극(522)은 반도체 기판(500)의 주표면(530) 바로 아래에 위치한다. 제1 및 제2 전하 제어 전극(508, 522)은 둘 다 유전성 물질에 의해 서로 그리고 반도체 기판(500) 내에 반도체 재료와 분리되어 있다.
도 7(i)를 참조하여 볼 때, 제2 전하 제어 전극(522)을 형성한 뒤, 제2 산화물층(518) 부분을 제거하여, 나머지 부분이 반도체 기판(500)의 주표면 아래에 위치하도록 할 수 있다. 또한, 본 명세서에 기재된 통상의 일련 공정을 이용하여, 제2 전하 제어 전극(522)의 상부에 또는 측부에 추가의 전하 제어 전극들을 형성할 수 있다.
제1 및 제2 전하 제어 전극(508,522)를 형성한 뒤, 도 7(i)에 도시된 구조물 상에 MOSFET 소자를 형성하는데 이용되는 공지의 여러 공정 단계(예를 들면, 웰 형성, 바디 형성, 소스 형성 단계 등)를 수행할 수 있다. 대안으로서, 제1 및/또는 제2 전하 제어 전극(508, 522)을 형성하기 전에, 웰 형성 단계, 바디 형성 단계 및 소스 형성 단계와 같은, 1종 이상의 MOSFET 소자 공정 단계를 수행할 수 있다.
웰 영역, 게이트 구조물, 소스 영역 및 헤비 바디의 형성과 관련된 추가의 세부적인 사항은 Brian Sze-Ki Mo, Duc Chau, Steven Sapp, Izak Bencuya 및 Dean Edward Probst에 의한 미국특허출원 제08/970,221호의 "전계 효과 트랜지스터 및 그의 제조 방법(Field Effect Transistor and Method of Its Manufacture)"에 기재 되어 있다. 상기 출원은 본 출원의 양수인과 동일한 양수인에게 양도된 것으로, 본 발명의 참조 문헌으로서 그 전문이 본 명세서에 병합된다.
또한, 도 7(a) 내지 도 7(i)를 참조하여 볼 때, 일련의 공정을 이용하면 트렌치 내에 게이트 구조물 및 전하 제어 전극을 갖는 트렌치를 형성할 수 있다. 예를 들어, 도 7(h)에 도시된 전하 제어 전극(522)은 전하 제어 전극 대신 게이트 구조물로서 형성될 수 있다. 이 같은 경우에는 형성된 게이트 구조물 밑에 1개의 전하 제어 전극(508)이 존재할 수 있다.
어떤 실시예에서는, 주표면, 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판을 포함하는 전계 효과 트랜지스터를 형성할 수 있다. 상기 반도체 기판에 제2 도전형의 웰 영역을 형성하고, 상기 웰 영역에는 제1 도전형의 소스 영역을 형성한다. 소스 영역을 형성한 후, 상기 소스 영역에 소스 접촉층을 형성한다. 이런 단계들을 수행하기 전 또는 후에, 상기 소스 영역에 인접하여 게이트 전극을 형성한다. 상기 소스 영역 및/또는 게이트 전극을 형성하기 이전 또는 이후에, 상기 드리프트 영역에 1개 이상의 전하 제어 전극을 형성하여 매립시킨다. 각각의 전하 제어 전극은 게이트 전극 또는 소스 접촉층과 상이한 전위로 바이어스 되도록 되어 있고, 각각의 전하 제어 전극은 드리프트 영역 내에 전기장을 제어하도록 되어 있다. 하나 이상의 단계에서, 상기 전하 제어 전극들 주위에 유전성 물질을 형성한다. 도 7(a) 내지 도 7(i)에는 상기 전하 제어 전극의 형성 및 상기 전하 제어 전극을 덮는 유전성 물질이 도시되어 있다.
본 발명은 전술한 실시예에 제한되지 않는다. 예를 들어, 도면과 함께 설명 한 도핑 극성은 그 반대일 수 있고, 및/또는 다양한 소자들의 도핑 농도는 본 발명의 범위를 벗어나지 않는 한 변경될 수 있다.
상술한 본 발명의 실시예 외에도, 본 발명의 기본 범위를 벗어나지 않는다면 기타 추가의 실시예들이 고안될 수 있다. 이 같은 변형예는 본 발명의 범위 내에 포함되는 것으로 간주한다. 아울러, 본 발명에 따른 1개 이상의 실시예는 본 발명의 범위를 벗어나지 않는 한, 본 발명에 따른 1개 이상의 기타 실시예들과 통합될 수 있다. 예를 들어, 도 1에 도시한 종형 소자에는 게이트 밑에 전하 제어 전극이 존재하지 않으나, 본 발명의 다른 실시예에서는 게이트 밑에 전하 제어 전극이 존재할 수 있다.

Claims (36)

  1. a) 반도체 기판;
    b) 상기 반도체 기판에 위치하는 제1 도전형의 제1 영역;
    c) 상기 반도체 기판에 위치하는 제2 도전형의 제2 영역으로서, 상기 제1 영역과의 사이에 pn 정션(junction)을 형성하는 제2 영역;
    d) 상기 제1 및 제2 영역 중 하나의 영역의 전기장을 제어하기 위해, 상기 반도체 기판에 일체화된 복수 개의 전하 제어 전극으로서, 상기 복수 개의 전하 제어 전극 중 적어도 2개의 전하 제어 전극이 서로 상이하게 바이어스 되도록, 서로 전기적으로 분리(decoupling)되어 있는 복수 개의 전하 제어 전극; 및
    e) 각각의 전하 제어 전극 주위에 배치된 유전성 물질
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 소자가 파워 다이오드(power diode)인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 반도체 소자가 바이폴라 트랜지스터(bipolar transistor)인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 반도체 기판이 트렌치를 포함하고, 상기 복수 개의 전하 제어 전극의 전하 제어 전극이 상기 트렌치 내에 적층되어 있는
    것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 도전형이 n-형이고, 상기 제2 도전형이 p-형인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 복수 개의 전하 제어 전극 각각이 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 복수 개의 전하 제어 전극이 상기 제1 영역 내에서 전체적으로 균일한 전기장을 형성하도록 바이어스 되는
    것을 특징으로 하는 반도체 소자.
  8. a) 주표면(major surface), 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판;
    b) 상기 반도체 기판에 형성된 제2 도전형의 웰(well) 영역;
    c) 상기 웰 영역에 형성된 제1 도전형의 소스 영역;
    d) 상기 소스 영역에 인접하여 형성된 게이트 전극;
    e) 상기 드리프트 영역에 매립된 복수 개의 적층된 전하 제어 전극으로서, 상기 복수 개의 적층된 전하 제어 전극 중 적어도 2개의 전하 제어 전극이 서로 상이하게 바이어스 되도록 되어 있는, 복수 개의 전하 제어 전극; 및
    f) 상기 적층된 전하 제어 전극 각각의 주위에 배치된 유전성 물질
    을 포함하는 전계 효과 트랜지스터.
  9. 제8항에 있어서,
    상기 복수 개의 적층된 전하 제어 전극이 상기 게이트 전극의 바로 밑에 위치하는
    것을 특징으로 하는 전계 효과 트랜지스터.
  10. 제8항에 있어서,
    상기 게이트 전극이 트렌치형 게이트 전극(trenched gate electrode)인 것을 특징으로 하는 전계 효과 트랜지스터.
  11. 제8항에 있어서,
    상기 복수 개의 전하 제어 전극의 전하 제어 전극 각각을 바이어스할 수 있는 복수 개의 바이어스 소자(biasing element)를 추가로 포함하는
    것을 특징으로 하는 전계 효과 트랜지스터.
  12. 제8항에 있어서,
    상기 복수 개의 적층된 전하 제어 전극이 상기 게이트 전극 측면에 배치된 것을 특징으로 하는 전계 효과 트랜지스터.
  13. 제8항에 있어서,
    상기 복수 개의 적층된 전하 제어 전극이 제1의 복수 개의 적층된 전하 제어 전극이고,
    상기 전계 효과 트랜지스터가 제2의 복수 개의 적층된 전하 제어 전극을 추가로 포함하는
    것을 특징으로 하는 전계 효과 트랜지스터.
  14. 제8항에 있어서,
    상기 복수 개의 적층된 전하 제어 전극이 상기 반도체 기판의 드리프트 영역 내에 전기장 프로파일을 조정하도록 되어 있어서, 상기 드리프트 영역에 걸친 전기장의 세기가 전체적으로 균일하며 2×105 V/㎝를 초과하는
    것을 특징으로 하는 전계 효과 트랜지스터.
  15. 제8항에 있어서,
    트렌치를 더 포함하며, 상기 복수 개의 적층된 전하 제어 전극들 내에 전하 제어 전극이 상기 트렌치 내에 배치되어 있는
    것을 특징으로 하는 전계 효과 트랜지스터.
  16. 제8항에 있어서,
    상기 전계 효과 트랜지스터가 MOSFET(metal oxide semiconductor field effect transistor)인 것을 특징으로 하는 전계 효과 트랜지스터.
  17. a) 제1 도전형의 제1 영역을 갖는 반도체 기판을 제공하는 단계;
    b) 상기 반도체 기판에, 상기 제1 영역과의 사이에 pn 정션을 형성하는 제2 도전형의 영역을 형성하는 단계;
    c) 제1 전하 제어 전극을 형성하는 단계; 및
    d) 상기 제1 영역 및 제2 도전형의 영역 중 한 영역의 전기장을 제어하기 위해, 상기 제1 전하 제어 전극과 함께 상기 반도체 기판과 일체화 되어 있으며 상기 제1 전하 제어 전극과는 서로 상이하게 바이어스 되도록 되어 있는, 제2 전하 제어 전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 반도체 기판에 트렌치를 형성하는 단계를 추가로 포함하며,
    상기 제1 전하 제어 전극을 형성하는 단계가 상기 트렌치 내에 도전성 물질을 증착하고, 이어서 상기 증착된 도전성 물질을 에칭하는 단계를 포함하는
    것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 도전성 물질이 제1 도전성 물질이고,
    상기 제2 전하 제어 전극을 형성하는 단계가 상기 트렌치 내에 제2 도전성 물질을 증착하고, 이어서 상기 증착된 제2 도전성 물질을 에칭하는 단계를 포함하는
    것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제17항에 있어서,
    상기 반도체 기판에 트렌치형 게이트 구조물을 형성하는 단계를 추가로 포함하는
    것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제17항에 있어서,
    상기 제1 및 제2 전하 제어 전극이 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제17항에 있어서,
    상기 반도체 기판 상에 또는 반도체 기판에, 상기 제1 및 제2 전하 제어 전극을 상이한 전압으로 바이어스하도록 되어 있는 복수 개의 바이어스 소자를 형성하는 단계를 추가로 포함하는
    것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제17항에 있어서,
    상기 반도체 소자가 파워 MOSFET인 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. a) 주표면, 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판;
    b) 상기 반도체 기판에 형성된 제2 도전형의 웰 영역;
    c) 상기 웰 영역에 형성된 제1 도전형의 소스 영역;
    d) 상기 소스 영역에 결합된 소스 접촉층;
    e) 상기 소스 영역에 인접하여 형성된 게이트 전극;
    f) 상기 드리프트 영역에 매립되고, 상기 소스 접촉층과 상이한 전위에서 바이어스 되도록 되어 있으며, 상기 드리프트 영역 내 전기장을 제어하도록 되어 있는 전하 제어 전극; 및
    g) 상기 전하 제어 전극 주위에 배치된 유전성 물질
    을 포함하는 전계 효과 트랜지스터.
  25. 제24항에 있어서,
    상기 전하 제어 전극을 상이한 전위에서 바이어스 하도록 되어 있는 바이어스 소자를 추가로 포함하는
    것을 특징으로 하는 전계 효과 트랜지스터.
  26. 제24항에 있어서,
    상기 게이트 전극이 트렌치형 게이트 전극인 것을 특징으로 하는 전계 효과 트랜지스터.
  27. 제24항에 있어서,
    상기 전하 제어 전극이 상기 게이트 전극 바로 밑에 존재하는 것을 특징으로 하는 전계 효과 트랜지스터.
  28. 제24항에 있어서,
    상기 전하 제어 전극이 상기 게이트 전극 바로 밑에 존재하며, 상기 게이트 전극이 트렌치형 게이트 전극인
    것을 특징으로 하는 전계 효과 트랜지스터.
  29. a) 주표면, 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판을 제공하는 단계;
    b) 상기 반도체 기판에 제2 도전형의 웰 영역을 형성하는 단계;
    c) 상기 웰 영역에 제1 도전형의 소스 영역을 형성하는 단계;
    d) 상기 소스 영역 상에 소스 접촉층을 형성하는 단계;
    e) 상기 소스 영역에 인접하여 게이트 전극을 형성하는 단계;
    f) 상기 드리프트 영역에, 상기 소스 접촉층과 상이한 전위로 바이어스 되도록 되어 있으며 상기 드리프트 영역 내 전기장을 제어하도록 되어 있는, 전하 제어 전극을 형성하는 단계; 및
    g) 상기 전하 제어 전극 주위에 유전성 물질을 형성하는 단계
    를 포함하는 전계 효과 트랜지스터의 형성 방법.
  30. 제29항에 있어서,
    상기 게이트 전극이 트렌치형 게이트 전극인 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.
  31. 제29항에 있어서,
    상기 방법이 바이어스 소자를 형성하는 단계를 더 포함하며, 상기 바이어스 소자가 전하 제어 전극을 바이어스 하도록 되어 있는
    것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.
  32. 제1항에 있어서,
    상기 복수 개의 전하 제어 전극 중 적어도 2개의 전하 제어 전극을 서로 상이하게 바이어스하도록 커플링(coupling) 된 바이어스 소자를 추가로 포함하는
    것을 특징으로 하는 반도체 소자.
  33. 제1항에 있어서,
    상기 복수 개의 전하 제어 전극 중 적어도 2개의 전하 제어 전극이 상기 반도체 소자의 표면과 평행하게 서로 인접하여 배열된
    것을 특징으로 하는 반도체 소자.
  34. 제33항에 있어서,
    상기 복수 개의 전하 제어 전극이 상기 제1 및 제2 영역 중 한 영역에 형성된 1개 이상의 트렌치 내에 위치하는
    것을 특징으로 하는 반도체 소자.
  35. 제33항에 있어서,
    상기 복수 개의 전하 제어 전극이 상기 제1 및 제2 영역 중 한 영역의 표면으로부터 상부에 절연되어 위치하는
    것을 특징으로 하는 반도체 소자.
  36. 제2항에 있어서,
    상기 파워 다이오드가 상기 제1 영역에 연결된 애노드(anode) 전극 및 상기 제2 영역에 연결된 캐소드(cathode) 전극을 포함하며, 상기 복수 개의 전하 제어 전극이 상기 애노드 전극과 상기 캐소드 전극 사이에 위치하는
    것을 특징으로 하는 반도체 소자.
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