JPH03145768A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH03145768A JPH03145768A JP28555789A JP28555789A JPH03145768A JP H03145768 A JPH03145768 A JP H03145768A JP 28555789 A JP28555789 A JP 28555789A JP 28555789 A JP28555789 A JP 28555789A JP H03145768 A JPH03145768 A JP H03145768A
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- Japan
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- polysilicon
- gate
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- Pending
Links
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- 238000001514 detection method Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 229920005591 polysilicon Polymers 0.000 abstract description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業」ぶりU側1訪
本発明は縦型電界効果トランジスタ(以下縦型MOS
FETという)に関し、特にドレイン・ソース間に流れ
る過電流を検出して保護する機能を有する縦型MO5F
ETに関する。
FETという)に関し、特にドレイン・ソース間に流れ
る過電流を検出して保護する機能を有する縦型MO5F
ETに関する。
従肢@伎籠
従来、この種のMOS FETは、Nチャンネル型を例
にとると、第3図に示す様に、セルの一部にミラ一端子
(電流検出部)Mと、ソース電位と同電位のケルビン端
子Kをそれぞれ設けることにより、ミラ一端子Mとケル
ビン端子に間に外付けでセンス抵抗R8RNCEを設け
て、セル比で一部ミラ一端子Mに流れこんだ電流を、ケ
ルビン端子にとミラー端子Mの電位差で検出する構造と
なっていた。
にとると、第3図に示す様に、セルの一部にミラ一端子
(電流検出部)Mと、ソース電位と同電位のケルビン端
子Kをそれぞれ設けることにより、ミラ一端子Mとケル
ビン端子に間に外付けでセンス抵抗R8RNCEを設け
て、セル比で一部ミラ一端子Mに流れこんだ電流を、ケ
ルビン端子にとミラー端子Mの電位差で検出する構造と
なっていた。
1 “゛
ところで、上記の従来の縦型MOS FETは、センス
抵抗12sgNcgを外付けする構造となっているので
部品点数が増えること、また、電流がドレインDからソ
ースSに素子の許容量を越えて流れ続くと、オーバーパ
ワーにより、その素子は破壊するという欠点があった。
抵抗12sgNcgを外付けする構造となっているので
部品点数が増えること、また、電流がドレインDからソ
ースSに素子の許容量を越えて流れ続くと、オーバーパ
ワーにより、その素子は破壊するという欠点があった。
、の
この発明の縦型MO5FETは、ソース電極の一部を切
り離して形成された電流検出電極に接続されたセンス抵
抗と、ゲート・ソース間に接続され、ドレイン・ソース
間に過電流が流れこんだ時ゲート・ソース間をショート
する補助MOS FETを有している。
り離して形成された電流検出電極に接続されたセンス抵
抗と、ゲート・ソース間に接続され、ドレイン・ソース
間に過電流が流れこんだ時ゲート・ソース間をショート
する補助MOS FETを有している。
岨
上記の構成によると、過電流時には、センス抵抗による
電圧でゲート・ソース間に設けた補助MOS FETが
作動して、ゲート・ソース間をショートシ、ドレイン◆
ソース間を流れる電流を止める保護機能を有している。
電圧でゲート・ソース間に設けた補助MOS FETが
作動して、ゲート・ソース間をショートシ、ドレイン◆
ソース間を流れる電流を止める保護機能を有している。
尖息医
以下、この発明について図面を参照して説明する。
第1図(a)は本発明の一実施例の縦型MOS FET
の平面図で、第1図(b)は第1図(a)におけるA−
A’線の縦断面図である。第2図は第1図の縦型MO8
FETの等価回路図を示す。
の平面図で、第1図(b)は第1図(a)におけるA−
A’線の縦断面図である。第2図は第1図の縦型MO8
FETの等価回路図を示す。
図において、1は縦型MOS FETのゲート電極で、
ミラ一端子2に含まれるセル数を全体のセル数の1/n
とし、ポリシリコンのセンス抵抗4は、この素子の許容
電流I (A)の時に、ミラ一端子2に流れこんだ電流
1/n(A)で、ミラ一端子2がゲート電極゛1とソー
ス電極3の間に設けた補助MO5FETのしきい値電圧
[V+h(v)コとなるように抵抗値[V+h/(1/
n) (Ω)コを設定する。(但しミラ一端子2のFE
Tのオン抵抗に比べて無視できるほど小さい時) ミラ一端子2はアルミニウム配線によりゲート電極1と
ソース電極3の間にある補助MOS FET Qのゲー
トに接続されている。この補助MOS FET Qは、
ゲート電極のポリシリコンで形成され選択的にn型7.
P型8.n型9と形成する。n型ポリシリコン9は、ソ
ース電極3に接続されている。
ミラ一端子2に含まれるセル数を全体のセル数の1/n
とし、ポリシリコンのセンス抵抗4は、この素子の許容
電流I (A)の時に、ミラ一端子2に流れこんだ電流
1/n(A)で、ミラ一端子2がゲート電極゛1とソー
ス電極3の間に設けた補助MO5FETのしきい値電圧
[V+h(v)コとなるように抵抗値[V+h/(1/
n) (Ω)コを設定する。(但しミラ一端子2のFE
Tのオン抵抗に比べて無視できるほど小さい時) ミラ一端子2はアルミニウム配線によりゲート電極1と
ソース電極3の間にある補助MOS FET Qのゲー
トに接続されている。この補助MOS FET Qは、
ゲート電極のポリシリコンで形成され選択的にn型7.
P型8.n型9と形成する。n型ポリシリコン9は、ソ
ース電極3に接続されている。
n型ポリシリコン7は、ゲート電極工に接続されている
。P型ポリシリコン8は、酸化膜5を介してミラ一端子
2によりチャンネルを形成する。
。P型ポリシリコン8は、酸化膜5を介してミラ一端子
2によりチャンネルを形成する。
次に、上記の縦型MOS FETの動作について説明す
る。
る。
ゲート端子1(G)に正の電位が与えられると、ドレイ
ン電極(D)−ソース電極3(s)間がオンする。ドレ
イン−ソース間の電流値に応じて、センス抵抗4 (R
8ENcE)の両端に電圧降下が生じるが、ドレイン−
ソース間の電流値が許容電流未満では、補助MO3FE
T Qのゲート−ソース間の電位差が小さいので、補助
MOS FET Qはオフ状態である。ドレイン−ソー
ス間の電流が許容電流限界値を超えると、センス抵抗4
(Rs□。8)の電圧が補助MO5FETのしきい値
電圧に達して、補助MO3FETがオンする結果、縦型
MO5FETのゲート−ソース間がショートされてこの
縦型MOS FETがオフして、ドレイン−ソース間に
過電流が流れるのを阻止する。
ン電極(D)−ソース電極3(s)間がオンする。ドレ
イン−ソース間の電流値に応じて、センス抵抗4 (R
8ENcE)の両端に電圧降下が生じるが、ドレイン−
ソース間の電流値が許容電流未満では、補助MO3FE
T Qのゲート−ソース間の電位差が小さいので、補助
MOS FET Qはオフ状態である。ドレイン−ソー
ス間の電流が許容電流限界値を超えると、センス抵抗4
(Rs□。8)の電圧が補助MO5FETのしきい値
電圧に達して、補助MO3FETがオンする結果、縦型
MO5FETのゲート−ソース間がショートされてこの
縦型MOS FETがオフして、ドレイン−ソース間に
過電流が流れるのを阻止する。
尖嵐健λ
実施例2は実施例1をPチャンネルに適用した場合であ
り、図示せず。
り、図示せず。
髪肌旦熱策
以上説明したように、この発明はセンス抵抗を内蔵し、
主MOS FETのゲート−ソース間に補助MO5FE
Tを内蔵することにより、センス抵抗で主MOS FE
Tのドレイン・ソース間の過電流を検出し、主MO5F
ETがオーバーパワーで破壊する前に、補5− 助MOS FETがオンして主MO5FETのゲート・
ソース間をショートし、ドレイン・ソース間の電流を止
める。部品を外付けすることなく素子を保護する効果が
ある。
主MOS FETのゲート−ソース間に補助MO5FE
Tを内蔵することにより、センス抵抗で主MOS FE
Tのドレイン・ソース間の過電流を検出し、主MO5F
ETがオーバーパワーで破壊する前に、補5− 助MOS FETがオンして主MO5FETのゲート・
ソース間をショートし、ドレイン・ソース間の電流を止
める。部品を外付けすることなく素子を保護する効果が
ある。
第1図(a)は本発明の一実施例の縦型電界効果トラン
ジスタの平面図、第1図(b)は第1図(a)のA−A
’線の縦断面図、第2図は本発明の一実施例の縦型電界
効果トランジスタの等価回路図である。 第3図は従来の縦型効果効果トランジスタの等価回路図
である。 1・・・ゲート電極、 2・・・ミラ一端子、 3・・・ソース電極、 4・・・センス抵抗、 5・・・酸化膜、 6・・・酸化膜、 7・・・n型ポリシリコン、 6− Aら只− 8・・・P型ポリシリコン、 9・・・n型ポリシリコン、 lO・・・ゲートポリシリコン、 7− Σ さ≦
ジスタの平面図、第1図(b)は第1図(a)のA−A
’線の縦断面図、第2図は本発明の一実施例の縦型電界
効果トランジスタの等価回路図である。 第3図は従来の縦型効果効果トランジスタの等価回路図
である。 1・・・ゲート電極、 2・・・ミラ一端子、 3・・・ソース電極、 4・・・センス抵抗、 5・・・酸化膜、 6・・・酸化膜、 7・・・n型ポリシリコン、 6− Aら只− 8・・・P型ポリシリコン、 9・・・n型ポリシリコン、 lO・・・ゲートポリシリコン、 7− Σ さ≦
Claims (1)
- ソース電極の一部を切り離して形成された電流検出電
極を有し、その電流検出電極は抵抗を介してソース電極
と接続されるとともに、ゲート・ソース間に形成された
補助電界効果トランジスタのゲート電極と接続されてい
ることを特徴とする電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28555789A JPH03145768A (ja) | 1989-10-31 | 1989-10-31 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28555789A JPH03145768A (ja) | 1989-10-31 | 1989-10-31 | 電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03145768A true JPH03145768A (ja) | 1991-06-20 |
Family
ID=17693090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28555789A Pending JPH03145768A (ja) | 1989-10-31 | 1989-10-31 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03145768A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100339959C (zh) * | 2001-10-17 | 2007-09-26 | 费查尔德半导体有限公司 | 具有改善的较小正向电压损耗的半导体器件以及制作方法 |
-
1989
- 1989-10-31 JP JP28555789A patent/JPH03145768A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100339959C (zh) * | 2001-10-17 | 2007-09-26 | 费查尔德半导体有限公司 | 具有改善的较小正向电压损耗的半导体器件以及制作方法 |
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