JPH03145768A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH03145768A JPH03145768A JP28555789A JP28555789A JPH03145768A JP H03145768 A JPH03145768 A JP H03145768A JP 28555789 A JP28555789 A JP 28555789A JP 28555789 A JP28555789 A JP 28555789A JP H03145768 A JPH03145768 A JP H03145768A
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- Japan
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- polysilicon
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- Pending
Links
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- 238000001514 detection method Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 229920005591 polysilicon Polymers 0.000 abstract description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業」ぶりＵ側１訪
本発明は縦型電界効果トランジスタ（以下縦型ＭＯＳ
ＦＥＴという）に関し、特にドレイン・ソース間に流れ
る過電流を検出して保護する機能を有する縦型ＭＯ５Ｆ
ＥＴに関する。
ＦＥＴという）に関し、特にドレイン・ソース間に流れ
る過電流を検出して保護する機能を有する縦型ＭＯ５Ｆ
ＥＴに関する。
従肢＠伎籠
従来、この種のＭＯＳ ＦＥＴは、Ｎチャンネル型を例
にとると、第３図に示す様に、セルの一部にミラ一端子
（電流検出部）Ｍと、ソース電位と同電位のケルビン端
子Ｋをそれぞれ設けることにより、ミラ一端子Ｍとケル
ビン端子に間に外付けでセンス抵抗Ｒ８ＲＮＣＥを設け
て、セル比で一部ミラ一端子Ｍに流れこんだ電流を、ケ
ルビン端子にとミラー端子Ｍの電位差で検出する構造と
なっていた。
にとると、第３図に示す様に、セルの一部にミラ一端子
（電流検出部）Ｍと、ソース電位と同電位のケルビン端
子Ｋをそれぞれ設けることにより、ミラ一端子Ｍとケル
ビン端子に間に外付けでセンス抵抗Ｒ８ＲＮＣＥを設け
て、セル比で一部ミラ一端子Ｍに流れこんだ電流を、ケ
ルビン端子にとミラー端子Ｍの電位差で検出する構造と
なっていた。
１ “゛
ところで、上記の従来の縦型ＭＯＳ ＦＥＴは、センス
抵抗１２ｓｇＮｃｇを外付けする構造となっているので
部品点数が増えること、また、電流がドレインＤからソ
ースＳに素子の許容量を越えて流れ続くと、オーバーパ
ワーにより、その素子は破壊するという欠点があった。
抵抗１２ｓｇＮｃｇを外付けする構造となっているので
部品点数が増えること、また、電流がドレインＤからソ
ースＳに素子の許容量を越えて流れ続くと、オーバーパ
ワーにより、その素子は破壊するという欠点があった。
、の
この発明の縦型ＭＯ５ＦＥＴは、ソース電極の一部を切
り離して形成された電流検出電極に接続されたセンス抵
抗と、ゲート・ソース間に接続され、ドレイン・ソース
間に過電流が流れこんだ時ゲート・ソース間をショート
する補助ＭＯＳ ＦＥＴを有している。
り離して形成された電流検出電極に接続されたセンス抵
抗と、ゲート・ソース間に接続され、ドレイン・ソース
間に過電流が流れこんだ時ゲート・ソース間をショート
する補助ＭＯＳ ＦＥＴを有している。
岨
上記の構成によると、過電流時には、センス抵抗による
電圧でゲート・ソース間に設けた補助ＭＯＳ ＦＥＴが
作動して、ゲート・ソース間をショートシ、ドレイン◆
ソース間を流れる電流を止める保護機能を有している。
電圧でゲート・ソース間に設けた補助ＭＯＳ ＦＥＴが
作動して、ゲート・ソース間をショートシ、ドレイン◆
ソース間を流れる電流を止める保護機能を有している。
尖息医
以下、この発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例の縦型ＭＯＳ ＦＥＴ
の平面図で、第１図（ｂ）は第１図（ａ）におけるＡ−
Ａ’線の縦断面図である。第２図は第１図の縦型ＭＯ８
ＦＥＴの等価回路図を示す。
の平面図で、第１図（ｂ）は第１図（ａ）におけるＡ−
Ａ’線の縦断面図である。第２図は第１図の縦型ＭＯ８
ＦＥＴの等価回路図を示す。
図において、１は縦型ＭＯＳ ＦＥＴのゲート電極で、
ミラ一端子２に含まれるセル数を全体のセル数の１／ｎ
とし、ポリシリコンのセンス抵抗４は、この素子の許容
電流Ｉ （Ａ）の時に、ミラ一端子２に流れこんだ電流
１／ｎ（Ａ）で、ミラ一端子２がゲート電極゛１とソー
ス電極３の間に設けた補助ＭＯ５ＦＥＴのしきい値電圧
［Ｖ＋ｈ（ｖ）コとなるように抵抗値［Ｖ＋ｈ／（１／
ｎ） （Ω）コを設定する。（但しミラ一端子２のＦＥ
Ｔのオン抵抗に比べて無視できるほど小さい時） ミラ一端子２はアルミニウム配線によりゲート電極１と
ソース電極３の間にある補助ＭＯＳ ＦＥＴ Ｑのゲー
トに接続されている。この補助ＭＯＳ ＦＥＴ Ｑは、
ゲート電極のポリシリコンで形成され選択的にｎ型７．
Ｐ型８．ｎ型９と形成する。ｎ型ポリシリコン９は、ソ
ース電極３に接続されている。
ミラ一端子２に含まれるセル数を全体のセル数の１／ｎ
とし、ポリシリコンのセンス抵抗４は、この素子の許容
電流Ｉ （Ａ）の時に、ミラ一端子２に流れこんだ電流
１／ｎ（Ａ）で、ミラ一端子２がゲート電極゛１とソー
ス電極３の間に設けた補助ＭＯ５ＦＥＴのしきい値電圧
［Ｖ＋ｈ（ｖ）コとなるように抵抗値［Ｖ＋ｈ／（１／
ｎ） （Ω）コを設定する。（但しミラ一端子２のＦＥ
Ｔのオン抵抗に比べて無視できるほど小さい時） ミラ一端子２はアルミニウム配線によりゲート電極１と
ソース電極３の間にある補助ＭＯＳ ＦＥＴ Ｑのゲー
トに接続されている。この補助ＭＯＳ ＦＥＴ Ｑは、
ゲート電極のポリシリコンで形成され選択的にｎ型７．
Ｐ型８．ｎ型９と形成する。ｎ型ポリシリコン９は、ソ
ース電極３に接続されている。
ｎ型ポリシリコン７は、ゲート電極工に接続されている
。Ｐ型ポリシリコン８は、酸化膜５を介してミラ一端子
２によりチャンネルを形成する。
。Ｐ型ポリシリコン８は、酸化膜５を介してミラ一端子
２によりチャンネルを形成する。
次に、上記の縦型ＭＯＳ ＦＥＴの動作について説明す
る。
る。
ゲート端子１（Ｇ）に正の電位が与えられると、ドレイ
ン電極（Ｄ）−ソース電極３（ｓ）間がオンする。ドレ
イン−ソース間の電流値に応じて、センス抵抗４ （Ｒ
８ＥＮｃＥ）の両端に電圧降下が生じるが、ドレイン−
ソース間の電流値が許容電流未満では、補助ＭＯ３ＦＥ
Ｔ Ｑのゲート−ソース間の電位差が小さいので、補助
ＭＯＳ ＦＥＴ Ｑはオフ状態である。ドレイン−ソー
ス間の電流が許容電流限界値を超えると、センス抵抗４
（Ｒｓ□。８）の電圧が補助ＭＯ５ＦＥＴのしきい値
電圧に達して、補助ＭＯ３ＦＥＴがオンする結果、縦型
ＭＯ５ＦＥＴのゲート−ソース間がショートされてこの
縦型ＭＯＳ ＦＥＴがオフして、ドレイン−ソース間に
過電流が流れるのを阻止する。
ン電極（Ｄ）−ソース電極３（ｓ）間がオンする。ドレ
イン−ソース間の電流値に応じて、センス抵抗４ （Ｒ
８ＥＮｃＥ）の両端に電圧降下が生じるが、ドレイン−
ソース間の電流値が許容電流未満では、補助ＭＯ３ＦＥ
Ｔ Ｑのゲート−ソース間の電位差が小さいので、補助
ＭＯＳ ＦＥＴ Ｑはオフ状態である。ドレイン−ソー
ス間の電流が許容電流限界値を超えると、センス抵抗４
（Ｒｓ□。８）の電圧が補助ＭＯ５ＦＥＴのしきい値
電圧に達して、補助ＭＯ３ＦＥＴがオンする結果、縦型
ＭＯ５ＦＥＴのゲート−ソース間がショートされてこの
縦型ＭＯＳ ＦＥＴがオフして、ドレイン−ソース間に
過電流が流れるのを阻止する。
尖嵐健λ
実施例２は実施例１をＰチャンネルに適用した場合であ
り、図示せず。
り、図示せず。
髪肌旦熱策
以上説明したように、この発明はセンス抵抗を内蔵し、
主ＭＯＳ ＦＥＴのゲート−ソース間に補助ＭＯ５ＦＥ
Ｔを内蔵することにより、センス抵抗で主ＭＯＳ ＦＥ
Ｔのドレイン・ソース間の過電流を検出し、主ＭＯ５Ｆ
ＥＴがオーバーパワーで破壊する前に、補５− 助ＭＯＳ ＦＥＴがオンして主ＭＯ５ＦＥＴのゲート・
ソース間をショートし、ドレイン・ソース間の電流を止
める。部品を外付けすることなく素子を保護する効果が
ある。
主ＭＯＳ ＦＥＴのゲート−ソース間に補助ＭＯ５ＦＥ
Ｔを内蔵することにより、センス抵抗で主ＭＯＳ ＦＥ
Ｔのドレイン・ソース間の過電流を検出し、主ＭＯ５Ｆ
ＥＴがオーバーパワーで破壊する前に、補５− 助ＭＯＳ ＦＥＴがオンして主ＭＯ５ＦＥＴのゲート・
ソース間をショートし、ドレイン・ソース間の電流を止
める。部品を外付けすることなく素子を保護する効果が
ある。
第１図（ａ）は本発明の一実施例の縦型電界効果トラン
ジスタの平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ
’線の縦断面図、第２図は本発明の一実施例の縦型電界
効果トランジスタの等価回路図である。 第３図は従来の縦型効果効果トランジスタの等価回路図
である。 １・・・ゲート電極、 ２・・・ミラ一端子、 ３・・・ソース電極、 ４・・・センス抵抗、 ５・・・酸化膜、 ６・・・酸化膜、 ７・・・ｎ型ポリシリコン、 ６− Ａら只− ８・・・Ｐ型ポリシリコン、 ９・・・ｎ型ポリシリコン、 ｌＯ・・・ゲートポリシリコン、 ７− Σ さ≦
ジスタの平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ
’線の縦断面図、第２図は本発明の一実施例の縦型電界
効果トランジスタの等価回路図である。 第３図は従来の縦型効果効果トランジスタの等価回路図
である。 １・・・ゲート電極、 ２・・・ミラ一端子、 ３・・・ソース電極、 ４・・・センス抵抗、 ５・・・酸化膜、 ６・・・酸化膜、 ７・・・ｎ型ポリシリコン、 ６− Ａら只− ８・・・Ｐ型ポリシリコン、 ９・・・ｎ型ポリシリコン、 ｌＯ・・・ゲートポリシリコン、 ７− Σ さ≦
Claims (1)
- ソース電極の一部を切り離して形成された電流検出電
極を有し、その電流検出電極は抵抗を介してソース電極
と接続されるとともに、ゲート・ソース間に形成された
補助電界効果トランジスタのゲート電極と接続されてい
ることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28555789A JPH03145768A (ja) | 1989-10-31 | 1989-10-31 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28555789A JPH03145768A (ja) | 1989-10-31 | 1989-10-31 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03145768A true JPH03145768A (ja) | 1991-06-20 |
Family
ID=17693090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28555789A Pending JPH03145768A (ja) | 1989-10-31 | 1989-10-31 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03145768A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100339959C (zh) * | 2001-10-17 | 2007-09-26 | 费查尔德半导体有限公司 | 具有改善的较小正向电压损耗的半导体器件以及制作方法 |
-
1989
- 1989-10-31 JP JP28555789A patent/JPH03145768A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100339959C (zh) * | 2001-10-17 | 2007-09-26 | 费查尔德半导体有限公司 | 具有改善的较小正向电压损耗的半导体器件以及制作方法 |
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