CN104201208A - 一种恒流jfet器件及其制造方法 - Google Patents
一种恒流jfet器件及其制造方法 Download PDFInfo
- Publication number
- CN104201208A CN104201208A CN201410425842.1A CN201410425842A CN104201208A CN 104201208 A CN104201208 A CN 104201208A CN 201410425842 A CN201410425842 A CN 201410425842A CN 104201208 A CN104201208 A CN 104201208A
- Authority
- CN
- China
- Prior art keywords
- photoetching
- specially
- energy
- inject
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 230000005669 field effect Effects 0.000 title abstract 2
- 238000005516 engineering process Methods 0.000 claims abstract description 12
- 238000001259 photo etching Methods 0.000 claims description 81
- 239000003292 glue Substances 0.000 claims description 38
- 238000002347 injection Methods 0.000 claims description 38
- 239000007924 injection Substances 0.000 claims description 38
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 22
- 238000009826 distribution Methods 0.000 claims description 22
- 229910052760 oxygen Inorganic materials 0.000 claims description 22
- 239000001301 oxygen Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- 238000002360 preparation method Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 2
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
- H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明涉及半导体技术，具体的说是涉及一种恒流JFET器件及其制造方法。本发明的恒流JFET器件，其特征在于所述P+表面栅极区5和P+背面栅极区2的结深为不均匀的，从靠近N+漏极区6的一端到靠近N+源极区7的一端P+表面栅极区5的结深逐渐增加，从靠近N+漏极区6的一端到靠近N+源极区7的一端P+背面栅极区2的结深也逐渐增加。本发明的有益效果为，恒流特性较好，能够满足更小恒流精度的需求。本发明尤其适用于恒流JFET器件及其制造。
Description
技术领域
本发明涉及半导体技术，具体的说是涉及一种恒流JFET器件及其制造方法。
背景技术
随着LED灯的广泛使用，LED恒流驱动也迅速占领市场，恒流JFET器件是专为小功率LED设计的恒流驱动器，它能在4V～150V的宽电压范围内实现恒定电流输出，而且可以实现±15％的恒流精度，可与LED灯珠搭配，广泛应用于室内照明。图1是恒流驱动LED的一种方案，由于输出电压较高，该方案特别适合电流值为5mA～500mA的LED应用，尤其适合高压LED。该方案总共包括6个元器件，简单实用，且低成本。图1中，交流市电通过D1—D4和C1构成的全波整流电路后直接驱动恒流器件和LED灯串。图2是恒流驱动LED的另外一种方案，新加入的电阻Radj可根据不同的LED适当调节电流。其驱动电路结构简单，成本极低，而提供恒流的核心就是一个常开通的n沟道JFET器件，但是目前的JFET器件恒流精度较差，不能很好的满足恒流源电路的应用。
发明内容
本发明所要解决的，就是针对上述JFET器件存在的精度问题，提出一种恒流JFET器件及其制造方法。
本发明解决上述技术问题所采用的技术方案是：一种JFET器件，其元胞结构包括P型衬底1和设置在P型衬底1上层的N-沟道外延层3；所述N-沟道外延层3的两端设置有P+隔离区4，所述N-沟道外延层3低端设置有P+埋层背面栅极区2，所述P+埋层背面栅极区2与P型衬底1上表面连接；所述N-沟道外延层3中设置有相互独立的P+表面栅极区5、N+漏极区6和N+源极区7，其中P+表面栅极区5位于N+漏极区6和N+源极区7之间；所述N-沟道外延层3的上端面设置有介质层8，所述P+表面栅极区5的上端面设置有栅极金属10，所述N+漏极区6的上端面设置有漏极金属9，所述N+源极区7的上端面设置有源极金属11；其特征在于，所述P+表面栅极区5和P+背面栅极区2的结深为不均匀的，从靠近N+漏极区6的一端到靠近N+源极区7的一端P+表面栅极区5的结深逐渐增加，从靠近N+漏极区6的一端到靠近N+源极区7的一端P+背面栅极区2的结深逐渐增加。
本发明总的技术方案，提出不均匀结深的双栅极区JFET(DV-JFET)结构，利用P+表面栅极区5和P+背面栅极区2的结深的变化来减弱沟道长度调制效应，从而实现在宽电压输入范围内，输出电流的变化率小的目的。
具体的，P+表面栅极区5的结深从靠近N+漏极区6的一端到靠近N+源极区7的一端呈现为3次递增，所述P+背面栅极区2的结深从靠近N+漏极区6的一端到靠近N+源极区7的一端呈现为3次递增。
一种恒流JFET器件的制造方法，其特征在于，包括以下步骤：
第一步：选择单晶片，制备P型衬底1；
第二步：采用光刻和离子注入工艺，将P型杂质注入P型衬底1上表面形成结深不均匀的P+埋层背面栅极区2，具体为采用多次光刻、多次不同注入能量的方式或者多次光刻、多次相同注入能量和多次推结的方式；
第三步：在P型衬底1上表面生长N-沟道外延层3；
第四步：采用光刻和离子注入工艺，在N型外延层3的两端生成P型隔离区4；
第五步：在N-沟道外延层3上表面生长场氧化层，所述场氧化层的厚度为
第六步：采用光刻工艺，在N型外延层3上表面进行有源区刻蚀，为后续有源区内的源漏栅区注入刻蚀出有源区；
第七步：采用光刻和离子注入工艺，在N型外延层3上表面形成P+表面栅极区5，所述P+表面栅极区5的结深为不均匀的，具体为采用多次光刻、多次不同注入能量的方式或者采用多次光刻、多次相同能量注入和多次推结的方式；
第八步：采用光刻和离子注入工艺，在N型外延层3上表面形成N+漏极区6和N+源极区7注入，其中P+表面栅极区5位于N+漏极区6和N+源极区7之间；
第九步：采用光刻工艺刻蚀出接触孔；
第十步：在P+表面栅极区5的上端面淀积栅极金属10，在N+漏极区6的上端面淀积漏极金属9，在N+源极区7的上端面淀积源极金属11。
具体的，所述第二步中P+埋层背面栅极区2的注入方式为采用3次光刻和3次不同的注入能量的方式，具体为：
一次光刻后进行P+埋层背面栅极区2的第一次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～40KeV；
二次光刻后进行P+埋层背面栅极区2的第二次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～60KeV；
三次光刻后进行P+埋层背面栅极区2的第三次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV；。
具体的，所述第二步中P+埋层背面栅极区2注入方式为采用3次光刻、3次相同能量注入和3次推结的方式，具体为：
一次光刻后进行P+埋层背面栅极区2第一次注入推阱；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～30min；
二次光刻后进行P+埋层背面栅极区2的第二次注入推阱；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～50min；
三次光刻后进行P+埋层背面栅极区2第三次注入推阱；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～100min。
具体的，所述第七步中P+表面栅极区5的注入方式为采用3次光刻和3次不同的注入能量的方式，具体为：
一次光刻后进行P+表面栅极区5的第一次注入；具体为采用带胶注入，离子注入条件为：1e15～8e18cm-2、能量20～40KeV；
二次光刻后进行P+表面栅极区5的第二次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～60KeV；
三次光刻后进行P+表面栅极区5的第三次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV。
具体的，所述第七步中P+表面栅极区5注入方式为采用3次光刻、3次相同能量注入和3次推结，具体为：
一次光刻后进行P+表面栅极区5第一次注入推阱；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～30min；
二次光刻后进行P+表面栅极区5的第二次注入推阱；具体为采用带胶注入，离子注入条件为：离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～50min；
三次光刻后进行P+表面栅极区5第三次注入推阱；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～100min。。
本发明的有益效果为，在制作工艺并不复杂的基础上，器件恒流特性较好，在宽电压输入范围内，输出电流的变化率很小，恒流性能相比于传统JFET结构有大幅度的提升，能够满足更小恒流精度的需求，特别适合小功率LED灯恒流驱动。
附图说明
图1是LED驱动及应用电路示意图；
图2是另一种LED驱动及应用电路示意图；
图3是本发明的DV-JFET器件结构示意图；
图4是本发明的DV-JFET与传统JFET以及SV-JFET的恒流特性对比示意图；
图5是本发明的恒流器件制造方法工艺步骤中P衬底结构示意图；
图6是本发明的恒流器件制造方法工艺步骤中P+埋层背面栅极区第一次光刻注入推结的结构示意图；
图7是本发明的恒流器件制造方法工艺步骤中P+埋层背面栅极区第二次光刻注入推结的结构示意图；
图8是本发明的恒流器件制造方法工艺步骤中P+埋层背面栅极区第三次光刻注入推结的结构示意图；
图9是本发明的恒流器件制造方法工艺步骤中N-沟道外延层的结构图；
图10是本发明的恒流器件制造方法工艺步骤中隔离区P+注入结构示意图；
图11是本发明的恒流器件制造方法工艺步骤中P+表面栅极区的第一次光刻注入推结后的结构示意图；
图12是本发明的恒流器件制造方法工艺步骤中P+表面栅极区的第二次光刻注入推结后的结构示意图；
图13是本发明的恒流器件制造方法工艺步骤中P+表面栅极区的第三次光刻注入推结后的结构示意图；
图14是本发明的恒流器件制造方法工艺步骤中源漏N+注入结构示意图；
图15是本发明的恒流器件制造方法工艺步骤中刻蚀AL之后结构示意图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
如图3所示，本发明的一种JFET器件，其元胞结构包括P型衬底1和设置在P型衬底1上的N-沟道外延层3，所述N-沟道外延层3的两端设置有P+隔离区4，所述N-沟道外延层3底端设置有P+埋层背面栅极区2，所述N-沟道外延层3中设置有相互独立的P+表面栅极区5、N+漏极区6和N+源极区7，其中P+表面栅极区5位于N+漏极区6和N+源极区7之间，所述N-沟道外延层3的上端面设置有介质层8，所述P+表面栅极区5的上端面设置有栅极金属10，所述N+漏极区6的上端面设置有漏极金属9，所述N+源极区7的上端面设置有源极金属11。其特征在于所述P+表面栅极区5和P+背面栅极区2的结深为不均匀的，从靠近N+漏极区6的一端到靠近N+源极区7的一端P+表面栅极区5的结深逐渐增加，从靠近N+漏极区6的一端到靠近N+源极区7的一端P+背面栅极区2的结深也逐渐增加。
本发明的工作原理为：该不均匀结深的双栅JFET(DV-JFET)器件属于常开器件，在漏源之间加上正向电压，当沟道出现夹断后，随着漏源电压的增大，电流趋向于恒定。本发明采用P+埋层背面栅极区2和P+表面栅极区5的多次光刻、多次注入或者采用多次光刻-多次注入-多次推结，形成了图3所示的从漏区到源区，栅区的结深是逐渐增加的双栅JFET，其优点在于使器件恒流特性变得更好，原因是在漏端加上正电压，当沟道出现夹断后，由于斜坡栅的作用，会使夹断点更慢的向源端靠近，所以可以说是沟道长度调制效应减小，也就使得恒流特性变的更好，从而利用结深的变化来减弱沟道长度调制效应，在宽电压输入范围内，输出电流的变化率小。如图4所示，为传统的JFET(CT-JFET)器件、单缓变结深栅JFET(SV-JFET)和本发明的双缓变结深栅(DV-JFET)器件在相同条件下的恒流特性对比示意图，线型为正方形的代表传统的JFET器件，线型为圆形的代表SV-JFET、线型为正三角形的代表本发明的DV-JFET。当输入电压从20V到80V(栅极零偏置的条件下)，CT-JFET、SV-JFET和本发明的DV-JFET的电流变化率依次为18.24％、9.85％和1.20％。通过对比可得出，本发明DV-JFET的恒流率远远高于CT-JFET和SV-JFET器件。
本发明的器件主要通过硅片制备——P+埋层背栅第一次注入和推结--P+埋层背栅第二次注入和推结--P+埋层背栅第三次注入和推结——N-外延生长——P+型隔离区注入——P+表面栅极区第一次注入和推结——P+表面栅极第二次注入和推结——P+表面栅极第三次注入和推结——N+源区和漏区注入——接触孔刻蚀——金属淀积、刻蚀——合金——钝化——退火等工艺步骤制备。
实施例1：
本例中的两个栅极区均采用三次光刻-三次不同的注入能量形成，具体为：
第一步：选择缺陷较少的NTD<111>单晶片，单晶片的片厚范围为400～700μm，电阻率范围为0.01～0.5Ω·cm，打标清洗、烘干待用，如图5所示；
第二步：第一次光刻，首先在晶片上生长一层薄氧化层，接着进行P+埋层背面栅极区2第一次注入，具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～40KeV，如图6所示；
第三步；第二次光刻，P+埋层背面栅极区2的第二次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～60KeV，如图7所示；
第四步；第三次光刻，P+埋层背面栅极区2的第三次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，如图8所示；
第五步：硅片表面生长N型沟道外延层3，温度在1100℃～1150℃，厚度为3～25μm，电阻率为0.1～1Ω·cm，如图9所示；
第六步：四次光刻，光刻后在N-型外延层3的两端进行P+型隔离区4注入，具体为采用去胶注入，在注入之前生长40～100nm厚的氧化层，离子注入条件为：剂量1e16～8e18cm-2、能量40～100KeV，再分布条件为：无氧条件，温度1100～1150℃、时间100min～120min，如图10所示；
第七步：场氧化层生长，厚度在
第八步：五次光刻，有源区刻蚀，为后续有源区内的源漏栅区注入刻蚀出有源区；
第九步：六次光刻，P+表面栅极区5的第一次注入；具体为采用带胶注入，离子注入条件为：1e15～8e18cm-2、能量20～40KeV，如图11所示；
第九步：七次光刻，P+表面栅极区5的第二次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～60KeV，如图12所示；
第九步：八次光刻，P+表面栅极区5的第三次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，如图13所示；
第十步：九次光刻，N+漏极区6和N+源极区7注入，具体采用带胶注入，在注入之前生长40～100nm厚的氧化层，离子注入条件为剂量1e16～8e18cm-2、能量60～80KeV，，再分布条件为：无氧条件，温度1100～1150℃、时间230min～250min，如图14所示；
第十一步：十次光刻，刻蚀出接触孔；
第十二步：金属淀积，在P+表面栅极区5的上端面淀积栅极金属10，在N+漏极区6的上端面淀积漏极金属9，在N+源极区7的上端面淀积源极金属11，十一次光刻、反刻铝，合金钝化，如图15所示。
实施例2：
本例中的两个栅极区均采用三次光刻-三次相同的注入能量-不同推结形成，具体为：
第一步：选择缺陷较少的NTD<111>单晶片，片厚范围为400～700μm，电阻率范围为0.01～0.5Ω·cm，打标和清洗、烘干待用，如图5所示；
第二步：第一次光刻，首先在晶片上生长一层薄氧化层，接着进行P+埋层背面栅极区2第一次注入，具体采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～30min，如图6所示；
第三步；第二次光刻，P+埋层背面栅极区2的第二次注入；具体采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～50min，如图7所示；
第四步；第三次光刻，P+埋层背面栅极区2的第三次注入；具体采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～100min，如图8所示；
第五步：硅片表面生长N型外延层3，温度在1100℃～1150℃，厚度为3～25μm，电阻率为0.1～1Ω·cm，如图9所示；
第六步：四次光刻，光刻后在N-型外延层3的两端进行P+型隔离区4注入，具体为采用去胶注入，在注入之前生长40～100nm厚的氧化层，离子注入条件为：剂量1e16～8e18cm-2、能量40～100KeV，再分布条件为：无氧条件，温度1100～1150℃、时间100min～120min；，如图10所示；
第七步：场氧化层生长，厚度在
第八步：五次光刻，有源区刻蚀，为后续有源区内的源漏栅区注入刻蚀出有源区；
第九步：六次光刻，P+表面栅极区5的第一次注入；具体采用带胶注入，离子注入条件为：：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～30min，如图11所示；
第九步：七次光刻，P+表面栅极区5的第二次注入；具体采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～50min，如图12所示；
第九步：八次光刻，P+表面栅极区5的第三次注入；具体采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～100min；如图13所示；
第十步：九次光刻，N+漏极区6和N+源极区7注入，具体采用带胶注入，在注入之前生长40～100nm厚的氧化层，离子注入条件为：剂量1e16～8e18cm-2、能量60～80KeV，再分布条件为：无氧条件，温度1100～1150℃、时间230min～250min，如图14所示；
第十一步：十次光刻，刻蚀出接触孔；
第十二步：金属淀积，在P+表面栅极区5的上端面淀积栅极金属10，在N+漏极区6的上端面淀积漏极金属9，在N+源极区7的上端面淀积源极金属11，十一次光刻、反刻铝，合金钝化，如图15所示。
Claims (6)
1.一种恒流JFET器件，其元胞结构包括P型衬底(1)和设置在P型衬底(1)上层的N-沟道外延层(3)；所述N-沟道外延层(3)的两端设置有P+隔离区(4)，所述N-沟道外延层(3)低端设置有P+埋层背面栅极区(2)，所述P+埋层背面栅极区(2)与P型衬底(1)上表面连接；所述N-沟道外延层(3)中设置有相互独立的P+表面栅极区(5)、N+漏极区(6)和N+源极区(7)，其中P+表面栅极区(5)位于N+漏极区(6)和N+源极区(7)之间；所述N-沟道外延层(3)的上端面设置有介质层(8)，所述P+表面栅极区(5)的上端面设置有栅极金属(10)，所述N+漏极区(6)的上端面设置有漏极金属(9)，所述N+源极区(7)的上端面设置有源极金属(11)；其特征在于，所述P+表面栅极区(5)和P+背面栅极区(2)的结深为不均匀的，从靠近N+漏极区(6)的一端到靠近N+源极区(7)的一端P+表面栅极区(5)的结深逐渐增加，从靠近N+漏极区(6)的一端到靠近N+源极区(7)的一端P+背面栅极区(2)的结深逐渐增加。
2.一种恒流JFET器件的制造方法，其特征在于，包括以下步骤：
第一步：选择单晶片，制备P型衬底(1)；
第二步：采用光刻和离子注入工艺，将P型杂质注入P型衬底(1)上表面形成结深不均匀的P+埋层背面栅极区(2)，具体为采用多次光刻、多次不同注入能量的方式或者多次光刻、多次相同注入能量和多次推结的方式；
第三步：在P型衬底(1)上表面生长N-沟道外延层(3)；
第四步：采用光刻和离子注入工艺，在N型外延层(3)的两端生成P型隔离区(4)；
第五步：在N-沟道外延层(3)上表面生长场氧化层，所述场氧化层的厚度为
第六步：采用光刻工艺，在N型外延层(3)上表面进行有源区刻蚀，为后续有源区内的源漏栅区注入刻蚀出有源区；
第七步：采用光刻和离子注入工艺，在N型外延层(3)上表面形成P+表面栅极区(5)，所述P+表面栅极区(5)的结深为不均匀的，具体为采用多次光刻、多次不同注入能量的方式或者采用多次光刻、多次相同能量注入和多次推结的方式；
第八步：采用光刻和离子注入工艺，在N型外延层(3)上表面形成N+漏极区(6)和N+源极区(7)注入，其中P+表面栅极区(5)位于N+漏极区(6)和N+源极区(7)之间；
第九步：采用光刻工艺刻蚀出接触孔；
第十步：在P+表面栅极区(5)的上端面淀积栅极金属(10)，在N+漏极区(6)的上端面淀积漏极金属(9)，在N+源极区(7)的上端面淀积源极金属(11)。
3.根据权利要求2所述的一种JFET器件的制造方法，其特征在于，所述第二步中P+埋层背面栅极区(2)的注入方式为采用3次光刻和3次不同的注入能量的方式，具体为：
一次光刻后进行P+埋层背面栅极区(2)的第一次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～40KeV；
二次光刻后进行P+埋层背面栅极区(2)的第二次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～60KeV；
三次光刻后进行P+埋层背面栅极区(2)的第三次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV。
4.根据权利要求2所述的一种JFET器件的制造方法，其特征在于，所述第二步中P+埋层背面栅极区(2)注入方式为采用3次光刻、3次相同能量注入和3次推结的方式，具体为：
一次光刻后进行P+埋层背面栅极区(2)第一次注入推阱；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～30min；
二次光刻后进行P+埋层背面栅极区(2)的第二次注入推阱；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～50min；
三次光刻后进行P+埋层背面栅极区(2)第三次注入推阱；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～100min。
5.根据权利要求2至4任意一项所述的一种JFET器件的制造方法，其特征在于，所述第七步中P+表面栅极区(5)的注入方式为采用3次光刻和3次不同的注入能量的方式，具体为：
一次光刻后进行P+表面栅极区(5)的第一次注入；具体为采用带胶注入，离子注入条件为：1e15～8e18cm-2、能量20～40KeV；
二次光刻后进行P+表面栅极区(5)的第二次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～60KeV；
三次光刻后进行P+表面栅极区(5)的第三次注入；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV。
6.根据权利要求2至4任意一项所述的一种JFET器件的制造方法，其特征在于，所述 第七步中P+表面栅极区(5)注入方式为采用3次光刻、3次相同能量注入和3次推结，具体为：
一次光刻后进行P+表面栅极区(5)第一次注入推阱；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～30min；
二次光刻后进行P+表面栅极区(5)的第二次注入推阱；具体为采用带胶注入，离子注入条件为：离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～50min；
三次光刻后进行P+表面栅极区(5)第三次注入推阱；具体为采用带胶注入，离子注入条件为：剂量1e15～8e18cm-2、能量20～80KeV，推阱再分布条件为：无氧条件，温度950～1000℃、时间25min～100min。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410425842.1A CN104201208B (zh) | 2014-08-26 | 2014-08-26 | 一种恒流jfet器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410425842.1A CN104201208B (zh) | 2014-08-26 | 2014-08-26 | 一种恒流jfet器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104201208A true CN104201208A (zh) | 2014-12-10 |
| CN104201208B CN104201208B (zh) | 2016-11-30 |
Family
ID=52086476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410425842.1A Expired - Fee Related CN104201208B (zh) | 2014-08-26 | 2014-08-26 | 一种恒流jfet器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104201208B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108305903A (zh) * | 2018-02-27 | 2018-07-20 | 上海华虹宏力半导体制造有限公司 | Jfet及其制造方法 |
| CN109427913A (zh) * | 2017-08-29 | 2019-03-05 | 新唐科技股份有限公司 | 半导体装置及其制造方法 |
| CN109728100A (zh) * | 2017-10-30 | 2019-05-07 | 亚德诺半导体无限责任公司 | 低栅极电流结型场效应晶体管器件架构 |
| WO2023171139A1 (ja) * | 2022-03-10 | 2023-09-14 | ローム株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101964363A (zh) * | 2010-08-06 | 2011-02-02 | 电子科技大学 | 一种具有阶梯状缓冲层结构的金属半导体场效应晶体管 |
| CN103646965B (zh) * | 2013-12-25 | 2016-05-11 | 电子科技大学 | 一种jfet器件及其制造方法 |
-
2014
- 2014-08-26 CN CN201410425842.1A patent/CN104201208B/zh not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109427913A (zh) * | 2017-08-29 | 2019-03-05 | 新唐科技股份有限公司 | 半导体装置及其制造方法 |
| CN109728100A (zh) * | 2017-10-30 | 2019-05-07 | 亚德诺半导体无限责任公司 | 低栅极电流结型场效应晶体管器件架构 |
| CN108305903A (zh) * | 2018-02-27 | 2018-07-20 | 上海华虹宏力半导体制造有限公司 | Jfet及其制造方法 |
| WO2023171139A1 (ja) * | 2022-03-10 | 2023-09-14 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104201208B (zh) | 2016-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103646965B (zh) | 一种jfet器件及其制造方法 | |
| CN104201208B (zh) | 一种恒流jfet器件及其制造方法 | |
| CN108493234A (zh) | 一种鳍式沟道的氧化镓基垂直场效应晶体管及其制备方法 | |
| CN107093623A (zh) | 一种具有宽带隙衬底材料的垂直双扩散金属氧化物半导体场效应管 | |
| CN106449744B (zh) | 一种具有栅极内嵌二极管的沟槽栅igbt及其制备方法 | |
| CN105895671A (zh) | 超低功耗半导体功率器件及制备方法 | |
| CN104201198A (zh) | 隧穿晶体管结构及其制造方法 | |
| CN105261638A (zh) | 一种具有鳍型沟道结构的薄膜晶体管及其制备方法 | |
| CN104134687A (zh) | 一种半导体器件终端环的拐角结构、制造工艺及光掩膜板 | |
| WO2021169381A1 (zh) | 一种优化电特性的dmos | |
| CN105047724A (zh) | 一种横向恒流二极管及其制造方法 | |
| CN205564758U (zh) | 超低功耗半导体功率器件 | |
| CN105609569B (zh) | 恒流二极管结构及其形成方法 | |
| CN205376538U (zh) | 恒流二极管结构 | |
| CN103972295A (zh) | 一种jfet器件及其制造方法 | |
| CN111863948A (zh) | 一种带栅源桥的GaN基P-GaN增强型HEMT器件及其制备方法 | |
| CN208062057U (zh) | 一种鳍式沟道的氧化镓基垂直场效应晶体管 | |
| CN108598159A (zh) | 具有宽带隙半导体材料/硅半导体材料异质结的绝缘栅双极晶体管及其制作方法 | |
| CN103956385A (zh) | 一种jfet器件及其制造方法 | |
| CN204271088U (zh) | 一种新型沟槽mosfet单元 | |
| CN105742179B (zh) | 一种igbt器件的制备方法 | |
| CN209626226U (zh) | 一种新型屏蔽栅功率mos的器件 | |
| CN103996622B (zh) | 一种制作vdmos的方法 | |
| CN103972302A (zh) | 一种jfet器件及其制造方法 | |
| CN105932043A (zh) | 具有超势垒集电极结构的igbt器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20161130 Termination date: 20190826 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |