CN109427913A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明实施例提供一种半导体装置，包含半导体基底，具有第一导电类型，深井区设置于半导体基底内，具有与第一导电类型相反的第二导电类型，第一井区设置于半导体基底内且具有第二导电类型，其中第一井区位于深井区上方，且第一井区的一部分邻接深井区，第一掺杂区、第二掺杂区和第三掺杂区设置于第一井区内，其中第一和三掺杂区具有第二导电类型，且第二掺杂区具有第一导电类型，以及顶层设置于第一井区内且具有第一导电类型，其中顶层位于第一和二掺杂区之间，且顶层与第二掺杂区之间相隔一距离，其中前述之距离与半导体装置的夹止电压具有正向的线性关系。

Description

半导体装置及其制造方法
技术领域
本发明是关于半导体制造技术，特别是关于含有结型场效应晶体管的半导体装置及其制造方法。
背景技术
在半导体产业中，场效应晶体管(field effect transistors，FETs)有两个主要类型，即绝缘栅场效应晶体管(insulated gate field effect transistor，IGFET)，通常称为金属氧化物半导体场效应晶体管(metal oxide semiconductor field effecttransistor，MOSFET)，和结型场效应晶体管(junction field effect transistor，JFET)。金属氧化物半导体场效应晶体管和结型场效应晶体管的结构配置基本上并不相同。举例来说，金属氧化物半导体场效晶体管的栅极包含绝缘层，亦即栅极氧化层，在栅极和晶体管的其他电极之间。因此，通过穿过通道的电场控制在金属氧化物半导体场效晶体管内的通道电流，以视需求使通道区增强和空乏(deplete)。结型场效应晶体管的栅极与晶体管的其他电极形成P-N结(P-N junction)，通过施加预定的栅极电压可以将结型场效应晶体管反向偏置。因此，通过改变通道内的空乏区的尺寸，可利用结型场效应晶体管的栅极P-N结来控制通道电流。
一般来说，结型场效应晶体管可作为电压控制电阻器或电子控制开关。P型结型场效应晶体管包含掺杂的半导体材料的通道具有大量正电载子或电洞，而N型结型场效应晶体管包含掺杂的半导体材料的通道则具有大量负电载子或电子。在结型场效应晶体管的各端，由欧姆接触形成源极和漏极，且电流流经在源极和漏极之间的通道。此外，通过对栅极施加反向偏压可阻碍或断开电流，也称为“夹止”(pinch-off)。
虽然现存半导体装置的结型场效应晶体管及其制造方法已逐步满足它们既定的用途，但它们仍未在各方面皆彻底的符合要求。因此，关于半导体装置的结型场效应晶体管和制造技术仍有一些问题需要克服。
发明内容
本发明提供了半导体装置的实施例及其制造方法的实施例，特别是结型场效应晶体管的实施例。通常通过在工艺中调整结型场效应晶体管的井区的掺杂浓度，使得结型场效应晶体管产生特定的夹止电压，以符合不同产品应用的需求。然而，井区的掺杂浓度不容易精准控制，使得产出的结型场效应晶体管的夹止电压容易与预期夹止电压目标值之间产生不容忽视的误差。
为了更精准的调控产出的结型场效应晶体管的夹止电压，本发明的实施例在结型场效应晶体管的井区内设置顶层，顶层的导电类型与电性连接至栅极电极的掺杂区的导电类型相同，且两者之间相隔一段距离，此距离与结型场效应晶体管的夹止电压具有正向的线性关系，亦即当此距离越大，产出的结型场效应晶体管的夹止电压越高，因此，根据本发明实施例，通过调整此距离可精准地控制结型场效应晶体管的夹止电压。
根据一些实施例，提供半导体装置。此半导体装置包含半导体基底，具有第一导电类型，以及深井区设置于半导体基底内，具有与第一导电类型相反的第二导电类型。半导体装置也包含第一井区设置于半导体基底内且具有第二导电类型，其中第一井区位于深井区上方，且第一井区的一部分邻接深井区。半导体装置更包含第一掺杂区、第二掺杂区和第三掺杂区设置于第一井区内，其中第一掺杂区和第三掺杂区具有第二导电类型，且第二掺杂区具有第一导电类型。此外，半导体装置包含顶层设置于第一井区内且具有第一导电类型，其中顶层位于第一掺杂区和第二掺杂区之间，且顶层与第二掺杂区之间相隔一距离，其中前述的距离与半导体装置的夹止电压具有正向的线性关系。
根据一些实施例，提供半导体装置的制造方法。此方法包含提供具有第一导电类型的半导体基底，以及在半导体基底内形成深井区，深井区具有与第一导电类型相反的第二导电类型。方法也包含在半导体基底内形成第一井区，第一井区具有第二导电类型，其中第一井区形成于深井区的上方且第一井区的一部分邻接深井区，其中深井区的深度大于第一井区的深度，且深井区的掺杂浓度小于第一井区的掺杂浓度。方法更包含在第一井区内形成第一掺杂区、第二掺杂区和第三掺杂区，其中第一掺杂区和第三掺杂区具有第二导电类型，且第二掺杂区具有第一导电类型。此外，方法包含在第一井区内形成顶层，顶层具有第一导电类型，其中顶层位于第一掺杂区和第二掺杂区之间，且顶层与第二掺杂区之间相隔一距离，其中前述的距离与半导体装置的夹止电压具有正向的线性关系，以及在半导体基底上形成源极电极、漏极电极和第一栅极电极，其中调整前述的距离，使得半导体装置的夹止电压达到预定目标值。
本发明的半导体装置可应用于多种类型的半导体装置，为让本发明的特征和优点能更明显易懂，下文特举出应用于结型场效应晶体管的实施例，并配合所附图式，作详细说明如下。
附图说明
通过以下的详述配合所附图式，能更加理解本发明实施例的观点。值得注意的是，根据工业上的标准惯例，一些部件(feature)可能没有按照比例绘制。事实上，为了能清楚地讨论，不同部件的尺寸可能被增加或减少。
图1A-图1I是根据本发明的一些实施例，显示形成半导体装置的各个阶段的剖面示意图；
图2是根据本发明的一些实施例，显示半导体装置的上视图，其中图1I是沿着图2中线A-A’的半导体装置的剖面示意图；
图3是根据本发明的另一些实施例，显示半导体装置的剖面示意图；
图4是根据本发明的另一些实施例，显示半导体装置的上视图，其中图1I是沿着图4中线A-A’的半导体装置的剖面示意图，且图3是沿着图4中线B-B’的半导体装置的剖面示意图；
图5是根据本发明的一些实施例，显示半导体装置中的顶层与第二掺杂区之间的距离和夹止电压之间的关系的曲线图；以及
图6是根据本发明的一些实施例，显示半导体装置的一些范例的元件特性数据列表。
附图标号：
100、200、300：半导体装置；
101：半导体基底；
103：屏蔽氧化层；
105、113、125：图案化光阻；
107：深井区；
109、121：垫氧化层；
111、123：氮化层；
115：第一井区；
117：场氧化层；
119：第二井区；
124a、124b、124c、126a、126b、126c、126d：开口；
127：顶层；
127a：第一部分；
127b：第二部分；
127c：第三部分；
127d：第四部分；
129a：第一隔离结构；
129b：第二隔离结构；
129c：第三隔离结构；
131a：第一电极；
131b：第二电极；
132、232：间隙物；
133a：第一掺杂区；
133b：第二掺杂区；
133c：第三掺杂区；
133d：第四掺杂区；
135：层间介电层；
137a、137b、137c、137d、137e、137f、237a、237b、237c、237d、237e：导孔；
139a：漏极电极；
139b：电极；
139c：第一栅极电极；
139d、239c：源极电极；
139e：第二栅极电极；
229a、229b：隔离结构；
231：第三栅极电极；
233b：掺杂区；
239b、239d：电极；
D1：第一深度；
D2：第二深度；
d：距离
具体实施方式
以下揭露提供了很多不同的实施例或范例，用于实施所提供的半导体装置的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或形态之间的关系。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的参考数字被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的操作，且一些叙述的操作可为了该方法的其他实施例被取代或删除。
图1A-图1I是根据本发明的一些实施例，显示形成图1I的半导体装置100的各个阶段的剖面示意图。
根据一些实施例，如图1A所示，提供半导体基底101。半导体基底101可由硅或其他半导体材料制成，或者，半导体基底101可包含其他元素半导体材料，例如锗(Ge)。一些实施例中，半导体基底101由化合物半导体制成，例如碳化硅、氮化镓、砷化镓、砷化铟或磷化铟。一些实施例中，半导体基底101由合金半导体制成，例如硅锗、碳化硅锗、磷化砷镓或磷化铟镓。一些实施例中，半导体基底101包含外延层。举例而言，半导体基底101可含有覆盖在块材半导体之上的外延层。一些实施例中，半导体基底101可为轻掺杂的P型或N型基底。在本实施例中，半导体基底101为P型，且图1I的半导体装置100为N型的结型场效应晶体管。
接着，参见图1A，在半导体基底101上依序形成屏蔽氧化层(screen oxide)103和图案化光阻105，图案化光阻105暴露出一部分的屏蔽氧化层103，利用图案化光阻105为掩膜在半导体基底101内离子植入N型或P型的掺质，以在未覆盖图案化光阻105的半导体基底101内形成深井区107，然后，移除图案化光阻105。一些实施例中，屏蔽氧化层103由氧化硅制成，可通过热氧化(thermal oxidation)、化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)、旋转涂布(spin coating)或前述的组合形成。在本实施例中，深井区107为N型，其内部具有N型掺质(例如磷(P)或砷(As))。
根据一些实施例，如图1B所示，在半导体基底101上依序形成垫氧化层109、氮化层111和图案化光阻113。值得注意的是，氮化层111和图案化光阻113组成图案化掩膜，此图案化掩膜暴露出一部分的垫氧化层109。一些实施例中，垫氧化层109由氧化硅制成，氮化层111由氮化硅或氮氧化硅制成，且垫氧化层109和氮化层111可通过热氧化、化学气相沉积(CVD)、原子层沉积(ALD)、旋转涂布或前述的组合形成。
再参见图1B，利用图案化光阻113和氮化层111组成的图案化掩膜在半导体基底101内离子植入N型或P型的掺质，以在未覆盖图案化掩膜的半导体基底101内形成第一井区115，然后，移除图案化光阻113。在本实施例中，第一井区115与深井区107皆为N型。
值得注意的是，深井区107的底面与半导体基底101的顶面之间的距离为第一深度D1，第一井区115的底面与半导体基底101的顶面之间的距离为第二深度D2。一些实施例中，第一深度D1在约9微米至约10微米的范围内，且第二深度D2约为4微米左右。此外，第一井区115的掺杂浓度大于深井区107的掺杂浓度，且第一井区115的长度大于深井区107的长度。
随后，如图1C所示，在氮化层111所暴露出的半导体基底101上，亦即在第一井区115上形成场氧化层117，且场氧化层117的一部分嵌入半导体基底101且位于第一井区115中。一些实施例中，场氧化层117由氧化硅制成，且为通过热氧化法所形成的硅局部氧化(local oxidation of silicon，LOCOS)隔离结构。在其他实施例中，场氧化层117可以是通过蚀刻和沉积工艺所形成的浅沟槽隔离(shallow trench isolation，STI)结构。在形成场氧化层117之后，移除图1B中所示的氮化层111。此外，一些实施例中，第一井区115上的垫氧化层109在形成场氧化层117的工艺期间，与场氧化层117结合，而未覆盖第一井区115的垫氧化层109由于厚度与场氧化层117的差异太大，在图1C中并未绘示。
再参见图1C，利用场氧化层117在半导体基底101内离子植入N型或P型的掺质，以形成邻接第一井区115的第二井区119。在本实施例中，第二井区119为P型，其内部具有P型掺质(例如硼(B))。在形成第二井区119之后，移除场氧化层117以及第二井区119上方的垫氧化层109(未绘示)。一些实施例中，由于场氧化层117的一部分嵌入半导体基底101，在移除场氧化层117之后，半导体基底101的第一井区115的顶面可能产生深度约200纳米至约300纳米的轻微凹陷(未绘示)。
根据一些实施例，如图1D所示，在半导体基底101上依序形成垫氧化层121和图案化的氮化层123。明确而言，图案化的氮化层123具有多个开口124a、124b和124c，分别暴露出底下的垫氧化层121，这些开口124a、124b和124c定义出后续半导体装置100中隔离区的位置。此外，垫氧化层121和氮化层123的材料和工艺可分别相同或相似于垫氧化层109和氮化层111，在此便不重复叙述。
接续前述，如图1E所示，在垫氧化层121和氮化层123上形成图案化光阻125。一些实施例中，图案化光阻125填满氮化层123的开口124b和124c，但图案化光阻125同时具有多个开口126a、126b、126c和126d位于氮化层123的开口124a内，亦即图案化光阻125并未填满氮化层123的开口124a。图案化光阻125的开口126a、126b、126c和126d定义出后续形成在第一井区115内的顶层127的位置。
再参见图1E，利用图案化光阻125在第一井区115内离子植入N型或P型的掺质，以形成顶层127。在本实施例中，顶层127为P型，且由第一部分127a、第二部分127b、第三部分127c和第四部分127d组成。明确而言，顶层127的第一部分127a、第二部分127b和第三部分127c的长度小于第四部分127d，且第一部分127a、第二部分127b、第三部分127c和第四部分127d之间的距离皆相同。此外，深井区107延伸至顶层127的第四部分127d的正下方。
在其他实施例中，顶层127可为一层连续的结构或由至少两个不连续的部分所组成。一些实施例中，顶层127由至少两个不连续的部分组成，且这些不连续的部分的长度由第一井区115朝向第二井区119的方向渐增。在又一实施例中，顶层127为一层连续的结构，且在剖面图中，顶层127在垂直于半导体基底101的顶面的方向上的厚度自第一部份127a朝向第四部分127d的方向渐增。此外，顶层127的掺杂剂量约为1x1013离子/平方公分左右。在形成顶层127之后，移除图案化光阻125。
根据一些实施例，如图1F所示，利用氮化层123作为掩膜在半导体基底101上形成第一隔离结构129a、第二隔离结构129b和第三隔离结构129c。参见第1E和1F图，第一隔离结构129a形成于氮化层123的开口124a内，第二隔离结构129b形成于氮化层123的开口124b内，且第三隔离结构129c形成于氮化层123的开口124c内。值得注意的是，第一隔离结构129a完全覆盖顶层127，且第三隔离结构129c位于第一井区115和第二井区119的界面上方。此外，第一隔离结构129a、第二隔离结构129b和第三隔离结构129c的材料和工艺可相同或相似于场氧化层117，在此便不重复叙述。
接着，如图1G所示，可选择性地在第一隔离结构129a和第二隔离结构129b上分别形成第一电极131a和第二电极131b。一些实施例中，第一电极131a和第二电极131b可由多晶硅或其他合适的金属导电材料制成，且可通过化学气相沉积(CVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、或其他合适的工艺形成。值得注意的是，第一电极131a和第二电极131b可降低半导体装置的电场的峰值，藉此提升半导体装置的可靠度。
根据一些实施例，如图1H所示，在第一井区115内形成第一掺杂区133a、第二掺杂区133b和第三掺杂区133c，以及在第二井区119内形成第四掺杂区133d。在本实施例中，第一掺杂区133a和第三掺杂区133c为N型，且第二掺杂区133b和第四掺杂区133d为P型。此外，第一、二、三和四掺杂区133a、133b、133c和133d的掺质浓度约略相同，皆高于第一井区115和第二井区119的掺杂浓度。
值得注意的是，第二掺杂区133b与顶层127的第四部分127d相隔一段距离d，且第二掺杂区133b的掺杂浓度高于顶层127的掺杂浓度。一些实施例中，第二掺杂区133b的掺杂剂量在约1x1015离子/平方公分左右。另外，在形成第一、二、三和四掺杂区133a、133b、133c和133d的工艺中，可在第一电极131a的两侧形成间隙物132。一些实施例中，间隙物132可由氧化硅、氮化硅或氮氧化硅形成，且可通过沉积和蚀刻工艺形成。
接续前述，如图1I所示，在半导体基底101上形成层间介电(inter-layerdielectric，ILD)层135。一些实施例中，层间介电层135由氧化硅、氮化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)及/或其他合适的介电材料所形成。此外，层间介电层135可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布或其他合适的工艺形成。
在形成层间介电层135之后，在层间介电层135上形成漏极电极139a、电极139b、第一栅极电极139c、源极电极139d(又称第一源极电极)和第二栅极电极139e。此外，在层间介电层135内形成导孔(via)137a、137b、137c、137d、137e和137f。
一些实施例中，漏极电极139a透过导孔137a和137b电性连接于第一掺杂区133a，电极139b透过导孔137c电性连接于第一电极131a，第一栅极电极139c透过导孔137d电性连接于第二掺杂区133b，源极电极139d透过导孔137e电性连接于第三掺杂区133c，以及第二栅极电极139e透过导孔137f电性连接于第四掺杂区133d。一些实施例中，源极电极139d、漏极电极139a以及导孔137a、137b、137c、137d、137e和137f可包含金属。此外，第一栅极电极139c和第二栅极电极139e在层间介电层135的上方通过导线(未绘示)电性连接。
图2是根据本发明的一些实施例，显示半导体装置100的上视图，其中图1I是沿着图2中线A-A’的半导体装置100的剖面示意图。在本实施例中，半导体装置100为结型场效应晶体管。需注意的是，图2并未绘示出第一隔离结构129a、第二隔离结构129b、第三隔离结构129c和层间介电层135以上的材料层。
图3是根据本发明的另一些实施例，显示半导体装置200的剖面示意图。图4是根据本发明的另一些实施例，显示半导体装置300的上视图，其中半导体装置300包含半导体装置100和半导体装置200。此外，图1I同时也是沿着图4中线A-A’，显示半导体装置100的剖面示意图，且图3是沿着图4中线B-B’，显示半导体装置200的剖面示意图。需注意的是图4并未绘示出图1I中隔离结构129a、129b、129c和层间介电层135以上的材料层，以及图3中隔离结构229a、隔离结构229b和层间介电层135以上的材料层。
在本实施例中，半导体装置300包含半导体装置100和200，其中半导体装置100为结型场效应晶体管，半导体装置200为横向扩散金属氧化物半导体场效晶体管(laterallydiffused metal oxide semiconductor，LDMOS)，且半导体装置300可耐超高压(约700伏特至约800伏特)。
参见图3和图4，图4的虚线范围对应于半导体装置200与半导体装置100的第一井区115和第二井区119所在的位置，值得注意的是，半导体装置200与半导体装置100共用半导体基底101、深井区107、第一井区115、第二井区119、顶层127、层间介电层135以及漏极电极139a。一些实施例中，半导体装置200在第一井区115内设置N型的第一掺杂区133a，在第二井区119内设置N型的掺杂区233b和P型的第四掺杂区133d。再者，半导体装置200在第一井区115上设置隔离结构229a，在第二井区119上设置隔离结构229b，以及在半导体基底101上设置第三栅极电极231。第三栅极电极231可由多晶硅或其他金属导电材料制成，且第三栅极电极231两侧具有间隙物232。
此外，半导体装置200在层间介电层135内设置导孔237a、237b、237c、237d和237e，且在层间介电层135上设置漏极电极139a、电极239b、源极电极239c(又称第二源极电极)和电极239d。漏极电极139a透过导孔237a和237b电性连接于第一掺杂区133a，电极239b透过导孔237c电性连接于第三栅极电极231，源极电极239c透过导孔237d电性连接于掺杂区233b，以及电极239d透过导孔237e电性连接于第四掺杂区133d。
图5是根据本发明的一些实施例，显示半导体装置100中的顶层127与第二掺杂区133b之间的距离d与半导体装置100的夹止电压(pinch-off voltage)之间的关系的曲线图。
如图5所示，顶层127与第二掺杂区133b之间的距离d与夹止电压具有正向的线性关系。一些实施例中，距离d在约0.34微米至约1.94微米的范围内，且半导体装置100，例如结型场效应晶体管的夹止电压在约8伏特至约24伏特的范围内。由于结型场效应晶体管的夹止电压与距离d具有正向的线性关系，使得结型场效应晶体管的夹止电压可通过调整距离d而被精准的控制，以符合不同产品应用的需求。
图6是根据本发明的一些实施例，显示半导体装置100的一些范例的元件特性数据列表。如图6所示，范例一的目标夹止电压为8伏特，范例二的目标夹止电压为18伏特，范例三的目标夹止电压为19伏特，三个范例的夹止电压的实测结果皆符合其预定目标值。
在考虑工艺变异的状况下，例如当顶层的掺杂浓度在比预定掺杂浓度高10％至低10％的范围内时，范例一的夹止电压在7.12伏特至9.33伏特的范围内，范例二的夹止电压在17.1伏特至19.35伏特的范围内，范例三的夹止电压在18.05伏特至20.25伏特的范围内。整体而言，三个范例的夹止电压的实测结果皆落在预定目标值的0.8倍至1.2倍的范围内，因此，即使考虑工艺变异所造成的影响，通过调整距离d还是能精准地控制半导体装置的夹止电压。
此外，由图6可得知，三个范例的击穿电压的实测值皆较预定目标值(770伏特)高。在考虑工艺变异的状况下，例如当顶层的掺杂浓度在比预定掺杂浓度高10％至低10％的范围内时，三个范例的击穿电压也都高出预定目标值，故本发明实施例的半导体装置可耐超高压，例如约700伏特至约800伏特。
本发明提供了半导体装置的结构及其制造方法的一些实施例，特别是耐高压(约700伏特至约800伏特)的结型场效应晶体管。以往通过在工艺中调整结型场效应晶体管的井区的掺杂浓度，使得结型场效应晶体管产生特定的夹止电压，以符合不同产品应用的需求。然而，井区的掺杂浓度不容易精准控制，使得产出的结型场效应晶体管的夹止电压容易与预期夹止电压目标值之间产生不容忽视的误差。
为了更精准的调控产出的结型场效应晶体管的夹止电压，本发明的实施例在结型场效应晶体管的第一井区内设置顶层，顶层的导电类型与电性连接至栅极电极的第二掺杂区的导电类型相同，且两者之间相隔一段距离，此距离与结型场效应晶体管的夹止电压具有正向的线性关系，亦即当此距离越大，产出的结型场效应晶体管的夹止电压越高，因此，根据本发明实施例，通过调整此距离可精准地控制结型场效应晶体管的夹止电压。
此外，本发明的实施例在结型场效应晶体管的第一井区下方设置深井区，且第一井区的一部分邻接深井区。通过此第一井区和深井区的设置，本发明的实施例可使结型场效应晶体管的电流在垂直于半导体基底的表面的方向上较容易被夹止。
以上概述数个实施例，以便在本发明所属技术领域中具有通常知识者可以更理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且能在不违背本发明之精神和范围之下，做各式各样的改变、取代和替换。

Claims (12)

1.一种半导体装置，其特征在于，包括：
一半导体基底，具有一第一导电类型；
一深井区，设置于该半导体基底内，具有与该第一导电类型相反的一第二导电类型；
一第一井区，设置于该半导体基底内且具有该第二导电类型，其中该第一井区位于该深井区上方，且该第一井区的一部分邻接该深井区；
一第一掺杂区、一第二掺杂区和一第三掺杂区，设置于该第一井区内，其中该第一掺杂区和该第三掺杂区具有该第二导电类型，且该第二掺杂区具有该第一导电类型；以及
一顶层，设置于该第一井区内且具有该第一导电类型，其中该顶层位于该第一掺杂区和该第二掺杂区之间，且该顶层与该第二掺杂区之间相隔一距离，其中该距离与该半导体装置的夹止电压具有一正向的线性关系。
2.如权利要求1所述的半导体装置，其特征在于，该深井区延伸至该顶层的正下方。
3.如权利要求1所述的半导体装置，其特征在于，更包括：一第一源极电极、一漏极电极和一第一栅极电极，设置于该半导体基底上，其中该第一掺杂区电性连接于该漏极电极，该第二掺杂区电性连接于该第一栅极电极，以及该第三掺杂区电性连接于该第一源极电极。
4.如权利要求1所述的半导体装置，其特征在于，该第二掺杂区的掺杂浓度高于该顶层的掺杂浓度。
5.如权利要求1所述的半导体装置，其特征在于，该顶层包括至少两个不连续部分且其中该些不连续部分的长度由该第一掺杂区朝向该第二掺杂区的方向渐增。
6.如权利要求1所述的半导体装置，其特征在于，更包括：
一第一隔离结构，设置于该第一掺杂区和该第二掺杂区之间，且该第一隔离结构完全覆盖该顶层；以及
一第二隔离结构，设置于该第二掺杂区和该第三掺杂区之间；
一第一电极，设置于该第一隔离结构上；以及
一第二电极，设置于该第二隔离结构上。
7.如权利要求3所述的半导体装置，其特征在于，更包括：
一第二井区，设置于该半导体基底内且侧向邻接于该第一井区，其中该第二井区具有该第一导电类型；
一第四掺杂区，设置于该第二井区内且具有该第一导电类型；以及
一第二栅极电极，设置于该半导体基底上，其中该第二栅极电极电性连接于该第四掺杂区和该第一栅极电极。
8.如权利要求7所述的半导体装置，其特征在于，更包括：
一横向扩散金属氧化物半导体场效应晶体管，包括：一第二源极电极、一第三栅极电极和该漏极电极，设置于该半导体基底上，其中该第三栅极电极覆盖一部分的该第一井区、一部分的该第二井区和该第一井区与该第二井区之间一部分的该半导体基底。
9.一种半导体装置的制造方法，其特征在于，包括：
提供一半导体基底，具有一第一导电类型；
在该半导体基底内形成一深井区，该深井区具有与该第一导电类型相反的一第二导电类型；
在该半导体基底内形成一第一井区，该第一井区具有该第二导电类型，其中该第一井区形成于该深井区的上方且该第一井区的一部分邻接该深井区，其中该深井区的深度大于该第一井区的深度，且该深井区的掺杂浓度小于该第一井区的掺杂浓度；
在该第一井区内形成一第一掺杂区、一第二掺杂区和一第三掺杂区，其中该第一掺杂区和该第三掺杂区具有该第二导电类型，且该第二掺杂区具有该第一导电类型；
在该第一井区内形成一顶层，该顶层具有该第一导电类型，其中该顶层位于该第一掺杂区和该第二掺杂区之间，且该顶层与该第二掺杂区之间相隔一距离，其中该距离与该半导体装置的一夹止电压具有一正向的线性关系；以及
在该半导体基底上形成一源极电极、一漏极电极和一第一栅极电极；
其中调整该距离，使得该半导体装置的该夹止电压达到一预定目标值。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，该第一掺杂区电性连接于该漏极电极，该第二掺杂区电性连接于该第一栅极电极，以及该第三掺杂区电性连接于该源极电极。
11.如权利要求9所述的半导体装置的制造方法，其特征在于，该第一掺杂区、该第二掺杂区和该第三掺杂区的掺杂浓度大于该顶层的掺杂浓度。
12.如权利要求9所述的半导体装置的制造方法，其特征在于，更包括：
在该半导体基底内形成一第二井区，其中该第二井区侧向邻接于该第一井区，且该第二井区具有该第一导电类型；
在该第二井区内形成一第四掺杂区，该第四掺杂区具有该第一导电类型；以及
在该半导体基底上形成一第二栅极电极，该第二栅极电极电性连接于该第四掺杂区和该第一栅极电极。
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RJ01 Rejection of invention patent application after publication

Application publication date: 20190305

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