CN205542795U - 一种恒流二极管结构 - Google Patents
一种恒流二极管结构 Download PDFInfo
- Publication number
- CN205542795U CN205542795U CN201620116899.8U CN201620116899U CN205542795U CN 205542795 U CN205542795 U CN 205542795U CN 201620116899 U CN201620116899 U CN 201620116899U CN 205542795 U CN205542795 U CN 205542795U
- Authority
- CN
- China
- Prior art keywords
- type
- regulator diode
- current regulator
- grid electrode
- diode structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn - After Issue
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本实用新型提供了一种恒流二极管结构,在N型外延层中增设P型发射区,N型源区、P型栅极区、N型外延层、N型漏区组成恒流二极管,P型衬底、N型外延层和P型发射区组成PNP三极管,由此,单位面积电流大幅提高,并且器件的温度稳定性和均匀性较好。
Description
技术领域
本实用新型属于半导体技术领域,尤其涉及一种恒流二极管结构。
背景技术
恒流二极管是一种硅材料制造的两端恒流器件。恒流二极管按极性接入电路回路中,正向恒电流导通,反向截止,输出恒定电流,应用简单。目前,恒流二极管广泛使用于交直流放大器、直流稳压电源、波形发生器以及保护电路等电子线路中。
传统的恒流二极管通常采用平面沟道结型场效应晶体管(Junction Field-Effect Transistor,JFET)结构,JFET是在同一块N形半导体上制作两个高掺杂的P区,所引出的电极称为栅极G,并形成高掺杂的N区,所引出的电极称为漏极D、源极S,恒流二极管通过将JFET的栅极G和源极S短接形成恒流特性。具体的,如图1所示,恒流二极管包括:P型衬底10、N型外延层11、P型栅极区12a、N型源区12b、N型漏区12c、P型隔离12d以及正面电极13,其中,P型栅极区12a、N型源区12b通过正面电极13相连,P型隔离12d穿透N型外延层11与P型衬底10相连。然而,实用新型发现,传统的恒流二极管存在如下问题:
一、传统的恒流二极管的恒定电流大小对N型外延层110厚度、N型外延层110电阻率及P型栅极区121的结深很敏感,导致最终恒定电流值均匀性很差,成品率较低;
二、平面沟道JFET结构的电流能力主要取决于沟道宽度,而沟道宽度受正面电极图形限制,单位面积的沟道宽度较小,进而导致单位面积电流较小,成本较高;
三、常规的恒流二极管具有很大的负温度系数,高温恒流性能不佳。
实用新型内容
本实用新型的目的在于解决现有的恒流二极管的恒定电流值均匀性差的问题。
本实用新型的另一目的在于解决现有的恒流二极管的单位面积电流较小的问题。
本实用新型的又一目的在于解决现有的恒流二极管的高温恒流性能不佳的问题。
为解决上述技术问题,本实用新型提供一种恒流二极管结构,包括:
P型衬底;
形成于所述P型衬底正面上的N型外延层;
形成于所述N型外延层中的P型栅极区、N型源区、N型漏区、P型发射区以及P型隔离;以及
形成于所述P型栅极区、N型源区以及P型发射区上的正面电极;
其中,所述P型衬底、N型外延层和P型发射区组成PNP三极管,所述N型源区、P型栅极区、N型外延层、N型漏区组成恒流二极管。
可选的,在所述的恒流二极管结构中,所述P型栅极区、N型源区、N型漏区、P型发射区以及P型隔离的掺杂浓度大于所述N型外延层的掺杂浓度。
可选的,在所述的恒流二极管结构中,所述P型栅极区、P型发射区、P型隔离和P型衬底均为P型重掺杂,所述N型源区和N型漏区均为N型重掺杂。
可选的,在所述的恒流二极管结构中,所述N型源区和N型漏区的深度小于所述P型栅极区和P型发射区的深度。
可选的,在所述的恒流二极管结构中,所述P型隔离穿透所述N型外延层与所述P型衬底相连。
可选的,在所述的恒流二极管结构中,还包括形成于所述P型衬底背面上的背面电极。
可选的,在所述的恒流二极管结构中,所述P型发射区和P型栅极区同时扩散形成。
可选的,在所述的恒流二极管结构中,所述P型发射区为条形结构,所述N型漏区为环形结构,且所述N型漏区包围所述P型发射区。所述恒流二极管结构包括两个P型栅极区和两个N型源区,所述两个P型栅极区和所述两个N型源区均为条形结构,且所述两个P型栅极区位于所述N型漏区的两侧,所述两个N型源区位于所述两个P型栅极区的两侧。所述P型隔离为环形结构,且所述P型隔离包围所述N型源区。
可选的,在所述的恒流二极管结构中,所述P型衬底作为所述PNP三极管的集电极,所述N型外延层作为所述PNP三极管的基极,所述P型发射区作为所述PNP三极管的发射极。
可选的,在所述的恒流二极管结构中,所述PNP三极管的基极电流经过P型发射区后,依次流经N型漏区、N型外延层、P型栅极区、N型源区,最后经由P型隔离从P型衬底的背面流出;所述PNP三极管的集电极电流经过P型发射区后,流经N型外延层从P型衬底的背面流出。
在本实用新型提供的恒流二极管结构中,在N型外延层中增设P型发射区,N型源区、P型栅极区、N型外延层、N型漏区组成恒流二极管,P型衬底、N型外延层和P型发射区组成PNP三极管,由此,恒流二极管的恒定电流经过PNP三极管电流放大后输出,单位面积电流大幅提高。另外,PNP三极管放大倍数β具有正温度系数,而恒流二极管恒定电流是负温度系数,如此,器件的温度稳定性较好。此外,PNP三极管与恒流二极管的结深同向波动变化时,PNP三极管放大倍数β与恒流二极管的恒定电流Id相反变化方向,整个器件总输出电流比较稳定,均匀性较好。
附图说明
图1是传统的恒流二极管结构的剖面结构示意图;
图2是本实用新型一实施例的恒流二极管结构的剖面结构示意图;
图3是本实用新型一实施例的恒流二极管结构的等效电路示意图;
图4a~4e是本实用新型一实施例的恒流二极管结构形成过程中的剖面结构示意图;
图5是本实用新型一实施例的恒流二极管结构的俯视结构示意图;
图6是本实用新型另一实施例的恒流二极管结构的俯视结构示意图。
具体实施方式
以下结合附图和具体实施例对本实用新型提出的恒流二极管结构作进一步详细说明。根据下面说明和权利要求书,本实用新型的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本实用新型实施例的目的。
如图2所示,本申请提供一种恒流二极管结构,包括:P型衬底100;形成于所述P型衬底100正面上的N型外延层110;形成于所述N型外延层110中的P型栅极区121、N型源区122、N型漏区123、P型发射区124以及P型隔离125;形成于所述P型栅极区121、N型源区122以及P型发射区124上的正面电极130。
其中,所述P型栅极区121、N型源区122、N型漏区123、P型发射区124以及P型隔离125的掺杂浓度大于所述N型外延层110的掺杂浓度,所述P型栅极区121、N型源区122通过所述正面电极130相连,所述P型隔离125穿透所述N型外延层110与所述P型衬底100相连。
所述恒流二极管结构的等效电路结构如图3所示,结合图2所示,所述P型衬底100、N型外延层110和P型发射区124组成PNP三极管,其中,P型衬底100作为纵向PNP三极管的集电极,N型外延层110作为PNP三极管的基极,P型发射区124作为PNP三极管的发射极。所述N型源区122、P型栅极区121、N型外延层110、N型漏区123组成恒流二极管。PNP三极管的基极电流经过P型发射区124后,依次流经N型漏区123、N型外延层110、P型栅极区121、N型源区122,最后经由P型隔离125从P型衬底100的背面流出,PNP三极管的基极电流大小由恒流二极管的恒定电流Id决定;PNP三极管的集电极电流经过P型发射区124后,流经N型外延层110从P型衬底100的背面流出,该集电极电流大小等于基极电流的β倍,即恒流二极管的恒定电流Id的β倍。
本实用新型通过增设P型发射区124,由此形成了PNP三极管,恒流二极管的恒定电流Id经过PNP三极管电流放大β倍后输出,整个器件结构 最终输出的总电流I等于恒流二极管的恒定电流Id的(1+β)倍,单位面积电流大幅提高,成本较低。另外,PNP三极管放大倍数β具有正温度系数,而恒流二极管恒定电流Id是负温度系数,如此,本实用新型的器件结构的温度稳定性比较好。此外,PNP三极管与恒流二极管的结深同向波动变化时,PNP三极管放大倍数β与恒流二极管的恒定电流Id相反变化方向,整个器件总电流I比较稳定(N型外延层110的宽度越小、电阻率越高,恒流二极管的电流越小,而PNP三极管放大倍数β则越大,如此可以抵消一部分波动),其均匀性较好。尤其是PNP三极管的P型发射区124与JFET结构的P型栅极区121采用相同工艺、同时扩散形成,更有利于提高整个器件最终输出的总电流I的稳定性。
优选方案中,所述P型栅极区121、P型发射区124、P型隔离125均为P型重掺杂(P+),所述N型源区122、N型漏区123均为N型重掺杂(N+),所述P型衬底亦为P型重掺杂(P+)。
进一步的,所述恒流二极管结构还包括形成于P型衬底100背面上的背面电极150,所述背面电极150例如是由金、银、铝等材质形成。
图5是本实用新型一实施例的恒流二极管结构的俯视结构示意图。为了更清楚的PNP三极管和恒流二极管的结构,图5中并未表示出正面电极130。本实施例中,如图5所示,P型发射区124为条形结构,N型漏区123为环形结构,且N型漏区123包围P型发射区124;P型栅极区121和N型源区122均为条形结构,且两个P型栅极区121分列于N型漏区123的两侧,两个N型源区122分列于两个P型栅极区121的两侧;P型隔离125为环形结构,且其包围所述两个N型源区122。应当理解是,以上排布方式仅是举例并不用以限定本实用新型的恒流二极管结构,例如,如图6所示,在本实用新型另一实施例中,所述P型发射区124也可以是“工”字形结构,以增加PNP三极管的发射区周长,提高PNP三极管电流能力,相应的,所述N型漏区123为内凹的环形结构,以保证N型漏区123与P型发射区124的间距。同时,所述P型发射区124的数量可以是一个也可以是多个,若一个芯片包含多个P型发射区可相应的增加电流能力。总之,本实用新型并不限定P型发射区124的数量和形状。
下面结合图4a至图4e详细介绍本实用新型的恒流二极管结构的形成过程。
如图4a所示,首先,提供一P型衬底100。所述P型衬底100的材质可以是硅、锗或者锗硅化合物、有机化合物半导体材料中的一种。所述P型衬底100可以选用5英寸、6英寸、8英寸及更大尺寸硅片。所述P型衬底100的电阻率优选是小于0.02Ω·cm。
如图4b所示,接着,在所述P型衬底100正面上形成N型外延层110。可通过外延生长工艺在所述P型衬底100上形成N型外延层110。所述N型外延层110的厚度例如是2μm~6μm。
如图4c所示,接着,在所述N型外延层110中形成P型隔离125,所述P型隔离125穿透所述N型外延层110与所述P型衬底100相连。
作为一个非限制性的例子,形成所述P型隔离125的具体步骤包括:首先,在N型外延层110上形成氧化硅层,在氧化硅层上旋涂光刻胶层;对该光刻胶层进行曝光显影,在光刻胶层上形成P型隔离窗口图案;再以光刻胶层为掩膜,将P型隔离窗口图案转移到氧化硅层上,使N型外延层110暴露在该P型隔离窗口下;然后对该暴露的N型外延层110部分进行P型离子注入,注入能量例如是50~70Kev,优选是60Kev,注入剂量例如是1E14~1E16㎝-2,注入的P型离子例如为硼离子;注入完成后,去除光刻胶层和氧化硅层;最后,在氮气(N2)氛围下进行退火工艺,退火温度例如是1150℃~1250℃,退火时间例如是30~240分钟,形成所述P型隔离125。上述的光刻胶层、氧化硅层的成膜工艺以及热退火处理都是业界普遍采用的工艺,此处就不做赘述。
如图4d所示,接着,同时在所述N型外延层110中形成P型栅极区121和P型发射区124。所述P型栅极区121和P型发射区124的深度小于N型外延层110的厚度。
作为一个非限制性的例子,形成所述P型隔离125和P型栅极区121的具体步骤包括:首先,在N型外延层110上形成氧化硅层,在氧化硅层上旋涂光刻胶层;对该光刻胶层进行曝光显影,在光刻胶层上形成P型发射区窗口图案;再以光刻胶层为掩膜,将P型发射区窗口图案转移到氧化 硅层上,使N型外延层110暴露在该P型发射区窗口下;然后对该暴露的N型外延层110部分进行P型离子注入,注入能量例如是50~70Kev,优选是60Kev,注入剂量例如是1E14~5E15㎝-2,注入的P型离子例如为硼离子;注入完成后,去除光刻胶层和氧化硅层;接着,再次在N型外延层110上形成氧化硅层,并在氧化硅层上旋涂光刻胶层;然后对该光刻胶层进行曝光显影,在光刻胶层上形成P型栅极区窗口图案;再以光刻胶层为掩膜,将P型栅极区窗口图案转移到氧化硅层上,使N型外延层110暴露在该P型栅极区窗口下;对该暴露的N型外延层110部分进行P型离子注入,注入能量例如是50~70Kev,优选是60Kev,注入剂量例如是1E13~5E14㎝-2,注入的P型离子例如为硼离子;注入完成后,去除光刻胶层和氧化硅层;最后,在氮气(N2)氛围下进行退火工艺,退火温度例如是1000℃~1100℃,退火时间例如是30~180分钟,同时形成所述P型栅极区121和P型发射区124。可以理解的是,上述P型隔离125和P型栅极区121的可以采用相同的离子注入工艺条件且同时退火形成,亦可是采用不同的离子注入条件,分别退火形成。但应理解,PNP三极管的P型发射区124与JFET结构的P型栅极区121采用相同工艺、同时扩散形成,更有利于提高整个器件最终输出的总输出电流的稳定性。
如图4e所示,在所述N型外延层110中形成N型源区122、N型漏区123,所述N型源区122、N型漏区123的深度小于P型栅极区121、P型发射区124的深度。
作为一个非限制性的例子,形成所述N型源区122、N型漏区123的具体步骤包括:首先,在N型外延层110上形成氧化硅层,在氧化硅层上旋涂光刻胶层;对该光刻胶层进行曝光显影,在光刻胶层上形成N型源区、N型漏区窗口图案;再以光刻胶层为掩膜,将N型源区、N型漏区窗口图案转移到氧化硅层上,使N型外延层110暴露在该N型源区、N型漏区窗口下;然后对该暴露的N型外延层110部分进行N型离子注入,注入能量例如是140~160Kev,优选是150Kev,注入剂量例如是5E14~2E16㎝-2,注入的N型离子例如为磷离子;注入完成后,去除光刻胶层和氧化硅层;最后,在氮气(N2)氛围下进行退火工艺,退火温度例如是850℃ ~1050℃,退火时间例如是30~60分钟,同时形成所述N型源区122、N型漏区123。
接着,参考图2所示,在所述N型外延层110上形成绝缘层140,并通过光刻和刻蚀工艺在所述绝缘层140中形成引线孔,然后通过溅射工艺形成正面金属层,再通过光刻和刻蚀工艺图形化所述正面金属层形成正面电极130,所述P型栅极区121、N型源区122通过所述正面电极130相连,最后,在P型衬底100的背面上形成背面电极150。所述绝缘层140的材质例如是二氧化硅,所述正面电极130和背面电极150的材质例如是金、银、铝等,在此并不做限制。
上述描述仅是对本实用新型较佳实施例的描述,并非对本实用新型范围的任何限定,本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (8)
1.一种恒流二极管结构,其特征在于,包括:
P型衬底;
形成于所述P型衬底正面上的N型外延层;
形成于所述N型外延层中的P型栅极区、N型源区、N型漏区、P型发射区以及P型隔离;以及
形成于所述P型栅极区、N型源区以及P型发射区上的正面电极;
其中,所述P型衬底、N型外延层和P型发射区组成PNP三极管,所述N型源区、P型栅极区、N型外延层、N型漏区组成恒流二极管。
2.如权利要求1所述的恒流二极管结构,其特征在于,所述N型源区和N型漏区的深度小于所述P型栅极区和P型发射区的深度。
3.如权利要求1所述的恒流二极管结构,其特征在于,所述P型隔离穿透所述N型外延层与所述P型衬底相连。
4.如权利要求1所述的恒流二极管结构,其特征在于,还包括形成于所述P型衬底背面上的背面电极。
5.如权利要求1所述的恒流二极管结构,其特征在于,所述P型发射区和P型栅极区同时扩散形成。
6.如权利要求1至5中任一项所述的恒流二极管结构,其特征在于,所述P型发射区为条形结构,所述N型漏区为环形结构,且所述N型漏区包围所述P型发射区。
7.如权利要求1至5中任一项所述的恒流二极管结构,其特征在于,所述恒流二极管结构包括两个P型栅极区和两个N型源区,所述两个P型栅极区和所述两个N型源区均为条形结构,且所述两个P型栅极区位于所述N型漏区的两侧,所述两个N型源区位于所述两个P型栅极区的两侧。
8.如权利要求1至5中任一项所述的恒流二极管结构,其特征在于,所述P型隔离为环形结构,且所述P型隔离包围所述N型源区。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201620116899.8U CN205542795U (zh) | 2016-02-05 | 2016-02-05 | 一种恒流二极管结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201620116899.8U CN205542795U (zh) | 2016-02-05 | 2016-02-05 | 一种恒流二极管结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN205542795U true CN205542795U (zh) | 2016-08-31 |
Family
ID=56777290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201620116899.8U Withdrawn - After Issue CN205542795U (zh) | 2016-02-05 | 2016-02-05 | 一种恒流二极管结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN205542795U (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105551969A (zh) * | 2016-02-05 | 2016-05-04 | 杭州士兰集成电路有限公司 | 一种恒流二极管结构及其形成方法 |
-
2016
- 2016-02-05 CN CN201620116899.8U patent/CN205542795U/zh not_active Withdrawn - After Issue
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105551969A (zh) * | 2016-02-05 | 2016-05-04 | 杭州士兰集成电路有限公司 | 一种恒流二极管结构及其形成方法 |
CN105551969B (zh) * | 2016-02-05 | 2018-12-11 | 成都士兰半导体制造有限公司 | 一种恒流二极管结构及其形成方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101371359B (zh) | 在硅和硅合金中使用互补结型场效应晶体管和mos晶体管的集成电路 | |
WO2014146417A1 (zh) | 垂直非均匀掺杂沟道的短栅隧穿场效应晶体管及制备方法 | |
CN205376538U (zh) | 恒流二极管结构 | |
CN107093632A (zh) | 半导体器件和用于形成半导体器件的方法 | |
CN105609569B (zh) | 恒流二极管结构及其形成方法 | |
CN103035745B (zh) | 采用刻槽工艺形成的恒流二极管及其制造方法 | |
CN103646965B (zh) | 一种jfet器件及其制造方法 | |
CN205542795U (zh) | 一种恒流二极管结构 | |
CN100568469C (zh) | 低导通阻抗功率场效应管vdmos的制作方法 | |
JP2002185011A (ja) | 半導体装置 | |
CN104201208B (zh) | 一种恒流jfet器件及其制造方法 | |
McGreivy | On the origin of leakage currents in silicon-on-sapphire MOS transistors | |
Raman et al. | On the performance of lateral SiGe heterojunction bipolar transistors with partially depleted base | |
CN105551969B (zh) | 一种恒流二极管结构及其形成方法 | |
CN106409675A (zh) | 耗尽型功率晶体管的制造方法 | |
CN103681507B (zh) | 一种半导体器件及其制备方法 | |
CN105070763B (zh) | Soi叉指结构衬底ⅲ‑ⅴ族材料沟道薄膜晶体管及制备方法 | |
CN108695320A (zh) | 半导体pcm结构及其制作方法 | |
CN104269443B (zh) | 一种恒流二极管 | |
CN103779416B (zh) | 一种低vf的功率mosfet器件及其制造方法 | |
CN108054215B (zh) | 结型场效应晶体管及其制作方法 | |
CN103730465B (zh) | 一种线性恒流器件及其制作方法 | |
CN107275393A (zh) | 碳化硅mosfet器件及其制备方法 | |
Artamonov et al. | Technology design of IGBT | |
CN204271088U (zh) | 一种新型沟槽mosfet单元 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
TR01 | Transfer of patent right | ||
TR01 | Transfer of patent right |
Effective date of registration: 20180316 Address after: 610404 in the Central Development Zone of ABA industry in Chengdu, Sichuan Patentee after: Chengdu Silan Semiconductor Manufacturing Co., Ltd. Address before: 310018 Hangzhou economic and Technological Development Zone, Hangzhou, No. 10 Main Street (East), No. 308, No. Patentee before: Hangzhou Silan Integrated Circuit Co., Ltd. |
|
AV01 | Patent right actively abandoned | ||
AV01 | Patent right actively abandoned |
Granted publication date: 20160831 Effective date of abandoning: 20181211 |