CN115763541A - 半导体芯片的制造方法及半导体芯片 - Google Patents
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Abstract
本发明公开了半导体芯片的制造方法，包括如下步骤：在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的衬底和轻掺杂的外延层，衬底和外延层的掺杂类型为N型；以硬掩模介质层为阻挡层，采用光刻、刻蚀工艺，在半导体基片上形成沟槽；去除所述硬掩模介质层，生长第一氧化硅、氮化硅以及第二氧化硅；采用化学机械研磨工艺，去除高出所述氮化硅上表面的第二氧化硅，保留所述沟槽中的第二氧化硅；采用离子注入、退火工艺，在所述外延层之中形成第一P型掺杂区和第二P型掺杂区；本发明提供半导体芯片，本发明公开的半导体芯片的制造方法及半导体芯片具有EAS特性和阈值电压更稳定等优点。
Description
技术领域
本发明涉及集成电路制造领域，尤其涉及半导体芯片的制造方法及半导体芯片。
背景技术
MOSFET芯片是半导体芯片的一种，属于功率半导体芯片范畴，按照其物理结构，可将MOSFET芯片分类为平面MOSFET和沟槽MOSFET两个大类，其中沟槽MOSFET的电流密度更高，在中低压MOSFET中占主导地位；按照其导电类型，可将MOSFET芯片分类为N沟道MOSFET和P沟道MOSFET，其中N沟道MOSFET的多数载流子为自由电子，P沟道MOSFET的多数载流子为空穴，所以N沟道MOSFET的电流密度更高，使用场景更广泛。
衡量MOSFET芯片好坏的直流参数包括击穿电压、导通电阻和阈值电压，通常情况下，击穿电压越大越好，导通电阻越小越好；阈值电压是在MOSFET的沟槽侧壁形成沟道、使得MOSFET导通所对应的栅极电压。
衡量MOSFET芯片好坏的非直流参数包括寄生电容、开关时间、雪崩电流(EAS)等，其中雪崩电流(EAS)反映了MOSFET承受脉冲电流的能力，本领域专业人员都知道，雪崩电流主要受芯片面积、基区电阻、接触孔电阻影响。
发明内容
本发明提供了半导体芯片的制造方法及半导体芯片，具备EAS特性和阈值电压更稳定等优点，解决了原有MOSFET存在的EAS和阈值电压不稳定的问题。
根据本申请实施例提供的半导体芯片的制造方法，包括如下步骤：
在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的衬底和轻掺杂的外延层，衬底和外延层的掺杂类型为N型；
以硬掩模介质层为阻挡层，采用光刻、刻蚀工艺，在半导体基片上形成沟槽；
去除所述硬掩模介质层，生长第一氧化硅、氮化硅以及第二氧化硅；
采用化学机械研磨工艺，去除高出所述氮化硅上表面的第二氧化硅，保留所述沟槽中的第二氧化硅；
采用离子注入、退火工艺，在所述外延层之中形成第一P型掺杂区和第二P型掺杂区；
采用腐蚀工艺，去除所述沟槽中的部分第二氧化硅；
采用离子注入工艺，对第二P型掺杂区的上表层和侧表层进行反型注入掺杂；
采用腐蚀工艺，依次去除全部的第二氧化硅、氮化硅以及第一氧化硅；
采用热氧化工艺，生长第三氧化硅即栅氧化层；
淀积多晶硅，并去除高出所述第三氧化硅上表面的多晶硅，保留所述沟槽中的多晶硅；
采用光刻、离子注入、退火工艺，形成源区；
制作接触孔；
采用离子注入、退火工艺，在接触孔的底部和侧面形成第三P型掺杂区；
采用离子注入、退火工艺，在接触孔的底部和侧面形成第四P型掺杂区。
优选地，所述第一P型掺杂区为MOSFET的体区，所述多晶硅为MOSFET的多晶硅栅，所述衬底和外延为MOSFET的漏极，所述第二P型掺杂区、第三P型掺杂区、第四P型掺杂区为浓掺杂体区。
优选地，所述沟槽的深度为0.8～1.6微米，宽度为0.1～0.4微米。
优选地，所述第一氧化硅的厚度为200～500埃米，生长所述第一氧化硅的工艺方法为热氧化工艺，所述氮化硅的厚度为200～600埃米，生长所述氮化硅的工艺方法为化学气相淀积，所述第二氧化硅的厚度为2000～8000埃米，生长所述第二氧化硅的工艺方法为高密度等离子体化学气相淀积，所述第二氧化硅将所述沟槽填满。
优选地，在所述生长第一氧化硅、氮化硅以及第二氧化硅的工艺之后，进行高温退火，使得所述第一氧化硅、氮化硅以及第二氧化硅更致密，高温退火的温度为900～1150摄氏度。
优选地，所述采用离子注入、退火工艺，在所述外延层之中形成第一P型掺杂区和第二P型掺杂区，所述离子注入的掺杂物为硼，形成第一P型掺杂区的离子注入剂量为0.6E13～1.5E13个/CM2，形成第二P型掺杂区的离子注入剂量大于形成第一P型掺杂区的离子注入剂量，为2E13～2E14个/CM2，所述第一P型掺杂区分布在从所述外延层的上表面至深度为D1的整个区域，第一P型掺杂区的深度(D1)为0.6～1.2微米，所述第二P型掺杂区分布在从所述外延层的上表面至深度为D2的整个区域，第二P型掺杂区的深度(D2)小于第一P型掺杂区的深度(D1)，为0.3～0.6微米。
优选地，所述采用腐蚀工艺，去除所述沟槽中的部分第二氧化硅，所述腐蚀工艺为定量腐蚀，从所述外延层的上表面至深度为D3的区域内的第二氧化硅被全部腐蚀掉，D3比D2小300～800埃米。
优选地，所述制作接触孔，接触孔在外延层中的深度(D4)小于所述第二P型掺杂区的深度(D2)，接触孔在外延层中的深度(D4)为0.2～0.4微米，所述采用离子注入、退火工艺，在接触孔的底部和侧面形成第三P型掺杂区，离子注入的掺杂物为硼，注入剂量(E4)为1E15～5E15个/CM2，注入能量(Y1)为5～25Kev，退火工艺的温度(T1)为900～1000摄氏度，采用快速热退火的工艺方式。
优选地，所述采用离子注入、退火工艺，在接触孔的底部和侧面形成第四P型掺杂区，此步离子注入的掺杂物为硼，注入剂量(E5)大于形成所述第二P型掺杂区的离子注入剂量(E2)且小于形成所述第三P型掺杂区的离子注入剂量(E4)，为5E13～5E14个/CM2，注入能量(Y2)大于形成所述第三P型掺杂区的离子注入能量(Y1)，为15～50Kev，此步退火工艺的温度(T2)小于形成所述第三P型掺杂区的的退火工艺温度(T1)，为800～900摄氏度，采用快速热退火的工艺。
本发明提供半导体芯片，所述半导体芯片根据上述的半导体芯片的制造方法制成。
本申请实施例提供的技术方案可以包括以下有益效果：
1、本发明合理设置形成所述第四P型掺杂区的离子注入能量和退火工艺温度，使得第四P型掺杂区的宽度小于第二P型掺杂区的宽度。本发明首先制作掺杂浓度较大的第三P型掺杂区然后制作掺杂浓度较小第四P型掺杂区，二者分开退火，可以在保证掺杂浓度较大的第三P型掺杂区被充分激活的前提下，采用更低温度的退火使得第四P型掺杂区的分布宽度更精准，第四P型掺杂区的宽度始终小于第二P型掺杂区的宽度，从而尽可能的增加第四P型掺杂区的宽度，其宽度越大，MOSFET的基区电阻就越小，EAS特性越好。
如此，从沟槽的侧壁至接触孔的侧面这个横向区域，形成了由第一P型掺杂区，第二P型掺杂区，第四P型掺杂区，第三P型掺杂区这样一组掺杂浓度递增的P型掺杂区，其中第一P型掺杂区的掺杂浓度最小，是MOSFET的体区，当MOSFET导通时此区域为沟道所在区域，第一P型掺杂区以及邻近第一P型掺杂区的第二P型掺杂区的掺杂浓度较小，有利于MOSFET的阈值电压的工艺稳定性，第三P型掺杂区的掺杂浓度最大，此区域为金属烧结的区域，掺杂浓度越大其接触孔电阻就越小，MOSFET的EAS特性也就越好。
第四P型掺杂区的掺杂浓度较大，位于接触孔和沟道之间，可以大幅度的减小MOSFET的基区电阻，从而提高其EAS特性。
2、第三P型掺杂区和第四P型掺杂区是采用离子注入工艺透过接触孔进行掺杂然后退火形成的，众所周知，接触孔的形成都需要采用光刻工艺，而光刻工艺必然存在对准偏差的问题，因此第三P型掺杂区、第四P型掺杂区的边界至沟槽侧壁的距离是受工艺精度/工艺重复性影响的非定量值，但本发明合理设置工艺参数使得第四P型掺杂区的宽度始终小于第二P型掺杂区的宽度，而且第二P型掺杂区是通过一系列离子注入和退火工艺形成的，不需要采用光刻工艺，也就不存在光刻对准偏差的问题，即第二P型掺杂区的边界至沟槽侧壁的距离，是可以通过离子注入工艺进行调节的定量距离，不受光刻工艺的影响，因此本发明形成的MOSFET，其EAS特性和阈值电压更稳定。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1-A为本发明半导体芯片的制造方法的流程示意图；
图1-B为本发明半导体芯片的制造方法的流程示意图；
图1为本发明步骤S1的结构示意图；
图2为本发明步骤S2的结构示意图；
图3为本发明步骤S3的结构示意图；
图4为本发明步骤S4的结构示意图；
图5为本发明步骤S5的结构示意图；
图6为本发明步骤S6的结构示意图；
图7为本发明步骤S7的结构示意图；
图8为本发明步骤S8的结构示意图；
图9为本发明步骤S9的结构示意图；
图10为本发明步骤S10的结构示意图；
图11为本发明步骤S11的结构示意图；
图12为本发明步骤S12的结构示意图；
图13为本发明步骤S13的结构示意图；
图14为本发明步骤S14的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图1-A到图1-B，本发明提供半导体芯片的制造方法100，包括如下步骤：
步骤S1：在半导体基片上生长硬掩模介质层3，所述半导体基片包括浓掺杂的衬底1和轻掺杂的外延层2，衬底1和外延层2的掺杂类型为N型(参阅图1)；
步骤S2：以硬掩模介质层3为阻挡层，采用光刻、刻蚀工艺，在半导体基片上形成沟槽4(参阅图2)；
步骤S3：去除所述硬掩模介质层，生长第一氧化硅5、氮化硅6以及第二氧化硅7(参阅图3)；
步骤S4：采用化学机械研磨工艺，去除高出所述氮化硅6上表面的第二氧化硅7，保留所述沟槽4中的第二氧化硅7(参阅图4)；
步骤S5：采用离子注入、退火工艺，在所述外延层2之中形成第一P型掺杂区8和第二P型掺杂区9(参阅图5)；
步骤S6：采用腐蚀工艺，去除所述沟槽4中的部分第二氧化硅7(参阅图6)；
步骤S7：采用离子注入工艺，对第二P型掺杂区9的上表层和侧表层进行反型注入掺杂(参阅图7)；
步骤S8：采用腐蚀工艺，依次去除全部的第二氧化硅7、氮化硅6以及第一氧化硅5(参阅图8)；
步骤S9：采用热氧化工艺，生长第三氧化硅10即栅氧化层(参阅图9)；
步骤S10：淀积多晶硅11，并去除高出所述第三氧化硅10上表面的多晶硅11，保留所述沟槽4中的多晶硅11(参阅图10)；
步骤S11：采用光刻、离子注入、退火工艺，形成源区12(参阅图11)；
步骤S12：制作接触孔13(参阅图12)；
步骤S13：采用离子注入、退火工艺，在接触孔13的底部和侧面形成第三P型掺杂区14(参阅图13)；
步骤S14：采用离子注入、退火工艺，在接触孔13的底部和侧面形成第四P型掺杂区15(参阅图14)。
至此，本发明形成的MOSFET芯片的主要结构已经形成，其中，所述第一P型掺杂区8为MOSFET的体区，所述多晶硅12为MOSFET的多晶硅栅，所述衬底1和外延2为MOSFET的漏极，所述第二P型掺杂区9、第三P型掺杂区14、第四P型掺杂区15为浓掺杂体区，其它主要结构比如源区、栅氧化层在上文中已有描述。
后续工艺步骤为常规工艺步骤，不做赘述。
可以理解，在本实施例中，所述沟槽4的深度为0.8～1.6微米，宽度为0.1～0.4微米(MOSFET芯片由若干个元胞组成，示意图只展示了一个元胞)。
可以理解，在本实施例中，所述第一氧化硅5的厚度为200～500埃米，生长所述第一氧化硅5的工艺方法优选为热氧化工艺；所述氮化硅6的厚度为200～600埃米，生长所述氮化硅6的工艺方法为化学气相淀积；所述第二氧化硅7的厚度为2000～8000埃米，生长所述第二氧化硅7的工艺方法为化学气相淀积，优选为高密度等离子体化学气相淀积(HDP)，HDP工艺的优点在于其有更好的填充性，能更好的填充沟槽的各个角落而不容易产生空洞。
所述第一氧化硅5和所述氮化硅6的厚度比较小，二者都在所述沟槽4的底部和侧壁、以及在所述沟槽4之外的区域均匀覆盖。
所述第二氧化硅7的厚度比较大，将所述沟槽4填满。
可以理解，在本实施例中，在所述生长第一氧化硅5，氮化硅6，第二氧化硅7的工艺之后，进行高温退火，使得所述第一氧化硅5，氮化硅6，第二氧化硅7更致密，高温退火的温度为900～1150摄氏度。(经高温退火之后的第二氧化硅7变得更致密，在后续的腐蚀工艺中其腐蚀速率更低，这样就能更精确的定量腐蚀，从而在工艺上精确的定义其腐蚀深度，详见下文)。
可以理解，在步骤S5中，所述采用离子注入、退火工艺，在所述外延层2之中形成第一P型掺杂区8和第二P型掺杂区9：所述离子注入的掺杂物为硼，形成第一P型掺杂区8的离子注入剂量(E1)为0.6E13～1.5E13个/CM2，形成第二P型掺杂区9的离子注入剂量(E2)大于形成第一P型掺杂区8的离子注入剂量，为2E13～2E14个/CM2；所述第一P型掺杂区8分布在从所述外延层2的上表面至深度为D1的整个区域，第一P型掺杂区8的深度(D1)为0.6～1.2微米；所述第二P型掺杂区9分布在从所述外延层2的上表面至深度为D2的整个区域，第二P型掺杂区9的深度(D2)小于第一P型掺杂区8的深度(D1)，为0.3～0.6微米。
由此可见，此步工艺即在外延层2之中形成深度为D1的第一P型掺杂区，以及在第一P型掺杂区域的上表层形成掺杂浓度更大、深度更浅(D2)的第二P型掺杂区9。
可以理解，在步骤S6中，所述采用腐蚀工艺，去除所述沟槽4中的部分第二氧化硅7：所述腐蚀工艺为定量腐蚀，从所述外延层2的上表面至深度为D3的区域内的第二氧化硅7被全部腐蚀掉，D3比D2小300～800埃米。
可以理解，在步骤S7中，所述采用离子注入工艺，对第二P型掺杂区9的上表层和侧表层进行注入掺杂：所述离子注入的掺杂物为磷，注入剂量为E3，E3等于E2，磷离子穿透第一氧化硅5和氮化硅6，进入第二P型掺杂区9的上表层和侧表层，与此前注入的剂量为E2的硼离子发生电性中和，因此，第二P型掺杂区9的上表层和侧表层转变为与第一P型掺杂区8相同电阻率的掺杂区，在示意图7中直接以第一P型掺杂区8展示；在第二P型掺杂区9的下方，因为第二氧化硅7的阻挡作用，该区域不会被注入磷离子。
可以理解，在步骤S12中，所述制作接触孔13：接触孔在外延层2中的深度(D4)小于所述第二P型掺杂区9的深度(D2)，接触孔在外延层2中的深度(D4)为0.2～0.4微米。
可以理解，在步骤S13中，所述采用离子注入、退火工艺，在接触孔13的底部和侧面形成第三P型掺杂区14：此步离子注入的掺杂物为硼，注入剂量(E4)为1E15～5E15个/CM2，注入能量(Y1)为5～25Kev，此步退火工艺的温度(T1)为900～1000摄氏度，优选采用快速热退火的工艺方式。
此步离子注入剂量太大(超过1E15个/CM2)，需要更高的退火工艺温度才能使得掺杂物充分激活、以及修复离子注入产生的硅损伤。
可以理解，在步骤S14中，所述采用离子注入、退火工艺，在接触孔13的底部和侧面形成第四P型掺杂区15：此步离子注入的掺杂物为硼，注入剂量(E5)大于形成所述第二P型掺杂区9的离子注入剂量(E2)且小于形成所述第三P型掺杂区14的离子注入剂量(E4)，为5E13～5E14个/CM2，注入能量(Y2)大于形成所述第三P型掺杂区14的离子注入能量(Y1)，为15～50Kev，此步退火工艺的温度(T2)小于形成所述第三P型掺杂区14的的退火工艺温度(T1)，为800～900摄氏度，优选采用快速热退火的工艺。
此步离子注入剂量较小(小于1E15个/CM2)，只需要较低的退火工艺温度就能使得掺杂物充分激活、以及修复离子注入产生的硅损伤。
因为注入能量的差异，在接触孔13的底部，第四P型掺杂区15的深度大于第三P型掺杂区14的深度，在接触孔13的侧面，第四P型掺杂区15的宽度大于第三P型掺杂区14的宽度。
合理设置形成所述第四P型掺杂区15的离子注入能量和退火工艺温度，使得第四P型掺杂区15的宽度小于第二P型掺杂区9的宽度。本案首先制作掺杂浓度较大的第三P型掺杂区14然后制作掺杂浓度较小第四P型掺杂区15，二者分开退火，可以在保证掺杂浓度较大的第三P型掺杂区被充分激活的前提下，第四P型掺杂区15的宽度始终小于第二P型掺杂区9的宽度，采用更低温度的退火使得第四P型掺杂区15的分布宽度更精准，从而尽可能的增加第四P型掺杂区15的宽度，其宽度越大，MOSFET的基区电阻就越小，EAS特性越好。
如此，从沟槽4的侧壁至接触孔13的侧面这个横向区域，形成了由第一P型掺杂区8，第二P型掺杂区9，第四P型掺杂区15，第三P型掺杂区14这样一组掺杂浓度递增的P型掺杂区，其中第一P型掺杂区8的掺杂浓度最小，是MOSFET的体区，当MOSFET导通时此区域为沟道所在区域，第一P型掺杂区8以及邻近第一P型掺杂区8的第二P型掺杂区9的掺杂浓度较小，有利于MOSFET的阈值电压的工艺稳定性，第三P型掺杂区14的掺杂浓度最大，此区域为金属烧结的区域，掺杂浓度越大其接触孔电阻就越小，MOSFET的EAS特性也就越好。
第四P型掺杂区15的掺杂浓度较大，位于接触孔和沟道之间，可以大幅度的减小MOSFET的基区电阻，从而提高其EAS特性。
第三P型掺杂区14和第四P型掺杂区15是采用离子注入工艺透过接触孔进行掺杂然后退火形成的，众所周知，接触孔的形成都需要采用光刻工艺，而光刻工艺必然存在对准偏差的问题，因此第三P型掺杂区14、第四P型掺杂区15的边界至沟槽4侧壁的距离是受工艺精度/工艺重复性影响的非定量值，但本发明合理设置工艺参数使得第四P型掺杂区15的宽度始终小于第二P型掺杂区9的宽度，而且第二P型掺杂区9是通过一系列离子注入和退火工艺形成的，不需要采用光刻工艺，也就不存在光刻对准偏差的问题(行业里把类似这种不受光刻对准偏差影响的工艺设计，称之为自对准工艺)，即第二P型掺杂区9的边界至沟槽4侧壁的距离，是可以通过离子注入工艺进行调节的定量距离，不受光刻工艺的影响，因此本发明形成的MOSFET，其EAS特性和阈值电压更稳定。
总而言之，本发明通过一系列工艺设计，在沟槽侧壁至接触孔这个横向区域，除体区(第一P型掺杂区8)之外，形成了由第二P型掺杂区9、第四P型掺杂区15、第三P型掺杂区14组成的浓度递增的浓掺杂体区，大幅度的减小MOSFET的体区电阻和接触孔电阻，且其中最邻近沟道位置的第二P型掺杂区9是采用自对准工艺形成的，因此，采用本发明制作的MOSFET芯片的阈值电压和EAS特性及稳定性比传统方法要好得多。
本案首先在掺杂浓度较小的第一P型掺杂区8的上表层制作掺杂浓度较大的第二P型掺杂区9，然后通过电特性类型相反的离子注入掺杂使得第二P型掺杂区9的上表层和侧表层区域恢复为第一P型掺杂区8的掺杂浓度和掺杂类型，其中巧妙的采用了从沟槽侧壁注入相反类型的掺杂物的工艺方法，而这种离子注入掺杂又依托于对沟槽中的阻挡层(第二氧化硅7)进行定量腐蚀，本案在定量腐蚀沟槽中的氧化层(第二氧化硅7)之前，采用化学机械研磨工艺去除高出所述氮化硅上表面的第二氧化硅，这种方法可以保证在定量腐蚀第二氧化硅之前，第二氧化硅的初始位置是固定不变的，从而可以精确的保证定量腐蚀的深度；上文所述在生长第一氧化硅5，氮化硅6，第二氧化硅7的工艺之后进行高温退火也是为了减小第二氧化硅7的腐蚀速率，从而在操作层面可以更精确的定量腐蚀。精确保证定量腐蚀的深度，可以使得采用离子注入工艺对第二P型掺杂区9的侧表层进行相反类型的注入掺杂的区域定义更精准，形成本案所需的掺杂区结构分布。
所以说，本案看似简单组合的一系列工艺步骤，其实都是通过非常巧妙的工艺设计、最终达成了本行业其它人员所不能实现的工艺效果，而且本案相对于传统的制作MOSFET芯片的工艺方法，没有增加光刻层，在工艺成本方面仍然保持优势。
本发明另一实施例提供半导体芯片，所述半导体芯片根据上述的半导体芯片的制造方法100制成。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (10)
1.半导体芯片的制造方法，其特征在于，包括如下步骤：
在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的衬底和轻掺杂的外延层，衬底和外延层的掺杂类型为N型；
以硬掩模介质层为阻挡层，采用光刻、刻蚀工艺，在半导体基片上形成沟槽；
去除所述硬掩模介质层，生长第一氧化硅、氮化硅以及第二氧化硅；
采用化学机械研磨工艺，去除高出所述氮化硅上表面的第二氧化硅，保留所述沟槽中的第二氧化硅；
采用离子注入、退火工艺，在所述外延层之中形成第一P型掺杂区和第二P型掺杂区；
采用腐蚀工艺，去除所述沟槽中的部分第二氧化硅；
采用离子注入工艺，对第二P型掺杂区的上表层和侧表层进行反型注入掺杂；
采用腐蚀工艺，依次去除全部的第二氧化硅、氮化硅以及第一氧化硅；
采用热氧化工艺，生长第三氧化硅即栅氧化层；
淀积多晶硅，并去除高出所述第三氧化硅上表面的多晶硅，保留所述沟槽中的多晶硅；
采用光刻、离子注入、退火工艺，形成源区；
制作接触孔；
采用离子注入、退火工艺，在接触孔的底部和侧面形成第三P型掺杂区；
采用离子注入、退火工艺，在接触孔的底部和侧面形成第四P型掺杂区。
2.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述第一P型掺杂区为MOSFET的体区，所述多晶硅为MOSFET的多晶硅栅，所述衬底和外延为MOSFET的漏极，所述第二P型掺杂区、第三P型掺杂区、第四P型掺杂区为浓掺杂体区。
3.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述沟槽的深度为0.8～1.6微米，宽度为0.1～0.4微米。
4.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述第一氧化硅的厚度为200～500埃米，生长所述第一氧化硅的工艺方法为热氧化工艺，所述氮化硅的厚度为200～600埃米，生长所述氮化硅的工艺方法为化学气相淀积，所述第二氧化硅的厚度为2000～8000埃米，生长所述第二氧化硅的工艺方法为高密度等离子体化学气相淀积，所述第二氧化硅将所述沟槽填满。
5.根据权利要求1所述的半导体芯片的制造方法，其特征在于，在所述生长第一氧化硅、氮化硅以及第二氧化硅的工艺之后，进行高温退火，使得所述第一氧化硅、氮化硅以及第二氧化硅更致密，高温退火的温度为900～1150摄氏度。
6.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述采用离子注入、退火工艺，在所述外延层之中形成第一P型掺杂区和第二P型掺杂区，所述离子注入的掺杂物为硼，形成第一P型掺杂区的离子注入剂量为0.6E13～1.5E13个/CM2，形成第二P型掺杂区的离子注入剂量大于形成第一P型掺杂区的离子注入剂量，为2E13～2E14个/CM2，所述第一P型掺杂区分布在从所述外延层的上表面至深度为D1的整个区域，第一P型掺杂区的深度(D1)为0.6～1.2微米，所述第二P型掺杂区分布在从所述外延层的上表面至深度为D2的整个区域，第二P型掺杂区的深度(D2)小于第一P型掺杂区的深度(D1)，为0.3～0.6微米。
7.根据权利要求6所述的半导体芯片的制造方法，其特征在于，所述采用腐蚀工艺，去除所述沟槽中的部分第二氧化硅，所述腐蚀工艺为定量腐蚀，从所述外延层的上表面至深度为D3的区域内的第二氧化硅被全部腐蚀掉，D3比D2小300～800埃米。
8.根据权利要求7所述的半导体芯片的制造方法，其特征在于，所述制作接触孔，接触孔在外延层中的深度(D4)小于所述第二P型掺杂区的深度(D2)，接触孔在外延层中的深度(D4)为0.2～0.4微米，所述采用离子注入、退火工艺，在接触孔的底部和侧面形成第三P型掺杂区，离子注入的掺杂物为硼，注入剂量(E4)为1E15～5E15个/CM2，注入能量(Y1)为5～25Kev，退火工艺的温度(T1)为900～1000摄氏度，采用快速热退火的工艺方式。
9.根据权利要求8所述的半导体芯片的制造方法，其特征在于，所述采用离子注入、退火工艺，在接触孔的底部和侧面形成第四P型掺杂区，此步离子注入的掺杂物为硼，注入剂量(E5)大于形成所述第二P型掺杂区的离子注入剂量(E2)且小于形成所述第三P型掺杂区的离子注入剂量(E4)，为5E13～5E14个/CM2，注入能量(Y2)大于形成所述第三P型掺杂区的离子注入能量(Y1)，为15～50Kev，此步退火工艺的温度(T2)小于形成所述第三P型掺杂区的的退火工艺温度(T1)，为800～900摄氏度，采用快速热退火的工艺。
10.半导体芯片，其特征在于，所述半导体芯片根据权利要求1所述的半导体芯片的制造方法制成。
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