CN113257897B - 半导体器件及其制备方法 - Google Patents
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Abstract
本申请提供一种半导体器件及其制备方法，半导体器件包括：第一导电类型的衬底；第一导电类型的外延层，覆盖衬底；第二导电类型的阱区，形成于外延层的表面上，阱区内形成有包括第一导电类型的第一掺杂区的源区，阱区的表面上形成有第二导电类型的第二掺杂区，且第二掺杂区覆盖第一掺杂区；多个沟槽，穿过第二掺杂区、源区和阱区，并与外延层接触，沟槽的表面形成有栅介质层，沟槽内填充有由栅导电材料形成的栅极；第一电极层，填充沟槽并与第二掺杂区和第一掺杂区接触；隔离介质层，用于隔离第一电极层与栅极。本申请提供的半导体器件可以有效缩小平台宽度，进而提高沟道密度，减小导通电阻。
Description
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体器件及其制备方法。
背景技术
在半导体技术领域内，金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET）是一种可以广泛使用在模拟电路与数字电路的场效晶体管（field-effect transistor）。MOSFET由于元胞尺寸小，可以实现低电阻、大电流，在低压领域迅速发展起来。
发明内容
本申请实施例提供一种半导体器件，该半导体器件可以提高沟道密度、减小导通电阻。
第一方面，本申请实施例提供了一种半导体器件，包括：第一导电类型的衬底；第一导电类型的外延层，覆盖衬底；第二导电类型的阱区，形成于外延层的表面上，阱区内形成有包括第一导电类型的第一掺杂区的源区，阱区的表面上形成有第二导电类型的第二掺杂区，且第二掺杂区覆盖第一掺杂区；多个沟槽，穿过第二掺杂区、源区和阱区，并与外延层接触，沟槽的表面形成有栅介质层，沟槽内填充有由栅导电材料形成的栅极；第一电极层，填充沟槽并与第二掺杂区和第一掺杂区接触；隔离介质层，用于隔离第一电极层与栅极。
根据本申请第一方面的前述任一实施方式，沟槽的刻蚀窗口小于第一掺杂区的注入窗口。
根据本申请第一方面的前述任一实施方式，在垂直于衬底的纵向方向上，沟槽内的栅导电材料的最高面高于第一掺杂区的最低面，且低于第二掺杂区的最低面。
根据本申请第一方面的前述任一实施方式，在垂直于衬底的纵向方向上，隔离介质层的最低面高于第一掺杂区的最低面，所述隔离介质层的最高面低于第二掺杂区的最低面。
根据本申请第一方面的前述任一实施方式，隔离介质层的厚度的取值范围为1000Å~2000Å。
根据本申请第一方面的前述任一实施方式，衬底为硅衬底，栅导电材料为多晶硅。
根据本申请第一方面的前述任一实施方式，第一导电类型和第二导电类型中的任一者为N型，第一导电类型和第二导电类型中的另一者为P型。
根据本申请第一方面的前述任一实施方式，半导体器件还包括第二电极层，第二电极层位于衬底背离外延层的一侧。
第二方面，本申请实施例还提供了一种半导体器件的制备方法，包括如下步骤：提供第一导电类型的衬底，在衬底上形成第一导电类型的外延层，外延层覆盖衬底；在外延层上形成第二导电类型的阱区；在外延层上注入第二导电类型的掺杂离子并激活，以形成位于阱区表面的第二掺杂区；在阱区内注入第一导电类型的掺杂离子并激活，以形成包括第一掺杂区的源区，且第二掺杂区覆盖第一掺杂区；刻蚀多个沟槽，多个沟槽穿过第二掺杂区、源区和阱区并与外延层接触，在沟槽的内表面形成栅介质层；在沟槽内填充栅导电材料，以形成栅极；在沟槽内淀积预定厚度的隔离介质层；在隔离介质层上淀积金属以形成第一电极层，且第一电极层与第一掺杂区和第二掺杂区接触。
根据本申请第二方面前述任一实施方式，沟槽的刻蚀窗口小于第一掺杂区的注入窗口。
根据本申请第二方面前述任一实施方式，沟槽内的栅导电材料的最高面高于第一掺杂区的最低面，且低于第二掺杂区的最低面。
根据本申请第二方面任一实施方式，隔离介质层的最低面高于第一掺杂区的最低面，隔离介质层的最高面低于第二掺杂区的最低面。
根据本申请第二方面任一实施方式，还包括：在衬底背离外延层的一侧淀积金属层，以形成第二电极层。
本申请实施例的半导体器件，通过在沟槽侧壁的一定深度内形成第一掺杂区，第一掺杂区组成的源区和第二掺杂区层叠设置。第一电极层延伸进入沟槽内并与第一掺杂区形成第一导电类型的欧姆接触，位于第二掺杂区上的第一电极层与第二掺杂区形成第二导电类型的欧姆接触。由于半导体器件在沟槽内部形成源极接触，可以有效缩小平台宽度，进而提高沟道密度，减小导通电阻，同时不会影响半导体器件的阈值电压、栅介质层的可靠性等性能。
附图说明
下面将通过参考附图来描述本申请示例性实施例的特征、优点和技术效果。
图1为本申请实施例提供的一种半导体器件的结构示意图；
图2-图6为本申请实施例提供的半导体器件的制备方法中各步骤的结构示意图。
附图标记：
1、衬底；2、外延层；3、阱区；4、第一掺杂区；5、第二掺杂区；6、沟槽；7、栅介质层；8、栅极；9、第一电极层；10、隔离介质层；11、第二电极层。
具体实施方式
下面结合附图和实施例对本申请的实施方式作进一步详细描述。以下实施例的详细描述和附图用于示例性地说明本申请的原理，但不能用来限制本申请的范围，即本申请不限于所描述的实施例。
在本申请的描述中，需要说明的是，除非另有说明，“多个”的含义是两个以上；术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性。
下述描述中出现的方位词均为图中示出的方向，并不是对本申请的具体结构进行限定。在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可视具体情况理解上述术语在本申请中的具体含义。
为了更好地理解本申请，下面结合图1至图6对本申请实施例进行描述。
图1为本申请实施例提供的一种半导体器件结构示意图。
请参阅图1，本申请实施例提供的一种半导体器件，该半导体器件可以为广泛使用在模拟电路与数字电路的场效晶体管MOSFET。半导体器件包括第一导电类型的衬底1、第一导电类型的外延层2、第二导电类型的阱区3、第一掺杂区4、第二导电类型的第二掺杂区5、多个沟槽6、第一电极层9、隔离介质层10和第二电极层11。
衬底1可以为例如但不限于硅衬底、III-V族化合物衬底、锗（SiGe）衬底、epi-衬底（磊晶硅衬底，epi-substrate）。
外延层2覆盖衬底1。外延层2的电阻率根据器件的结构和击穿电压来选取，一般击穿电压为100V～200V的器件所对应的外延层2电阻率为0.3欧姆•厘米～3欧姆•厘米，外延层2的厚度按照MOSFET器件的击穿电压选取，电压越高，外延层2的厚度越大。
阱区3内形成有包括第一导电类型的第一掺杂区4的源区，阱区3的表面上形成有第二导电类型的第二掺杂区5，且第二掺杂区5覆盖第一掺杂区4。
可选地，位于阱区3表面的第二掺杂区5通过在外延层2上注入第二导电类型的掺杂离子并激活而形成。可选地，第一掺杂区4通过在阱区3内注入第一导电类型的掺杂离子并激活而形成。进一步可选地，为了提高注入浓度，第一掺杂区4可以通过在阱区3内多次不同能量注入第一导电类型的掺杂离子并激活而形成。
离子注入是一种将带电的且具有能量的粒子注入衬底1的过程，相对于扩散工艺，离子注入可以更准确地控制杂质掺杂、可重复性和较低的工艺温度。高能的离子由于与衬底中电子和原子的碰撞而失去能量，最后停在晶格内某一深度。离子碰撞会引起的半导体晶格的断裂或损伤，因此后续需要通过退火处理来去除这些损伤。
多个沟槽6穿过第二掺杂区5、源区和阱区3，并与外延层2接触，即沟槽6延伸进入外延层2中。沟槽6的表面形成有栅介质层7，沟槽6内填充有由栅导电材料形成的栅极8。沟槽6的形状可以为条形、方形等，沟槽6的宽度和深度可以根据MOSFET器件的工艺参数确定，此处不作限制。沟槽6的侧面和底表面形成有栅介质层7。可选地，栅介质层7为栅氧化层，栅导电材料为多晶硅。
第一电极层9填充沟槽6并与第二掺杂区5和第一掺杂区4接触，即第一电极层9与第二掺杂区5和第一掺杂区4分别电连接。可选地，第一电极层9为源极。
隔离介质层10用于隔离第一电极层9与栅极8。其中，第一电极层9为金属淀积层。可选地，第一电极层9的材料可以为金属铝或铜铝合金等。
第二电极层11位于衬底1背离外延层2的一侧。其中，第二电极层11为金属淀积层。可选地，第二电极层11为漏极。
可选地，第一导电类型和第二导电类型中的任一者为N型，另一者为P型。当MOSFET为N型半导体器件时，漏极相对源极的极性为正极，MOSFET为P型半导体器件时，漏极相对源极的极性为负极。为了便于描述，下面以第一导电类型为N型，第二导电类型为P型为例进行说明。
如图1所示，衬底1为N型，N型外延层2覆盖N型衬底1，在外延层2上形成P型的阱区3，在外延层2上注入P型的掺杂离子并激活，以形成位于阱区3表面的第二掺杂区5。在阱区3内注入N型的掺杂离子并激活，以形成包括第一掺杂区4的源区，且第二掺杂区5覆盖第一掺杂区4。可选地，P型的掺杂离子可以为硼，N型的掺杂离子可以为磷、砷和/或其他的第V族元素。掺杂离子的浓度根据具体的设计要求而定，此处不作限制。
多个沟槽6穿过第二掺杂区5、源区和阱区3，并与外延层2接触，沟槽6内填充有由栅导电材料形成的栅极8。第一电极层9即源极填充沟槽6并与第二掺杂区5和第一掺杂区4接触，隔离介质层10用于隔离源极与栅极8。第二电极层11即漏极位于衬底1背离外延层2的一侧。
该半导体器件的工作原理为：当栅极8不加偏压时，漏极加正偏压时，半导体器件可以承受高压。此时，阱区3和外延层2构成的J1结反偏，电压主要由较厚的N型外延层2承担。当栅极8加正偏压时，沿着沟槽6纵向侧壁的P型阱区表面形成反型层沟道。当漏极加正偏压时，该反型层沟道为电子提供了一条从源区到漏极的传输路径。电子从源区通过沟道后，进入沟槽6底部的外延层2，然后电路在整个元胞横截面宽度内扩展开。
由此，该MOSFET器件通过多次不同高能量的N型掺杂离子的注入并激活而在沟槽6的一定深度内形成NSD区，NSD区组成的源区和PSD区层叠设置，均位于沟槽6侧壁。源极伸入沟槽6内与NSD区形成良好的N型欧姆接触，且与PSD区形成良好的P型欧姆接触，由于MOSFET器件可以在沟槽6内部形成源极接触，可以有效缩小平台宽度，提高沟道密度，减小导通电阻，同时不会影响器件的阈值电压、栅介质层的可靠性等性能。
本申请实施例提供的半导体器件，通过在沟槽6内部形成源极接触，可以有效缩小平台宽度，进而提高沟道密度，减小导通电阻，同时不会影响器件阈值电压、栅介质层的可靠性等性能。
在一些实施例中，沟槽6的刻蚀窗口小于第一掺杂区4的注入窗口，且第一掺杂区4的注入窗口大小包含沟槽6的刻蚀窗口大小，以使位于沟槽6内的第一电极层9与沟槽6侧壁的第一掺杂区4形成N型欧姆接触。
进一步地，第一掺杂区4的注入窗口宽度小于第二掺杂区5的注入窗口宽度。第二掺杂区5的注入窗口的宽度大于第一掺杂区4的注入窗口宽度，且第二掺杂区5的注入深度位于外延层2表面，且较第一掺杂区4浅，使得第二掺杂区5与位于第二掺杂区5上方的第一电极层9形成P型欧姆接触，同时较大的第二掺杂区5也增大了其与阱区3的接触面积。
进一步地，在垂直于衬底1的纵向方向上，沟槽6内的栅导电材料的最高面高于第一掺杂区4的最低面，且低于第二掺杂区5的最低面。沟槽6内的栅导电材料的最高面高于第一掺杂区4的最低面，以便第一掺杂区4形成的源区能够与栅极8连接形成沟道。栅导电材料的最高面低于第二掺杂区5的最低面，以便在其上方留出空间，使得沟槽内6的第一电极层9延伸至其上方并与两侧的第一掺杂区4形成第一导电类型的欧姆接触，即N型欧姆接触。
进一步地，在垂直于衬底1的纵向方向上，隔离介质层10的最低面高于第一掺杂区4的最低面，且隔离介质层10的最高面低于第二掺杂区5的最低面。其中，隔离介质层10位于栅导电材料上方，故在栅导电材料的最高面高于第一掺杂区4的最低面的情况下，隔离介质层10的最低面也需高于第一掺杂区4的最低面。
隔离介质层10的最高面低于第二掺杂区5的最低面，以便在隔离介质层10的上方留出空间，使得沟槽内6的第一电极层9延伸至隔离介质层10的上方并与两侧的第一掺杂区4形成第一导电类型的欧姆接触，即N型欧姆接触。隔离介质层10的厚度满足最大栅源电压的要求即可。
可选地，隔离介质层10的厚度的取值范围为1000Å~2000Å。进一步可选地，隔离介质层的厚度为1100Å、1300Å或1500Å。
可以理解的是，该半导体器件也适用于第一导电类型为P型、第二导电类型为N型的MOSFET器件，不再赘述。
图2-图6为本申请实施例提供的半导体器件制备方法各步骤中的器件结构示意图。
请参阅图2-图6，本申请实施例还提供了一种半导体器件的制备方法，该半导体器件可以为广泛使用在模拟电路与数字电路的场效晶体管MOSFET。
该半导体器件的制备方法包括如下所述的步骤S1~S8。
步骤S1：提供第一导电类型的衬底1，在衬底1上形成第一导电类型的外延层2，外延层2覆盖衬底1。衬底1可以为例如但不限于硅衬底、III-V族化合物衬底、锗（SiGe）衬底、epi-衬底（磊晶硅衬底，epi-substrate）。
步骤S2：在第一导电类型的外延层2上形成第二导电类型的阱区3。
步骤S3：在外延层2上注入第二导电类型的掺杂离子并激活以形成位于阱区3表面的第二掺杂区5。
步骤S4：在阱区3内注入第一导电类型的掺杂离子并激活，以形成包括第一掺杂区4的源区，且第二掺杂区5覆盖第一掺杂区4。
可选地，第一导电类型和第二导电类型中的任一者为N型，另一者为P型。当MOSFET为N型半导体器件时，漏极相对源极的极性为正极，MOSFET为P型半导体器件时，漏极相对源极的极性为负极。为了便于描述，下面以第一导电类型为N型，第二导电类型为P型为例进行说明。
如图2和图3所示，衬底1为N型，N型外延层2覆盖N型衬底1，在外延层2上形成P型的阱区3。在外延层2上注入P型的掺杂离子并激活，以形成位于阱区3表面的第二掺杂区5。在阱区3内注入N型的掺杂离子并激活，以形成包括第一掺杂区4的源区，且第二掺杂区5覆盖第一掺杂区4。可选地，P型的掺杂离子可以为硼，N型的掺杂离子可以为磷、砷和/或其他的第V族元素。掺杂离子的浓度根据具体的设计要求而定，此处不作限制。
步骤S5：刻蚀多个沟槽6，多个沟槽6依次穿过第二掺杂区5、源区和阱区3，并与外延层2接触，沟槽6的内表面生长有栅介质层7。
步骤S6：在沟槽6内填充栅导电材料，以形成栅极8。沟槽6延伸进入外延层2。可选的，沟槽6的侧面和底部表面生长栅介质层7，沟槽6中填充由多晶硅组成的栅极8，栅极8对应的多晶硅采用淀积工艺形成并进行反刻。可选的，栅介质层7为栅氧化层。
步骤S7：在沟槽6内淀积预定厚度的隔离介质层10。其中，淀积隔离介质层10后进行反刻。
沟槽6中填充的多晶硅和隔离介质层10均需要进行反刻，以确定后续在沟槽6中淀积金属的深度，从而保证第一电极层9与NSD区形成良好的N型欧姆接触。
隔离介质层10的厚度需要满足最大栅源电压要求。可选的，隔离介质层10的厚度的取值范围为1000Å~2000Å。
步骤S8：在隔离介质层10上淀积金属以形成第一电极层9，且第一电极层9与第一掺杂区4和第二掺杂区5接触。
将第一电极层9设置成能够与第一掺杂区4和第二掺杂区5相连接，进而第一电极层9与NSD区形成良好的N型欧姆接触，且与PSD区形成良好的P型欧姆接触。
如图4至6所示，多个沟槽6穿过第二掺杂区5、源区和阱区3，并与外延层2接触，沟槽6内填充有由栅导电材料形成的栅极8。第一电极层9即源极填充沟槽6并与第二掺杂区5和第一掺杂区4接触，隔离介质层10用于隔离源极与栅极8。第二电极层11即漏极位于衬底1背离外延层2的一侧。
本申请实施例提供的半导体器件的制备方法，通过在阱区3内形成包括包括第一导电类型的第一掺杂区4的源区，在阱区3表面形成第二导电类型的第二掺杂区5，第二掺杂区5覆盖第一掺杂区4，并使得沟槽6依次穿过第二掺杂区5、源区和阱区3，第一电极层9填充沟槽6并与源区和第二掺杂区5接触。该半导体器件在沟槽6内部形成源极接触，可以有效缩小平台宽度，进而提高沟道密度，减小导通电阻，同时不会影响器件阈值电压、栅氧可靠性等性能。
在一些实施例中，即步骤S5中，第一掺杂区4的注入窗口宽度小于第二掺杂区5的注入窗口宽度。第二掺杂区5的注入窗口的宽度大于第一掺杂区4的注入窗口宽度，且第二掺杂区5的注入深度位于外延层2表面，且较第一掺杂区4浅，使得第二掺杂区5与位于第二掺杂区5上方的第一电极层9形成P型欧姆接触，同时较大的第二掺杂区5也增大了其与阱区3的接触面积。
同时，沟槽6的刻蚀窗口小于第一掺杂区4的注入窗口。且第一掺杂区4的注入窗口大小包含沟槽6的刻蚀窗口大小，以使位于沟槽6内的第一电极层9与沟槽6侧壁的第一掺杂区4形成N型欧姆接触。
在一些实施例中，即步骤S6中，沟槽6内的栅导电材料的最高面高于第一掺杂区4的最低面，且低于第二掺杂区5的最低面。沟槽6内的栅导电材料的最高面高于第一掺杂区4的最低面，以便第一掺杂区4组成的源区能够与栅极8连接形成沟道。栅导电材料的最高面低于第二掺杂区5的最低面，以便在其上方留出空间，使得沟槽内6的第一电极层9延伸至其上方并与两侧的第一掺杂区4形成第一导电类型的欧姆接触，即N型欧姆接触。
在一些实施例中，即步骤S7中，隔离介质层10的最低面高于第一掺杂区4的最低面，且隔离介质层10的最高面低于第二掺杂区5的最低面。可选地，隔离介质层10的厚度的取值范围为1000Å~2000Å。进一步可选地，隔离介质层的厚度为1100Å、1300Å或1500Å。
隔离介质层10位于栅极8上，故在栅导电材料的最高面高于第一掺杂区4的最低面的情况下，隔离介质层10的最低面也需高于第一掺杂区4的最低面。隔离介质层10的最高面低于第二掺杂区5的最低面，以便在隔离介质层10的上方留出空间，使得沟槽内6的第一电极层9延伸至隔离介质层10的上方并与两侧的第一掺杂区4形成N型欧姆接触。
进一步的，本申请实施例提供的半导体器件的制备方法还包括：
步骤S9：在衬底1背离外延层2的一侧淀积金属层，以形成第二电极层11。可选地，第二电极层11为漏极。
可以理解的是，该半导体器件的制备方法也适用于第一导电类型为P型、第二导电类型为N型的MOSFET器件的制备方法，不再赘述。
需要说明的是，本申请并不局限于上文所描述并在图中示出的特定配置和处理。并且，为了简明起见，这里省略对已知方法技术的详细描述。在上述实施例中，描述和示出了若干具体的步骤作为示例。但是，本申请的方法过程并不限于所描述和示出的具体步骤，本领域的技术人员可以在领会本申请的精神之后，作出各种改变、修改和添加，或者改变步骤之间的顺序。
本申请可以以其他的具体形式实现，而不脱离其精神和本质特征。例如，特定实施例中所描述的算法可以被修改，而系统体系结构并不脱离本申请的基本精神。因此，当前的实施例在所有方面都被看作是示例性的而非限定性的，本申请的范围由所附权利要求而非上述描述定义，并且，落入权利要求的含义和等同物的范围内的全区域改变从而都被包括在本申请的范围之中。
Claims (13)
1.一种半导体器件，其特征在于，包括：
第一导电类型的衬底；
第一导电类型的外延层，覆盖所述衬底；
第二导电类型的阱区，形成于所述外延层的表面上，所述阱区内形成有包括第一导电类型的第一掺杂区的源区，所述阱区的表面上形成有第二导电类型的第二掺杂区，且所述第二掺杂区覆盖所述第一掺杂区；
多个沟槽，穿过所述第二掺杂区、所述源区和所述阱区，并与所述外延层接触，所述沟槽的内表面形成有栅介质层，所述沟槽内填充有由栅导电材料形成的栅极；
第一电极层，填充所述沟槽并与所述第二掺杂区和所述第一掺杂区接触；
隔离介质层，用于隔离所述第一电极层与所述栅极。
2.根据权利要求1所述的半导体器件，其特征在于，所述沟槽的刻蚀窗口小于所述第一掺杂区的注入窗口。
3.根据权利要求2所述的半导体器件，其特征在于，在垂直于所述衬底的纵向方向上，所述沟槽内的所述栅导电材料的最高面高于所述第一掺杂区的最低面，且低于所述第二掺杂区的最低面。
4.根据权利要求3所述的半导体器件，其特征在于，在垂直于所述衬底的纵向方向上，所述隔离介质层的最低面高于所述第一掺杂区的最低面，所述隔离介质层的最高面低于所述第二掺杂区的最低面。
5.根据权利要求1所述的半导体器件，其特征在于，所述隔离介质层的厚度的取值范围为1000Å~2000Å。
6.根据权利要求1所述的半导体器件，其特征在于，所述衬底为硅衬底，所述栅导电材料为多晶硅。
7.根据权利要求1所述的半导体器件，其特征在于，所述第一导电类型和所述第二导电类型中的任一者为N型，所述第一导电类型和所述第二导电类型中的另一者为P型。
8.根据权利要求1所述的半导体器件，其特征在于，还包括第二电极层，所述第二电极层位于所述衬底背离所述外延层的一侧。
9.一种半导体器件的制备方法，其特征在于，包括：
提供第一导电类型的衬底，在所述衬底上形成覆盖所述衬底的第一导电类型的外延层；
在所述外延层上形成第二导电类型的阱区；
在所述外延层上注入第二导电类型的掺杂离子并激活，以形成位于所述阱区表面的第二掺杂区；
在所述阱区内注入第一导电类型的掺杂离子并激活，以形成包括第一掺杂区的源区，且所述第二掺杂区覆盖所述第一掺杂区；
刻蚀多个沟槽，所述多个沟槽依次穿过所述第二掺杂区、所述源区和所述阱区，并与所述外延层接触，所述沟槽的内表面生长有栅介质层；
在所述沟槽内填充栅导电材料，以形成栅极；
在所述沟槽内淀积预定厚度的隔离介质层；
在所述隔离介质层上淀积金属以形成第一电极层，且所述第一电极层与所述第一掺杂区和所述第二掺杂区接触。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述沟槽的刻蚀窗口小于所述第一掺杂区的注入窗口。
11.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述沟槽内的所述栅导电材料的最高面高于所述第一掺杂区的最低面，且低于所述第二掺杂区的最低面。
12.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述隔离介质层的最低面高于所述第一掺杂区的最低面，所述隔离介质层的最高面低于所述第二掺杂区的最低面。
13.根据权利要求9所述的半导体器件的制备方法，其特征在于，还包括：
在所述衬底背离所述外延层的一侧淀积金属层，以形成第二电极层。
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