CN112750905A - Mosfet器件及制备方法 - Google Patents
Mosfet器件及制备方法 Download PDFInfo
- Publication number
- CN112750905A CN112750905A CN201911054780.7A CN201911054780A CN112750905A CN 112750905 A CN112750905 A CN 112750905A CN 201911054780 A CN201911054780 A CN 201911054780A CN 112750905 A CN112750905 A CN 112750905A
- Authority
- CN
- China
- Prior art keywords
- layer
- conductive type
- region
- groove
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 37
- 238000002955 isolation Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000001259 photo etching Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 229910001316 Ag alloy Inorganic materials 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- QQMBHAVGDGCSGY-UHFFFAOYSA-N [Ti].[Ni].[Ag] Chemical compound [Ti].[Ni].[Ag] QQMBHAVGDGCSGY-UHFFFAOYSA-N 0.000 claims description 3
- 238000005137 deposition process Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910000838 Al alloy Inorganic materials 0.000 claims description 2
- -1 nickel-titanium-aluminum Chemical compound 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 claims 2
- 239000004065 semiconductor Substances 0.000 abstract description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910001195 gallium oxide Inorganic materials 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- HLXZNVUGXRDIFK-UHFFFAOYSA-N nickel titanium Chemical compound [Ti].[Ti].[Ti].[Ti].[Ti].[Ti].[Ti].[Ti].[Ti].[Ti].[Ti].[Ni].[Ni].[Ni].[Ni].[Ni].[Ni].[Ni].[Ni].[Ni].[Ni].[Ni].[Ni].[Ni].[Ni] HLXZNVUGXRDIFK-UHFFFAOYSA-N 0.000 description 1
- 229910001000 nickel titanium Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种MOSFET器件及制备方法，MOSFET器件包括：依次层叠设置的漏极金属层、第一导电类型衬底、第一导电类型外延层、绝缘栅介质层、多晶硅栅极层、绝缘介质隔离层和漏极金属层，多晶硅栅极层具有露出绝缘栅介质层的第一开口，第一导电类型外延层内设有第二导电类型阱区；第二导电类型阱区内设有第二导电类型接触区和第一导电类型源极区；源极金属层填充第一沟槽和第二沟槽，第一沟槽贯穿绝缘介质隔离层、第一开口和绝缘栅介质层，且露出第一导电类型源极区的上表面；第二沟槽贯穿绝缘介质隔离层、第一开口、绝缘栅介质层和第一导电类型，且延伸至第二导电类型接触区；第一沟槽和第二沟槽之间形成叉指状分布且相互连通。
Description
技术领域
本发明一般涉及微电子技术领域，具体涉及一种半导体技术领域，尤其涉及一种MOSFET器件及制备方法。
背景技术
碳化硅(SiC)是新一代宽禁带半导体材料，以其宽的禁带宽度、高的热导率、大的饱和漂移速度和高的临界击穿电场等独特优点，使得基于SiC材料的电力电子器件性能远远优于硅(Si)基材料，特别是在高压高功率上具有很广阔的应用前景。
对于平面栅SiC MOSFET结构，为降低导通电阻，缩小元胞尺寸是降低器件导通电阻的有效手段之一。而源极contact挖孔技术使得金属与侧壁和沟槽底部分别形成N型和P型欧姆接触，保证元胞尺寸缩小时具有良好的器件UIS能力。现有源极contact挖孔技术的平面栅SiC MOSFET结构如图1所示，以N型SiC MOSFET为例，包括N型衬底层101、N型外延层102、P型阱区103、N+源极区104、P+接触区105、绝缘栅介质层106、栅电极区107、绝缘栅介质层108、源极金属区109、漏极金属区110。现有技术使得源极N型欧姆接触的接触面积大大降低，对于较大的比接触电阻，欧姆接触的阻值变大，器件性能受到明显的影响。
发明内容
鉴于现有技术中的上述缺陷或不足，期望提供一种MOSFET器件及制备方法。
一方面，本发明提供一种MOSFET器件，包括：
第一导电类型衬底；
第一导电类型外延层，位于所述第一导电类型衬底的上方；
第二导电类型阱区，位于所述第一导电类型外延层内部；
第二导电类型接触区，位于所述第二导电类型阱区的内部，所述第二导电类型接触区的厚度小于所述第二导电类型阱区的厚度；
第一导电类型源极区，位于所述第二导电类型阱区的内部，所述第一导电类型源极区位于所述第二导电类型接触区的上方；
绝缘栅介质层，位于所述第一导电类型衬底上方；
多晶硅栅极层，位于所述绝缘栅介质层上方并具有露出所述绝缘栅介质层的第一开口；
绝缘介质隔离层，位于所述多晶硅栅极层上方并填充所述第一开口；
源极金属层，位于所述绝缘介质隔离层上方并填充第一沟槽和第二沟槽；
漏极金属层，位于所述第一导电类型衬底的下方；其中，
所述第一沟槽贯穿所述绝缘介质隔离层、所述第一开口和所述绝缘栅介质层，且露出所述第一导电类型源极区的上表面；
第二沟槽贯穿所述绝缘介质隔离层、所述第一开口、所述绝缘栅介质层和所述第一导电类型，且延伸至所述第二导电类型接触区；
所述第一沟槽和所述第二沟槽之间形成叉指状分布且相互连通。
优选的，所述第一导电类型外延层的厚度为5μm～100μm，掺杂浓度为1015～1017cm-3；和/或，
所述第二导电类型阱区厚度为0.5μm～5μm，掺杂浓度为1016cm-3～1018cm-3；和/或，
所述第一导电类型源极区的厚度为0.2μm～2μm，掺杂浓度为1018cm-3～1021cm-3；和/或，
所述第二导电类型接触区的厚度为0.5μm～5μm，掺杂浓度为1018cm-3～1021cm-3。
优选的，所述绝缘栅介质层的材质为二氧化硅，厚度为0.05μm～0.1μm；和/或，
所述绝缘介质隔离层的材质为二氧化硅或者氮化硅，厚度为0.1μm～3μm。
优选的，所述多晶硅栅极层的方块电阻值为50Ω/□～200Ω/□。
优选的，所述第二沟槽的底部至所述第一导电类型外延层上表面的距离为0.2μm～2μm。
优选的，所述源极金属层的材质为镍钛铝合金，厚度为2μm～4μm；和/或，
所述漏极金属层的材质为钛镍银合金，厚度为1μm～3μm。
优选的，对于N型MOSFET器件，所述第一导电类型指N型，第二导电类型为P型；而对于P型MOSFET器件，所述第一导电类型指P型，第二导电类型为N型。
另一方面，本发明提供一种MOSFET器件的制备方法，包括如下步骤：
提供第一导电类型衬底；
在所述第一导电类型衬底上形成第一导电类型外延层；
通过高温离子注入工艺在所述第一导电类型外延层的内部形成第二导电类型阱区，所述第二导电类型阱区的厚度小于所述第一导电类型外延层的厚度；
通过高温离子注入工艺在所述第二导电类型阱区的内部依次形成第一导电类型源极区、第二导电类型接触区，所述第一导电类型源极区位于所述第二导电类型接触区上方；
通过高温热氧化工艺在所述第一导电类型外延层上形成绝缘栅介质层；
通过沉积、光刻及刻蚀工艺在所述绝缘栅介质层上形成具有第一开口的多晶硅栅极层，所述第一开口露出所述绝缘栅介质层；
在所述多晶硅栅极层上形成绝缘介质隔离层，在垂直于所述第一导电类型衬底的方向上且在所述第二导电类型接触区正对的区域内，形成叉指状分布且相互连通的第一沟槽和第二沟槽；
在所述绝缘介质隔离层上形成源极金属层，所述源极金属层填充所述第一沟槽和第二沟槽；
在所述第一导电类型衬底下方形成漏极金属层；其中，
所述第一沟槽贯穿所述绝缘介质隔离层、所述第一开口和所述绝缘栅介质层，且露出所述第一导电类型源极区的上表面；所述第二沟槽贯穿所述绝缘介质隔离层、所述第一开口、所述绝缘栅介质层和所述第一导电类型，且延伸至所述第二导电类型接触区。
优选的，所述在所述多晶硅栅极层上形成绝缘介质隔离层，在垂直于所述第一导电类型衬底的方向上且在所述第二导电类型接触区正对的区域内，形成叉指状分布且相互连通的第一沟槽和第二沟槽，包括：
光刻、刻蚀所述绝缘栅介质层形成贯通所述绝缘栅介质层的第二开口，在垂直于所述第一导电类型衬底的方向上，所述第二导电类型接触区的正投影区域位于所述第一开口的正投影区域内，且所述第二开口的正投影区域位于所述第二导电类型接触区的正投影区域内；
通过光刻、刻蚀工艺在所述第二开口区域内形成所述第一沟槽和所述第二沟槽；
通过沉积、光刻及刻蚀在所述多晶硅栅极层上形成露出所述第二开口的绝缘介质隔离层。
优选的，所述在所述多晶硅栅极层上形成绝缘介质隔离层，在垂直于所述第一导电类型衬底的方向上且在所述第二导电类型接触区正对的区域内，形成叉指状分布且相互连通的第一沟槽和第二沟槽，包括：
通过沉积工艺在所述多晶硅栅极层上形成绝缘介质隔离层，所述绝缘介质隔离层填充所述第一开口；
通过光刻及蚀刻工艺，刻蚀所述绝缘介质隔离层、所述绝缘栅介质层以及第一导电类型源极区，形成所述第一沟槽和所述第二沟槽。
根据本发明实施例提供的技术方案，形成叉指状分布且相互连通的第一沟槽和第二沟槽，源极金属层填充第一沟槽和第二沟槽，第一沟槽贯穿绝缘介质隔离层、第一开口和绝缘栅介质层，且露出第一导电类型源极区的上表面；第二沟槽贯穿绝缘介质隔离层、第一开口、绝缘栅介质层和第一导电类型，且延伸至第二导电类型接触区，第一沟槽下方的第一导电类型源极区、第二导电类型接触区未被蚀刻，利用第二沟槽的深度大于第一沟槽的深度，填充第二沟槽的源极金属与第二沟槽的底部、第二沟槽的侧壁、第一沟槽下方未蚀刻的第一导电类型源极区、第一沟槽下方未蚀刻的第二导电类型接触区相接触，在不改变元胞尺寸的情况下，大大提交源极接触面积，有效减小器件欧姆接触电阻，得到更好的器件性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为现有技术提供的MOSFET器件的结构示意图；
图2为本发明实施例提供的MOSFET器件的结构示意图；
图3为图2中A-A方向截得的剖视图；
图4为图2中B-B方向截得的剖视图；
图5至图16为本发明实施例提供的制备MOSFETQ器件的工序示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
如图2至图4所示，本发明实施例提供一种MOSFET器件，包括：
第一导电类型衬底301；
第一导电类型外延层302，位于第一导电类型衬底301的上方；
第二导电类型阱区303，位于第一导电类型外延层302内部；
第二导电类型接触区305，位于第二导电类型阱区303的内部，第二导电类型接触区305的厚度小于第二导电类型阱区303的厚度；
第一导电类型源极区304，位于第二导电类型阱区303的内部，第一导电类型源极区304位于第二导电类型接触区305的上方；
绝缘栅介质层306，位于第一导电类型衬底301上方；
多晶硅栅极层307，位于绝缘栅介质层306上方并具有露出绝缘栅介质层306的第一开口；
绝缘介质隔离层308，位于多晶硅栅极层307上方并填充第一开口；
源极金属层309，位于绝缘介质隔离层308上方并填充第一沟槽和第二沟槽；
漏极金属层310，位于第一导电类型衬底301的下方；其中，
第一沟槽贯穿绝缘介质隔离层308、第一开口和绝缘栅介质层306，且露出第一导电类型源极区304的上表面；
第二沟槽贯穿绝缘介质隔离层308、第一开口、绝缘栅介质层306和第一导电类型源极区304，且延伸至第二导电类型接触区305；
第一沟槽和第二沟槽之间形成叉指状分布且相互连通。
图2用于示意在垂直于第一导电类型衬底的方向上，第一沟槽和第二沟槽的分布，311示意第一沟槽在垂直于第一导电类型衬底方向上的正投影区域，312示意第二沟槽在垂直于第一导电类型衬底方向上的正投影区域。
结合图3和图4，该实施例提供的MOSFET器件中，通过版图设计，形成刻蚀至第一导电类型源极区上表面的第一沟槽和刻蚀至第二导电类型接触区内部的第二沟槽，即在接触区(第一导电类型源极区和第二导电类型接触区)形成未刻蚀区域和刻蚀区域，第一沟槽、第二沟槽依次交替，第一沟槽和第二沟槽之间形成叉指状分布且相互连通。自第一导电类型源极区的上表面至第二导电类型接触区的下表面的范围内，第二沟槽内的源极金属与第二沟槽的底部形成第二导电类型欧姆接触、与第二沟槽的侧壁形成第一导电类型欧姆接触，此外第二沟槽内的源极金属与其相邻两侧的第一沟槽下方未蚀刻的第一导电类型源极区形成第一导电类型欧姆接触，有效增加了源极金属与第一导电类型源极区的接触面积，有效降低第一导电类型欧姆接触电阻，使得器件工作时的功耗降低，得到更好的器件性能。
本发明的参数要求如下：
1、第一导电类型外延层302的厚度为5μm～100μm，掺杂浓度1015cm-3～1017cm-3，一般器件的耐压需求越高，外延掺杂浓度越低，外延厚度越厚，厚度一般大于10μm。
2、第二导电类型阱区303厚度为0.5μm～5μm，一般大于0.6μm，掺杂浓度在1016cm-3～1018cm-3。
3、第一导电类型源极区304的厚度为0.2μm～2μm，掺杂浓度在1018cm-3～1021cm-3。
4、第二导电类型接触区305的厚度为0.5μm～5μm，掺杂浓度在1018cm-3～1021cm-3。
5、绝缘栅介质层306的材质为二氧化硅，厚度为0.05μm～0.1μm。
6、绝缘介质隔离层308的材质为二氧化硅或者氮化硅，厚度为0.1μm～3μm。
7、多晶硅栅极层307的方块电阻值为50Ω/□～200Ω/□，能够有效提高开关速度，一般多晶硅栅极层307的方块电阻值优选为50Ω/□～100Ω/□。
8、第二沟槽的底部至第一导电类型外延层302上表面的距离为0.2μm～2μm。
9、源极金属层309的材质为镍钛铝合金，厚度为2μm～4μm。
10、漏极金属层310的材质为钛镍银合金，厚度为1μm～3μm。
该发明中，上述MOSFET器件可以为N型MOSFET器件，第一导电类型指N型，第二导电类型为P型；上述MOSFET器件可以为P型MOSFET器件，第一导电类型指P型，第二导电类型为N型。
本发明提供的MOSFET器件除适用于以碳化硅(Sic)为代表宽禁带半导体材料，还适用于其他半导体材料，例如硅(Si)、氮化镓(GaN)、氧化镓(Ga2O3)等半导体材料。
本发明还提供一种MOSFET器件的制备方法，包括如下步骤：
(1)提供第一导电类型衬底301；
(2)在第一导电类型衬底301上形成第一导电类型外延层302，参照图5；
(3)通过高温离子注入工艺在第一导电类型外延层302的内部形成第二导电类型阱区303，第二导电类型阱区303的厚度小于第一导电类型外延层302的厚度，参照图6；
(4)通过高温离子注入工艺在第二导电类型阱区303的内部依次形成第一导电类型源极区304、第二导电类型接触区305，第一导电类型源极区304位于第二导电类型接触区305上方，参照图7和图8；
(5)通过高温热氧化工艺在第一导电类型外延层302上形成绝缘栅介质层306，参照图9；
(6)通过沉积、光刻及刻蚀工艺在绝缘栅介质层306上形成具有第一开口313的多晶硅栅极层307，第一开口313露出绝缘栅介质层306，参照图10；
(7)在多晶硅栅极层307上形成绝缘介质隔离层308，在垂直于第一导电类型衬底301的方向上且在第二导电类型接触区305正对的区域内，形成叉指状分布且相互连通的第一沟槽(参照图11)和第二沟槽(参照图12)；
(8)在绝缘介质隔离层308上形成源极金属层309，源极金属层309填充第一沟槽(参照图13)和第二沟槽(参照图14)；
(9)在第一导电类型衬底301下方形成漏极金属层310，参照图15和图16；其中，
第一沟槽贯穿绝缘介质隔离层308、第一开口313和绝缘栅介质层306，且露出第一导电类型源极区304的上表面；第二沟槽贯穿绝缘介质隔离层308、第一开口313、绝缘栅介质层306和第一导电类型，且延伸至第二导电类型接触区305。
第一沟槽和第二沟槽依次交替形成叉指状分布，第一沟槽、第二沟槽相互连通。第一沟槽蚀刻至第一导电类型源极区的上表面，第二沟槽刻蚀至第二导电类型接触区的内部，自第一导电类型源极区的上表面至第二导电类型接触区的下表面的范围内，第二沟槽内的源极金属与第二沟槽的底部形成第二导电类型欧姆接触、与第二沟槽的侧壁形成第一导电类型欧姆接触，此外第二沟槽内的源极金属与其相邻两侧的第一沟槽下方未蚀刻的第一导电类型源极区形成第一导电类型欧姆接触，有效增加了源极金属与第一导电类型源极区的接触面积，有效降低第一导电类型欧姆接触电阻，使得器件工作时的功耗降低，得到更好的器件性能。
其中，步骤(8)包括：
光刻、刻蚀绝缘栅介质层306形成贯通绝缘栅介质层306的第二开口，在垂直于第一导电类型衬底301的方向上，第二导电类型接触区305的正投影区域位于第一开口313的正投影区域内，且第二开口的正投影区域位于第二导电类型接触区305的正投影区域内；
通过光刻、刻蚀工艺在第二开口区域内形成第一沟槽和第二沟槽，
第二沟槽延伸入第二导电类型接触区内，第一沟槽的底面为第一导电类型源极区的上表面；
通过沉积、光刻及刻蚀在多晶硅栅极层307上形成露出第二开口的绝缘介质隔离层308。
或者，步骤(8)包括：
通过沉积工艺在多晶硅栅极层307上形成绝缘介质隔离层308，绝缘介质隔离层308填充第一开口313；
通过光刻及蚀刻工艺，刻蚀绝缘介质隔离层308、绝缘栅介质层306以及第一导电类型源极区304，形成第一沟槽和第二沟槽。
以上描述仅为本发明的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本发明中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本发明中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (10)
1.一种MOSFET器件，其特征在于，包括：
第一导电类型衬底；
第一导电类型外延层，位于所述第一导电类型衬底的上方；
第二导电类型阱区，位于所述第一导电类型外延层内部；
第二导电类型接触区，位于所述第二导电类型阱区的内部，所述第二导电类型接触区的厚度小于所述第二导电类型阱区的厚度；
第一导电类型源极区，位于所述第二导电类型阱区的内部，所述第一导电类型源极区位于所述第二导电类型接触区的上方；
绝缘栅介质层，位于所述第一导电类型衬底上方；
多晶硅栅极层，位于所述绝缘栅介质层上方并具有露出所述绝缘栅介质层的第一开口；
绝缘介质隔离层，位于所述多晶硅栅极层上方并填充所述第一开口；
源极金属层，位于所述绝缘介质隔离层上方并填充第一沟槽和第二沟槽；
漏极金属层，位于所述第一导电类型衬底的下方；其中，
所述第一沟槽贯穿所述绝缘介质隔离层、所述第一开口和所述绝缘栅介质层，且露出所述第一导电类型源极区的上表面；
第二沟槽贯穿所述绝缘介质隔离层、所述第一开口、所述绝缘栅介质层和所述第一导电类型，且延伸至所述第二导电类型接触区；
所述第一沟槽和所述第二沟槽之间形成叉指状分布且相互连通。
2.根据权利要求1所述的MOSFET器件，其特征在于，
所述第一导电类型外延层的厚度为5μm～100μm，掺杂浓度为1015～1017cm-3；和/或，
所述第二导电类型阱区厚度为0.5μm～5μm，掺杂浓度为1016cm-3～1018cm-3；和/或，
所述第一导电类型源极区的厚度为0.2μm～2μm，掺杂浓度为1018cm-3～1021cm-3；和/或，
所述第二导电类型接触区的厚度为0.5μm～5μm，掺杂浓度为1018cm-3～1021cm-3。
3.根据权利要求1所述的MOSFET器件，其特征在于，
所述绝缘栅介质层的材质为二氧化硅，厚度为0.05μm～0.1μm；和/或，
所述绝缘介质隔离层的材质为二氧化硅或者氮化硅，厚度为0.1μm～3μm。
4.根据权利要求1所述的MOSFET器件，其特征在于，
所述多晶硅栅极层的方块电阻值为50Ω/□～200Ω/□。
5.根据权利要求1所述的MOSFET器件，其特征在于，
所述第二沟槽的底部至所述第一导电类型外延层上表面的距离为0.2μm～2μm。
6.根据权利要求1所述的MOSFET器件，其特征在于，
所述源极金属层的材质为镍钛铝合金，厚度为2μm～4μm；和/或，
所述漏极金属层的材质为钛镍银合金，厚度为1μm～3μm。
7.根据权利要求1-6任一项所述的MOSFET器件，其特征在于，对于N型MOSFET器件，所述第一导电类型指N型，第二导电类型为P型；而对于P型MOSFET器件，所述第一导电类型指P型，第二导电类型为N型。
8.一种MOSFET器件的制备方法，其特征在于，包括如下步骤：
提供第一导电类型衬底；
在所述第一导电类型衬底上形成第一导电类型外延层；
通过高温离子注入工艺在所述第一导电类型外延层的内部形成第二导电类型阱区，所述第二导电类型阱区的厚度小于所述第一导电类型外延层的厚度；
通过高温离子注入工艺在所述第二导电类型阱区的内部依次形成第一导电类型源极区、第二导电类型接触区，所述第一导电类型源极区位于所述第二导电类型接触区上方；
通过高温热氧化工艺在所述第一导电类型外延层上形成绝缘栅介质层；
通过沉积、光刻及刻蚀工艺在所述绝缘栅介质层上形成具有第一开口的多晶硅栅极层，所述第一开口露出所述绝缘栅介质层；
在所述多晶硅栅极层上形成绝缘介质隔离层，在垂直于所述第一导电类型衬底的方向上且在所述第二导电类型接触区正对的区域内，形成叉指状分布且相互连通的第一沟槽和第二沟槽；
在所述绝缘介质隔离层上形成源极金属层，所述源极金属层填充所述第一沟槽和第二沟槽；
在所述第一导电类型衬底下方形成漏极金属层；其中，
所述第一沟槽贯穿所述绝缘介质隔离层、所述第一开口和所述绝缘栅介质层，且露出所述第一导电类型源极区的上表面；所述第二沟槽贯穿所述绝缘介质隔离层、所述第一开口、所述绝缘栅介质层和所述第一导电类型，且延伸至所述第二导电类型接触区。
9.根据权利要求8所述的MOSFET器件的制备方法，其特征在于，所述在所述多晶硅栅极层上形成绝缘介质隔离层，在垂直于所述第一导电类型衬底的方向上且在所述第二导电类型接触区正对的区域内，形成叉指状分布且相互连通的第一沟槽和第二沟槽，包括：
光刻、刻蚀所述绝缘栅介质层形成贯通所述绝缘栅介质层的第二开口，在垂直于所述第一导电类型衬底的方向上，所述第二导电类型接触区的正投影区域位于所述第一开口的正投影区域内，且所述第二开口的正投影区域位于所述第二导电类型接触区的正投影区域内；
通过光刻、刻蚀工艺在所述第二开口区域内形成所述第一沟槽和所述第二沟槽；
通过沉积、光刻及刻蚀在所述多晶硅栅极层上形成露出所述第二开口的绝缘介质隔离层。
10.根据权利要求8所述的的MOSFET器件的制备方法，其特征在于，所述在所述多晶硅栅极层上形成绝缘介质隔离层，在垂直于所述第一导电类型衬底的方向上且在所述第二导电类型接触区正对的区域内，形成叉指状分布且相互连通的第一沟槽和第二沟槽，包括：
通过沉积工艺在所述多晶硅栅极层上形成绝缘介质隔离层，所述绝缘介质隔离层填充所述第一开口；
通过光刻及蚀刻工艺，刻蚀所述绝缘介质隔离层、所述绝缘栅介质层以及第一导电类型源极区，形成所述第一沟槽和所述第二沟槽。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911054780.7A CN112750905A (zh) | 2019-10-31 | 2019-10-31 | Mosfet器件及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911054780.7A CN112750905A (zh) | 2019-10-31 | 2019-10-31 | Mosfet器件及制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112750905A true CN112750905A (zh) | 2021-05-04 |
Family
ID=75645523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911054780.7A Pending CN112750905A (zh) | 2019-10-31 | 2019-10-31 | Mosfet器件及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112750905A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113257897A (zh) * | 2021-06-10 | 2021-08-13 | 北京中科新微特科技开发股份有限公司 | 半导体器件及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003303967A (ja) * | 2002-04-09 | 2003-10-24 | Shindengen Electric Mfg Co Ltd | 半導体装置およびその製造方法 |
| CN101488458A (zh) * | 2008-01-16 | 2009-07-22 | 恩益禧电子股份有限公司 | 半导体器件的制造方法以及半导体器件 |
| US20120153303A1 (en) * | 2009-09-02 | 2012-06-21 | Panasonic Corporation | Semiconductor element and method for manufacturing same |
| US20170271467A1 (en) * | 2016-03-16 | 2017-09-21 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
2019
- 2019-10-31 CN CN201911054780.7A patent/CN112750905A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003303967A (ja) * | 2002-04-09 | 2003-10-24 | Shindengen Electric Mfg Co Ltd | 半導体装置およびその製造方法 |
| CN101488458A (zh) * | 2008-01-16 | 2009-07-22 | 恩益禧电子股份有限公司 | 半导体器件的制造方法以及半导体器件 |
| US20120153303A1 (en) * | 2009-09-02 | 2012-06-21 | Panasonic Corporation | Semiconductor element and method for manufacturing same |
| US20170271467A1 (en) * | 2016-03-16 | 2017-09-21 | Kabushiki Kaisha Toshiba | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113257897A (zh) * | 2021-06-10 | 2021-08-13 | 北京中科新微特科技开发股份有限公司 | 半导体器件及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105247683B (zh) | 半导体装置 | |
| CN102403315B (zh) | 半导体装置 | |
| JP3860705B2 (ja) | 半導体装置 | |
| JP5740108B2 (ja) | 半導体装置 | |
| US20050218472A1 (en) | Semiconductor device manufacturing method thereof | |
| JP2007189192A (ja) | 半導体装置 | |
| JP5136578B2 (ja) | 半導体装置 | |
| JP2015118966A (ja) | 半導体装置 | |
| JP2008034794A (ja) | 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置 | |
| JP7077251B2 (ja) | 半導体装置 | |
| CN103972287A (zh) | 半导体装置 | |
| JP2002100772A (ja) | 電力用半導体装置及びその製造方法 | |
| EP1638148A2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| CN110277439B (zh) | 一种碳化硅倒t形掩蔽层结构的mosfet器件及其制备方法 | |
| JP6286823B2 (ja) | 半導体装置の製造方法 | |
| JP2013089778A (ja) | 半導体装置及びその製造方法 | |
| CN115207085A (zh) | 半导体装置 | |
| KR101710815B1 (ko) | 반도체 디바이스의 제조 방법 | |
| CN103545381B (zh) | 一种水平结构沟槽肖特基半导体装置及其制备方法 | |
| JP2008306022A (ja) | 半導体装置 | |
| CN112750905A (zh) | Mosfet器件及制备方法 | |
| JP7522832B2 (ja) | 縦型電界効果トランジスタおよびその形成のための方法 | |
| CN114530504A (zh) | 一种高阈值SiC MOSFET器件及其制造方法 | |
| EP3780071B1 (en) | Semiconductor device and method for manufacturing same | |
| CN221379377U (zh) | 一种链型半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |