JP2003303967A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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semiconductor device
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Toshiyuki Takemori
俊之 竹森
Masato Itoi
正人 糸井
Yuji Watanabe
祐司 渡辺
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Shindengen Electric Manufacturing Co Ltd
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Abstract

(57)【要約】 【課題】 小型化を図ることが容易な半導体装置および
その製造方法を提供すること。 【解決手段】 半導体装置１００は、ゲートトレンチ１
０９とソーストレンチ１１０とを直角に交差させて形成
している。また、ゲートトレンチ１０９およびソースト
レンチ１１０は、それぞれ所定の間隔をおいて平行に多
数形成されており、半導体装置１００を平面的に見たと
きに、これらのトレンチが格子模様を呈するように配置
されている。ソーストレンチ１１０は、Ｐ型ボディ層１
０３よりも浅く形成され、ゲートトレンチ１０９と交差
する部位においてはゲート絶縁膜１０６によって分断さ
れている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する分野】本発明は、半導体装置およびその
製造法に係り、主として電源回路等に利用されるパワー
ＭＯＳＦＥＴの構成を有する半導体装置およびその製造
方法に関するものである。
【０００２】
【従来の技術】トレンチゲートを有するＭＯＳＦＥＴ型
の半導体装置は、近年、ＤＣ−ＤＣコンバータなど各種
電源装置に幅広く応用されている。このような半導体装
置の一例を図３３に示す。図３３は、従来技術に係る半
導体装置の例を示す斜視図である。図３３の符号におい
て、１５００は半導体装置、１５０１はＮ＋型ドレイン
層、１５０２はＮ−型ドリフト層、１５０３はＰ型ボデ
ィ領域、１５０４はＮ＋型ソース領域、１５０５はゲー
ト電極膜、１５０６はゲート絶縁膜、１５０８はソース
電極膜、１５０９はゲートトレンチ、１５１２はＰ＋型
拡散領域、１５１３はＰＳＧ膜、１５１４はドレイン電
極膜を示している。
【０００３】半導体装置１５００は、Ｎ＋型ドレイン層
１５０１上にＮ−型ドリフト層１５０２を形成してい
る。また、Ｎ−型ドリフト層１５０２上には、Ｐ型ボデ
ィ領域１５０３を形成している。Ｐ型ボディ領域１５０
３の内部には、Ｐ＋型拡散領域１５１２を形成し、さら
にＰ＋型拡散領域１５１２を挟み込むように２つのＮ＋
型ソース領域１５０４を形成している。また、Ｎ＋型ソ
ース領域１５０４に隣接してゲートトレンチ１５０９が
形成されている。ゲートトレンチ１５０９の内面上に
は、ゲート絶縁膜１５０６が形成されている。さらに、
ゲート絶縁膜１５０６で囲まれる空間を充填するように
ゲート電極膜１５０５を形成している。また、ゲート絶
縁膜１５０６の一部は、ゲート電極膜１５０５を上方か
ら覆うとともに、２つのＮ＋型ソース領域１５０４の表
面を部分的に覆うように形成されている。くわえて、ゲ
ート絶縁膜１５０６の表面上には、ＰＳＧ（Ｐｈｏｓｐ
ｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１５１３を形成
している。
【０００４】さらに、ＰＳＧ膜１５１３およびＰ＋型拡
散領域１５１２の表面、ならびにＮ ＋型ソース領域１５
０４の露出した表面の上には、ソース電極膜１５０８を
形成している。くわえて、Ｎ＋型ドレイン層１５０１の
表面にはドレイン電極膜１５１４を形成している。な
お、Ｐ＋型拡散領域１５１２およびＮ＋型ソース領域１
５０４は、ストライプ状に形成されており、ゲートトレ
ンチ１５０９もこれらに沿うようにストライプ状に形成
されている。
【０００５】そして半導体装置１５００において、ソー
ス電極膜１５０８とドレイン電極膜１５１４との間に電
圧を印加するとともに、ゲート電極膜１５０５とソース
電極膜１５０８との間に閾値以上の電圧を印加すると、
Ｐ型ボディ層１５０３のゲート絶縁膜１５０６との境界
近傍に反転層が形成されてチャネルとなる。そして、ド
レイン電極膜１５１４からソース電極１５０８へこのチ
ャネルを通って電流が流れる。
【０００６】ところで、このような構成を有する半導体
装置において小型化を図る場合には、当然のことながら
上述の各領域をさらに小さく形成する必要がある。しか
し、Ｎ＋型ソース領域１５０４およびＰ＋型拡散領域１
５１２は、ソース電極膜１５０８との電気的接続を良好
に保つために、一定程度の面積を確保する必要があり、
半導体装置の小型化には困難が伴った。
【０００７】そこで、半導体装置の小型化にさらに適し
た構成として、図３４に示す構造が考えられている。図
３４は、ソーストレンチを形成した従来技術に係る半導
体装置の例を示す斜視図である。図３４の符号におい
て、１６００は半導体装置、１６０１はＮ＋型ドレイン
層、１６０２はＮ−型ドリフト層、１６０３はＰ型ボデ
ィ領域、１６０４はＮ＋型ソース領域、１６０５はゲー
ト電極膜、１６０６はゲート絶縁膜、１６０７はＰ＋型
拡散領域、１６０８はソース電極膜、１６０９はゲート
トレンチ、１６１０はソーストレンチ、１６１３はＰＳ
Ｇ膜、１６１４はドレイン電極膜を示している。
【０００８】半導体装置１６００は、ゲートトレンチ１
６０９の間に、第２の溝としてソーストレンチ１６１０
を形成している。ソース電極膜１６０８は、ソーストレ
ンチ１６１０の内部空間を充填するように形成されてい
る。また、ソーストレンチ１６１０の側面にはＮ＋型ソ
ース領域１６０４が露出している。さらに、ソーストレ
ンチ１６１０の底面下には、Ｐ＋型拡散領域１６１２が
形成されている。
【０００９】したがって、半導体装置１６００の構造に
よれば、ソーストレンチ１６１０の側面及び底面を利用
することによって、Ｎ＋型ソース領域１６０４およびＰ
＋型拡散領域１６０７とソース電極膜１６０８とを電気
的に接続される。したがって、これらの電気的接続を確
保する上において、半導体装置１５００の構成よりもソ
ーストレンチ１６１０の側面の面積分だけ有利になるの
で、半導体装置の小型化が比較的容易になると言える。
【００１０】しかし、半導体装置１６００を相当程度小
型化すると、ソーストレンチ１６１０を形成する写真工
程の精度の限界から、ソーストレンチ１６１０が所定位
置に形成されずに、左右いずれかのゲートトレンチ１６
０９に接近して形成される可能性が高くなる。このよう
な場合、ゲートトレンチ１６０９の底面に注入した不純
物を拡散してＰ＋型拡散領域１６０７を形成するとき
に、その拡散範囲に多少のばらつきを生じると、ゲート
絶縁膜１６０６に接することがある。そうすると、Ｐ型
ボディ層１６０３のチャネルが形成される部位に、Ｐ＋
型拡散領域１６０７が形成されてしまうので、半導体装
置１６００をオンさせるときの電圧の閾値にずれを生じ
ることになる。さらに、ゲートトレンチ１６０９および
ソーストレンチ１６１０の幅が相当狭くなると、これら
の内部にゲート電極膜１６０５およびソース電極膜１６
０８を充填することがかなり難しくなる。したがって、
ゲートトレンチとソーストレンチを有する半導体装置の
小型化は、一定限度を越えると相当困難性が高くなると
言える。
【００１１】
【発明が解決しようとする課題】本発明は、前述の課題
を解決するために、ゲートトレンチおよびソーストレン
チを有するＭＯＳＦＥＴ型の半導体装置およびその製造
方法において、小型化を図ることが容易な半導体装置お
よびその製造方法を提供することを目的とするものであ
る。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
めの手段として、本発明は、第１導電型の第１の導電層
を形成した半導体基板と、前記第１の導電層に積層させ
て形成してなる第１導電型の第２の導電層と、前記第２
の導電層を開口させて形成してなる第１の溝と、前記第
１の主面を開口するとともに、その開口の延びる方向が
前記第１の溝の開口の延びる方向と交差するように形成
してなる第２の溝と、前記半導体基板の第１の主面に露
出するとともに、前記第１の溝および前記第２の溝の側
面に露出し、かつ前記第２の導電層よりも浅くなるよう
に形成してなる第１導電型とは反対型の第２導電型の第
１の導電領域と、前記第２の溝の底面に露出するように
形成してなる第２導電型の第２の導電領域と、前記第１
の溝の側面および底面上に形成してなるゲート絶縁膜
と、前記第１の溝内に形成した前記ゲート絶縁膜の側面
および底面上に形成してなるゲート電極膜と、少なくと
も前記第２の溝の側面および底面上に形成してなるソー
ス電極膜を有することを特徴とするものとした。
【００１３】したがって、本発明に係る半導体装置は、
第１の溝の開口の延びる方向と第２の溝の開口の延びる
方向とが交差するようにしたので、第１の溝と第２の溝
とを平行に形成する従来技術に係るものに比べた場合、
溝同士の間隔を確保することが容易にできる。したがっ
て、第２の導電領域および第３の導電領域を形成するス
ペースや、溝の幅を十分に確保することが可能になる。
【００１４】また、上記の半導体装置において、前記半
導体基板の第２の主面上に露出するように形成してなる
第２導電型の第３の導電層を有するようにできる。
【００１５】さらに、上記の半導体装置において、前記
ゲート絶縁膜および前記ゲート電極膜は、前記第１の溝
の内部に陥没するように形成することができる。
【００１６】くわえて、上記の半導体装置において、前
記第２の溝は、その側面を傾斜させることができる。
【００１７】また、本発明は、半導体装置の製造方法に
おいて、第１導電型の第１の導電層を形成してなる半導
体基板の表面上に第１導電型の第２の導電層を形成し、
前記第２の導電層の表面上に第１の絶縁膜を形成し、前
記第１の絶縁膜の所定部位を開口して前記第２の導電層
を露出させ、露出した前記第２の導電層を開口して第１
の溝を形成し、前記第１の絶縁膜を除去し、前記第２の
導電層の表面および前記第１の溝の内面上に第２の絶縁
膜を形成し、前記第２の導電層の表面および前記第１の
溝の内面上にポリシリコン膜を形成し、前記ポリシリコ
ン膜のうち前記第２の導電層の表面上に形成した部分お
よび前記第１の溝の内面上に形成した部分の所定深さよ
りも浅い部分を除去して前記第２の絶縁膜を露出させ、
露出した前記第２の絶縁膜および前記第１の溝の内面上
に形成した前記ポリシリコン膜の表面上に第３の絶縁膜
を形成し、前記第３の絶縁膜のうち前記第２の導電層の
表面よりも上方の部分を除去して前記前記第２の導電層
を露出させ、露出した前記第２の導電層および前記第３
の絶縁膜の表面上に第４の絶縁膜を形成し、前記第２の
導電層に第１の不純物を注入し、該第１の不純物を加熱
して所定深さまで拡散させて第１導電型とは反対型の第
２導電型の第１の導電領域を形成し、前記第１の導電領
域の所定部位に第２の不純物を注入し、該第２の不純物
を加熱して所定深さまで拡散させて第１導電型の第２の
導電領域を形成し、前記第４の絶縁膜の表面上に第５の
絶縁膜を形成し、前記第４の絶縁膜および前記第５の絶
縁膜の所定部位を開口して前記第１の導電領域および前
記第２の導電領域を露出させ、露出した前記第１の導電
領域および前記第２の導電領域を開口して第１の溝と交
差する第２の溝を形成し、前記第２の溝の内面上に第６
の絶縁膜を形成し、前記第２の溝の底面の所定部位に第
３の不純物を注入し、該第３の不純物を加熱して所定深
さまで拡散させて第２導電型の第３の導電領域を形成
し、前記第５の絶縁膜を除去し、前記第４の絶縁膜およ
び前記第６の絶縁膜を除去し、前記第２の導電領域の表
面ならびに前記第１の溝および前記第２の溝の内面上に
電極膜を形成することを特徴とするものとした。
【００１８】したがって、第１の溝と第２の溝とを交差
させて形成することが容易にできる。
【００１９】また、本発明は、第１導電型の第１の導電
層を形成してなる半導体基板の表面上に第１導電型の第
２の導電層を形成し、前記第２の導電層の表面上に第１
の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口
して前記第２の導電層を露出させ、露出した前記第２の
導電層を開口して第１の溝を形成し、前記第１の絶縁膜
を除去し、前記第２の導電層の表面および前記第１の溝
の内面上に第２の絶縁膜を形成し、前記第２の導電層の
表面および前記第１の溝の内面上にポリシリコン膜を形
成し、前記ポリシリコン膜のうち前記第２の導電層の表
面上に形成した部分および前記第１の溝の内面上に形成
した部分の所定深さよりも浅い部分を除去して前記第２
の絶縁膜を露出させ、露出した前記第２の絶縁膜および
前記第１の溝の内面上に形成した前記ポリシリコン膜の
表面上に第３の絶縁膜を形成し、前記第３の絶縁膜のう
ち前記第２の導電層の表面よりも上方の部分を除去して
前記第２の導電層を露出させ、露出した前記第２の導電
層および前記第３の絶縁膜の表面上に第４の絶縁膜を形
成し、前記第２の導電層に第１の不純物を注入し、該第
１の不純物を加熱して所定深さまで拡散させて第１導電
型とは反対型の第２導電型の第１の導電領域を形成し、
前記第１の導電領域の所定部位に第２の不純物を注入
し、該第２の不純物を加熱して所定深さまで拡散させて
第１導電型の第２の導電領域を形成し、前記第４の絶縁
膜の表面上に第５の絶縁膜を形成し、前記第４の絶縁膜
および前記第５の絶縁膜の所定部位を開口して前記第１
の導電領域および前記第２の導電領域を露出させ、露出
した前記第１の導電領域および前記第２の導電領域を開
口して第１の溝と交差する第２の溝を形成し、前記第５
の絶縁膜の表面および前記第２の溝の内面上に第６の絶
縁膜を形成し、前記第２の溝の底面の所定部位に第３の
不純物を注入し、該第３の不純物を加熱して所定深さま
で拡散させて第２導電型の第３の導電領域を形成し、前
記第６の絶縁膜を除去し、前記第５の絶縁膜を除去し、
前記第４の絶縁膜を除去し、前記第２の導電領域の表面
ならびに前記第１の溝および前記第２の溝の内面上に電
極膜を形成することを特徴とするものとした。
【００２０】したがって、第１の溝と第２の溝とを交差
させて形成することが容易にできる。
【００２１】
【発明の実施の形態】以下に、本発明の第１の実施の形
態に係る半導体装置を図面に基づいて詳細に説明する。
図１は、本発明の第１の実施の形態に係る半導体装置を
示す斜視図である。図１の符号において、１００は半導
体装置、１０１はＮ＋型ドレイン層、１０２はＮ−型ド
リフト層、１０３はＰ型ボディ領域、１０４はＮ＋型ソ
ース領域、１０５はゲート電極膜、１０６はゲート絶縁
膜、１０７はＰ＋型拡散領域、１０８はソース電極膜、
１０９はゲートトレンチ、１１０はソーストレンチ、１
１４はドレイン電極膜を示している。
【００２２】半導体装置１００は、第１の溝であるゲー
トトレンチ１０９と、第２の溝であるソーストレンチ１
１０とを直角に交差させて形成している。また、ゲート
トレンチ１０９およびソーストレンチ１１０は、それぞ
れ所定の間隔をおいて平行に多数形成されており、半導
体装置１００を平面的に見たときに、これらのトレンチ
が格子模様を呈するように配置されている。なお、ゲー
トトレンチ１０９とソーストレンチ１１０とが交差する
角度は、直角に限られるものではなく、他の角度で交差
させても良い。例えば、半導体装置１００を円盤状など
に形成する場合には、ゲートトレンチ１０９およびソー
ストレンチ１１０を６０°（または１２０°）に交差さ
せて、半導体装置１００を平面的に見たときに、これら
のトレンチが千鳥格子模様を呈するように形成しても良
い。
【００２３】続けて、本発明の第１の実施の形態に係る
半導体装置を図２に基づいて説明する。図２は、本発明
の第１の実施の形態に係る半導体装置を示す断面図であ
り、（１）は図１のＡ−Ａ’線における断面を示し、
（２）は図１のＢ−Ｂ’線における断面を示している。
図２の符号は、図１で示したものと同じものを示してい
る。なお、図２では、ソース電極膜１０８およびドレイ
ン電極膜１１４の記載を省略している。
【００２４】図２（１）は、ソーストレンチ１１０に直
交する方向における半導体装置１００の断面である。Ｎ
＋型ドレイン層は、Ｎ＋型シリコン基板によって形成さ
れている。Ｎ−型ドリフト層１０２は、Ｎ＋型ドレイン
層１０１の表面上にエピタキシャル成長によって形成さ
れており、Ｎ＋型ドレイン層１０１よりも高抵抗であ
る。また、Ｐ型ボディ層１０３は、Ｎ−型ドリフト層１
０２の表面から所定の深さの範囲内にＰ型の不純物を拡
散することによって形成されている。さらに、Ｎ ＋型ソ
ース領域１０４は、Ｎ−型ドリフト層１０２の表面から
Ｐ型ボディ層１０３よりも浅い範囲内にＮ型の不純物を
拡散することによって形成されている。Ｐ ＋型拡散領域
１０７は、ソーストレンチ１１０の底面下の部位に形成
される。なお、Ｐ＋型拡散領域１０７は、ソース電極膜
１０８と電気的に接続されるのに十分な面積が確保され
るのであれば、図２（１）に示したように、ソーストレ
ンチ１１０の底面の一部に露出しているだけでも良い。
【００２５】ソーストレンチ１１０は、Ｐ型ボディ層１
０３よりも浅く形成され、ゲートトレンチ１０９と交差
する部位においてはゲート絶縁膜１０６によって分断さ
れている。なお、ソーストレンチ１１０は、製造工程に
おいてその深さに多少のばらつきが発生しても、その底
面下にＰ＋型拡散領域１０７が確実に形成されるよう
に、Ｎ＋型ソース領域１０４とＰ型ボディ層１０３との
境界面よりも十分に浅く形成することが望ましい。
【００２６】図２（２）は、ゲートトレンチ１０９に直
交する方向における半導体装置１００の断面を表してい
る。ゲートトレンチ１０９は、Ｎ＋型ソース領域１０４
およびＰ型ボディ領域１０３を貫通してＮ−型ドリフト
層１０２まで達するように形成されている。ゲート絶縁
膜１０６は、ゲートトレンチ１０９の側面及び底面の全
面を覆うように形成され、さらにゲート電極膜１０５を
内包している。また、ソーストレンチ１１０と交差する
部位では、その側面側がソーストレンチ１１０の内部で
露出している。くわえて、その上端部は、Ｎ＋型ソース
領域１０４の上面と同じ高さに形成されている。ゲート
電極膜１０５は、ゲート絶縁膜１０６に内包されてお
り、その上端部はＮ＋型ソース領域１０４とＰ型ボディ
層１０３との境界面よりも浅く、その下端部はＰ型ボデ
ィ層１０３とＮ−型ドリフト層１０２の境界面よりも深
くなるように形成されている。
【００２７】なお、ゲートトレンチ１０９は、半導体装
置１００に求められるオン抵抗Ｒｏ ｎまたは静電容量Ｃ
ｒｓｓの大きさに応じて、その深さを変えることができ
る。例えば、静電容量Ｃｒｓｓが小さい方が好ましい場
合には、Ｐ型ボディ層１０３とＮ−型ドリフト層１０２
の境界面よりも浅く形成することもできる。逆に、オン
抵抗Ｒｏｎが小さい方が好ましい場合には、Ｎ−型ドリ
フト層１０２とＮ＋型ドレイン層１０１の境界面よりも
深く形成することもできる。また、ゲート絶縁膜１０６
の上端部は、Ｎ＋型ソース領域１０４の上面より高くま
たは低く形成することができる。さらに、ゲート電極膜
１０５の下端部は、静電容量Ｃｒｓｓが小さくするため
に、Ｐ型ボディ層１０３とＮ−型ドリフト層１０２の境
界面よりも浅く形成することもできる。
【００２８】図１に戻って、半導体装置１００におい
て、ソース電極膜１０８とドレイン電極膜１１４との間
に電圧を印加するとともに、ゲート電極膜１０５とソー
ス電極膜１０８との間に閾値以上の電圧を印加すると、
Ｐ型ボディ層１０３のゲート絶縁膜１０６との境界近傍
に反転層が形成されてチャネルとなる。そして、ドレイ
ン電極膜１１４からソース電極１０８へこのチャネルを
通って電流が流れる。また、ゲート電極膜１０５とソー
ス電極膜１０８との間の電圧を所定閾値より低くすれ
ば、このチャネルが消滅して、ドレイン電極膜１１４と
ソース電極膜１０８との間には電流が流れない。なお、
ドレイン電極膜１１４およびソース電極膜１０８は、Ａ
ｌ−Ｓｉや、Ａｌ−Ｓｉ−Ｃｕなどで形成することが好
ましい。
【００２９】以上のように、本発明の第１の実施の形態
に係る半導体装置１００は、ゲートトレンチ１０９とソ
ーストレンチ１１０とを交差させているが、交差させる
ことによって設計上および製造上の利点が生じる。図３
５は、本発明の第１の実施の形態に係る半導体装置にお
けるゲートトレンチ間の構成を示す断面図である。ＷＡ
はゲートトレンチ間の幅を示している。図３５のその他
の符号は、図１で示したものと同じものを示している。
図３６は、ソーストレンチを形成した従来技術に係る半
導体装置におけるゲートトレンチ間の構成を示す断面図
である。ＷＢはゲートトレンチ間の幅を示している。図
３６のその他の符号は、図１で示したものと同じものを
示している。
【００３０】図３５に示すように、本発明の第１の実施
の形態に係る半導体装置においては、ゲートトレンチ１
０９間には、Ｎ−型ドリフト層１０２、Ｐ型ボディ層１
０３およびＮ＋型ソース領域１０４を積層した状態で形
成してだけである。これと比較して、従来技術に係る半
導体装置は、図３６に示すように、ゲートトレンチ１６
０９間に、Ｎ−型ドリフト層１６０２、Ｐ型ボディ層１
６０３およびＮ＋型ソース領域１６０４を積層して形成
したところに、ソーストレンチ１６１０を形成してい
る。さらに、ソーストレンチ１６１０の底面下には、Ｐ
＋型拡散領域１６０７を形成している。
【００３１】したがって、本発明の第１の実施の形態に
係る半導体装置は、ゲートトレンチ１０９間の構成が極
めて単純であり、ゲートトレンチ１０９間の幅ＷＡを大
幅に縮小して半導体装置の小型化を図ることが容易であ
る。なお、ソーストレンチ１１０は、上述のように、図
２（１）のように形成されるが、この断面における構成
も、Ｐ＋型拡散領域１０７が形成されるほかは、図３５
に示したのと同様に、極めて単純なものとなっている。
さらに、Ｐ＋型拡散領域１０７は、従来技術と同様の工
程によって形成することが可能である。したがって、ソ
ーストレンチ１１０間の幅を縮小することも容易に実現
できる。くわえて、Ｎ＋型ソース領域１０４がソースト
レンチ１１０の側面等に大きく露出しているので、Ｎ＋
型ソース領域１０４とソース電極膜１０８とを電気的に
接続することが極めて容易にできる。また、ゲート絶縁
膜１０６をゲートトレンチ１０９の内部のみに形成して
いるので、ゲート絶縁膜１０６がＮ＋型ソース領域１０
４の上面に張り出すことがなく、半導体装置の小型化が
容易になる。
【００３２】これに対して、図３６に示した従来技術に
係る半導体装置では、ゲートトレンチ１６０９とソース
トレンチ１６１０とを交互に形成している。この構成に
おいて、ゲートトレンチ間の幅ＷＢの縮小しようとすれ
ば、ゲートトレンチ１６０９とソーストレンチとのいず
れか一方または両方の幅を狭くするか、これらのトレン
チ間に形成された領域の幅を狭くするしかない。しか
し、ゲートトレンチ１６０９またはソーストレンチ１６
１０の幅を狭くすると、これらの内部に電極膜となるポ
リシリコンや金属等を充填することが非常に困難にな
る。また、製造上のばらつきによって、Ｐ＋型拡散領域
１６０７とゲート絶縁膜１６０６とが接することを回避
するためには、Ｐ＋型拡散領域１６０７とゲート絶縁膜
１６０６との間に一定程度のマージンを確保しなければ
ならない。したがって、ゲートトレンチ間の幅ＷＢの縮
小することは相当に困難が伴う。くわえて、Ｎ＋型ソー
ス領域１６０４は、ソーストレンチ１６１０の側面の一
部に露出するだけなので、Ｎ＋型ソース領域１０４とソ
ース電極膜１０８との電気的接続が不十分なものになり
やすい。
【００３３】さらに、本発明の第１の実施の形態に係る
半導体装置の製造工程について説明する。図１７〜図２
９は、本発明の第１の実施の形態に係る半導体装置の製
造工程を説明する断面図（１）〜本発明の第１の実施の
形態に係る半導体装置の製造工程を説明する断面図（１
３）である。なお、図２５（ｑ）は、図２４（ｐ）のＸ
−Ｘ’線における断面を示している。また、図２６
（ｓ）および（ｔ）は、それぞれ図２５（ｒ）のＹ−
Ｙ’線およびＺ−Ｚ’線における断面を示している。さ
らに、図２７（ｖ）および図２８（ｗ）は、それぞれ図
２７（ｕ）のα−α’線およびβ−β’線における断面
を示している。くわえて、図２９（ｙ）および（ｚ）
は、図２８（ｘ）のγ−γ’線およびδ−δ’線におけ
る断面を示している。これらの図において、１５１はシ
リコン酸化膜、１５２は開口部、１５３はシリコン酸化
膜、１５４はポリシリコン膜、１５５はシリコン酸化
膜、１５６は下地シリコン酸化膜、１５７はシリコン窒
化膜、１５８は開口部、１５９はシリコン酸化膜であ
る。その他の符号は、図１で示したものと同じものを示
す。
【００３４】まず、図１７（ａ）に示すように、Ｎ＋型
ドレイン層１０１であるＮ＋型シリコン基板の表面上
に、エピタキシャル成長によってＮ−型ドリフト層１０
２を形成する。次に、図１７（ｂ）に示すように、Ｎ−
型ドリフト層１０２上にＣＶＤ法によってシリコン酸化
膜１５１を形成する。そして、図１８（ｃ）に示すよう
に、シリコン酸化膜１５１の所定部位をエッチングによ
って開口し、Ｎ−型ドリフト層１０２を露出させる。さ
らに、図１８（ｄ）に示すように、Ｎ−型ドリフト層１
０２をエッチングで開口してゲートトレンチ１０９を形
成する。次に、図１９（ｅ）に示すように、シリコン酸
化膜１５１をエッチングによってすべて除去する。そし
て、図１９（ｆ）にように、Ｎ−型ドリフト層１０２の
表面上とゲートトレンチ１０９の内面上をすべて覆うよ
うにシリコン酸化膜１５３を形成する。
【００３５】続けて、図２０（ｇ）に示すように、Ｐ型
の不純物を含むポリシリコンを堆積させて、シリコン酸
化膜１５３の表面をポリシリコン膜１５４で覆うととも
に、ゲートトレンチ１０９をこのポリシリコン膜１５４
で充填する。さらに、図２０（ｈ）に示すように、シリ
コン酸化膜１５３の表面を覆うポリシリコン膜１５４
と、ゲートトレンチ１０９内部の所定の深さよりも浅く
形成されたポリシリコン膜１５４をエッチバックする。
次に、図２１（ｉ）に示すように、ＣＶＤ法によって、
シリコン酸化膜１５３を覆うとともに、ゲートトレンチ
１０９の内部空間を充填するシリコン酸化膜１５５を形
成する。Ｎ型または
【００３６】そして、図２１（ｊ）に示すようにＮ−型
ドリフト層１０２の表面よりも上方に形成されたすべて
のシリコン酸化膜１５３およびシリコン酸化膜１５５を
エッチバックする。このエッチバックによって、Ｎ−型
ドリフト層１０２の表面とゲートトレンチ１０９の内部
に残ったシリコン酸化膜１５５の表面は同じ高さとな
る。さらに、図２２（ｋ）に示すように、Ｎ−型ドリフ
ト層１０２の表面とゲートトレンチ１０９内部のシリコ
ン酸化膜１５５の表面上に下地シリコン酸化膜１５６を
堆積して形成する。次に、図２２（ｌ）に示すように、
Ｐ型の不純物をＮ −型ドリフト層１０２に注入し、さら
に注入した不純物を加熱して拡散させてＰ型ボディ層１
０３を形成する。なお、ここで注入するＰ型の不純物と
しては、ボロンが好ましい。
【００３７】そして、図２３（ｍ）に示すように、写真
工程によって、下地シリコン酸化膜１５６のソーストレ
ンチ１１０を形成する部位にマスクを形成した上で、Ｎ
型の不純物をＮ−型ドリフト層１０２に注入し、さらに
注入した不純物を加熱して拡散させてＮ＋型ソース領域
１０４を形成する。この工程によって、図２４（ｏ）に
示すように、Ｎ＋型ソース領域１０４は、Ｐ型ボディ層
１０３よりも浅く、かつゲートトレンチ１０９の内部と
ソーストレンチ１１０を形成する部位を除いた範囲に形
成される。なお、ここで注入するＮ型の不純物として
は、ヒ素が好ましい。続けて、下地シリコン酸化膜１５
６の表面上にシリコン窒化膜１５７を形成する。さら
に、図２４（ｐ）に示すように、写真工程によって、シ
リコン窒化膜１５７のソーストレンチ１１０を形成する
部位以外の部分にマスクを形成した上で、シリコン窒化
膜１５７および下地シリコン酸化膜１５６をエッチング
する。この工程によって、図２５（ｑ）に示すように、
ソーストレンチ１１０を形成する部位に開口部１５８が
形成される。
【００３８】次に、図２５（ｒ）に示すように、エッチ
ングによってソーストレンチ１１０を形成する。この工
程によって、図２６（ｓ）および（ｔ）に示すように、
ゲート絶縁膜１０６のある部分を除いてソーストレンチ
１１０がゲートトレンチ１０９と交差した状態に形成さ
れる。そして、図２７（ｕ）に示すように、熱酸化処理
によって、ソーストレンチ１１０の側面上にシリコン酸
化膜１５９を形成する。そして、Ｐ型の不純物をソース
トレンチ１１０の底面下のＰ型ボディ層１０３に注入
し、さらに注入した不純物を加熱して拡散させる。この
工程によって、図２７（ｖ）および図２８（ｗ）に示す
ように、Ｐ＋型拡散領域１０７がＰ型ボディ層１０３上
に積層されるように形成される。なお、ここで注入する
Ｐ型の不純物としては、ボロンが好ましい。また、熱酸
化処理でシリコン酸化膜１５９を形成する代わりに、シ
リコン窒化膜１５７の表面ソーストレンチ１１０の内面
にＣＶＤ法でシリコン酸化膜を形成するようにしてもよ
い。
【００３９】次に、図２８（ｘ）に示すように、シリコ
ン窒化膜１５７をエッチングし、さらに下地シリコン酸
化膜１５６およびシリコン酸化膜１５９をエッチングす
る。そして最後に、スパッタリングによって、ソース電
極膜１０８およびドレイン電極膜１１４を順次形成して
行く。図２９（ｙ）および（ｚ）に示すように、ソース
電極膜１０８は、ソーストレンチ１１０を充填するとと
もに、Ｎ＋型ソース領域１０４、ゲート絶縁膜１０６お
よびＰ＋型拡散領域１０７の表面全体を覆うように形成
される。そして、ドレイン電極膜１１４は、Ｎ＋型ドレ
イン層１０１の表面全体を覆うように形成される。な
お、シリコン酸化膜１５９に代えてＣＶＤ法でシリコン
酸化膜を形成する場合には、そのシリコン酸化膜をエッ
チングした後に、シリコン窒化膜１５７をエッチングす
る。
【００４０】以上説明した本発明の第１の実施の形態に
係る半導体装置の製造工程によれば、ゲートトレンチ１
０９とソーストレンチ１１０とが交差した状態に形成す
ることが容易にできるとともに、それぞれの内部に電極
膜等を形成することが容易に実現できる。
【００４１】次に、本発明の第２の実施の形態に係る半
導体装置について、図面に基づいて説明する。図３は、
本発明の第２の実施の形態に係る半導体装置を示す図で
あり、（１）は本発明の第２の実施の形態に係る半導体
装置の斜視図を示し、（２）は（１）のＥ−Ｅ’線にお
ける断面を示している。図３の符号において、２００は
半導体装置、２０１はＮ＋型ドレイン層、２０２はＮ−
型ドリフト層、２０３はＰ型ボディ領域、２０４はＮ＋
型ソース領域、２０５はゲート電極膜、２０６はゲート
絶縁膜、２０７はＰ＋型拡散領域、２０８はソース電極
膜、２０９はゲートトレンチ、２１０はソーストレン
チ、２１４はドレイン電極膜を示している。また、図４
は、本発明の第２の実施の形態に係る半導体装置を示す
断面図であり、（１）は図３（１）のＣ−Ｃ’線におけ
る断面を示し、（２）は図３（１）のＤ−Ｄ’線におけ
る断面を示している。図４の符号において、２１０ａは
側面、２１０ｂは底面を示し、その他の符号は、図３で
示したものと同じものを示している。なお、図３（２）
および図４では、ソース電極膜２０８およびドレイン電
極膜２１４の記載を省略している。
【００４２】半導体装置２００は、図３（１）に示すよ
うに、Ｎ＋型ソース領域２０４をゲート絶縁膜２０６の
近傍の部分のみ深く形成している。よって、図３（１）
および図４（２）に示すように、ソーストレンチ２１０
の端部近傍では、Ｐ＋型拡散領域２０７が形成されてい
ない。さらに、図４に（１）に示すように、ソーストレ
ンチ２１０の端部近傍以外では、逆にＮ＋型ソース領域
２０４を浅く形成して、Ｐ＋型拡散領域２０７がソース
トレンチ２１０の側面２１０ａと底面２１０ｂの双方に
露出するようにしている。
【００４３】したがって、本発明の第２の実施の形態に
係る半導体装置は、本発明の第１の実施の形態に係る半
導体装置と比較すると、Ｎ＋型ソース領域２０４をゲー
ト絶縁膜２０６の近傍の部分のみ深く形成しているの
で、Ｐ型ボディ層２０３に形成されるチャネルの長さを
短くすることができ、オン抵抗Ｒｏｎを小さくすること
ができる。また、Ｐ＋型拡散領域２０７がソーストレン
チ２１０の側面２１０ａと底面２１０ｂの双方に露出し
ている部分を設けたので、ソース電極膜２０８とＰ＋型
拡散領域２０７との電気的接続の確保がさらに容易にな
る。
【００４４】さらに、本発明の第３の実施の形態に係る
半導体装置について、図面に基づいて説明する。図５
は、本発明の第３の実施の形態に係る半導体装置を示す
図であり、（１）は本発明の第３の実施の形態に係る半
導体装置の斜視図を示し、（２）は（１）のＨ−Ｈ’線
における断面を示している。図５の符号において、３０
０は半導体装置、３０１はＮ＋型ドレイン層、３０２は
Ｎ−型ドリフト層、３０３はＰ型ボディ領域、３０４は
Ｎ＋型ソース領域、３０５はゲート電極膜、３０６はゲ
ート絶縁膜、３０７はＰ＋型拡散領域、３０８はソース
電極膜、３０９はゲートトレンチ、３１０はソーストレ
ンチ、３１４はドレイン電極膜を示している。また、図
６は、本発明の第３の実施の形態に係る半導体装置を示
す断面図であり、（１）は図５（１）のＦ−Ｆ’線にお
ける断面を示し、（２）は図５（１）のＧ−Ｇ’線にお
ける断面を示している。図６の符号において、３１０ａ
は側面、３１０ｂは底面を示し、その他の符号は、図５
で示したものと同じものを示している。なお、図５
（２）および図６では、ソース電極膜３０８およびドレ
イン電極膜３１４の記載を省略している。
【００４５】半導体装置３００は、図３の半導体装置２
００と同様に、Ｎ＋型ソース領域３０４をゲート絶縁膜
３０６の近傍の部分のみ深く形成し、さらにソーストレ
ンチ３１０の端部近傍以外では、逆にＮ＋型ソース領域
３０４を浅く形成している。また、Ｐ＋型拡散領域３０
７をＮ＋型ソース領域３０４の浅い部分の下に一様に形
成している。したがって、図６（１）に示すように、ゲ
ート絶縁膜３０６の近傍の部分以外では、Ｐ型ボディ領
域３０３、Ｐ＋型拡散領域３０７およびＮ＋型ソース領
域３０４を積層して形成している点に特徴がある。
【００４６】したがって、本発明の第３の実施の形態に
係る半導体装置は、本発明の第１の実施の形態に係る半
導体装置と比較すると、Ｎ＋型ソース領域３０４をゲー
ト絶縁膜３０６の近傍の部分のみ深く形成しているの
で、Ｐ型ボディ層３０３に形成されるチャネルの長さを
短くすることができ、オン抵抗Ｒｏｎを小さくすること
ができる。また、Ｐ＋型拡散領域３０７がソーストレン
チ３１０の側面３１０ａと底面３１０ｂの双方に露出す
るようにしたので、ソース電極膜３０８とＰ＋型拡散領
域３０７との電気的接続の確保がさらに容易になる。く
わえて、Ｐ型ボディ領域３０３、Ｐ＋型拡散領域３０７
およびＮ＋型ソース領域３０４を積層して形成するよう
にしたので、これらの領域の形成工程の管理が容易にな
る。
【００４７】次に、本発明の第４の実施の形態に係る半
導体装置について、図面に基づいて説明する。図７は、
本発明の第４の実施の形態に係る半導体装置を示す図で
あり、（１）は本発明の第３の実施の形態に係る半導体
装置の斜視図を示し、（２）は（１）のＬ−Ｌ’線にお
ける断面を示している。図７の符号において４００は半
導体装置、４０１はＮ＋型ドレイン層、４０２はＮ−型
ドリフト層、４０３はＰ型ボディ領域、４０４はＮ＋型
ソース領域、４０５はゲート電極膜、４０６はゲート絶
縁膜、４０７はＰ＋型拡散領域、４０８はソース電極
膜、４０９はゲートトレンチ、４１０はソーストレン
チ、４１４はドレイン電極膜を示している。また、図８
は、本発明の第４の実施の形態に係る半導体装置を示す
断面図であり、（１）は図７（１）のＪ−Ｊ’線におけ
る断面を示し、（２）は図５（１）のＫ−Ｋ’線におけ
る断面を示している。図８の符号において、４１０ａは
側面、４１０ｂは底面を示し、その他の符号は、図７で
示したものと同じものを示している。なお、図７（２）
および図８では、ソース電極膜４０８およびドレイン電
極膜４１４の記載を省略している。
【００４８】半導体装置４００は、図３の半導体装置２
００と同様に、Ｎ＋型ソース領域４０４をゲート絶縁膜
４０６の近傍の部分のみ深く形成し、さらにソーストレ
ンチ４１０の端部近傍以外では、逆にＮ＋型ソース領域
４０４を浅く形成している。また、Ｐ＋型拡散領域４０
７を、ソーストレンチ４１０の端部近傍も含めて、側面
４１０ａと底面４１０ｂの双方に露出するように形成し
ている。
【００４９】したがって、本発明の第４の実施の形態に
係る半導体装置は、本発明の第１の実施の形態に係る半
導体装置と比較すると、Ｎ＋型ソース領域４０４をゲー
ト絶縁膜４０６の近傍の部分のみ深く形成しているの
で、Ｐ型ボディ層４０３に形成されるチャネルの長さを
短くすることができ、オン抵抗Ｒｏｎを小さくすること
ができる。また、Ｐ＋型拡散領域４０７が、ソーストレ
ンチ４１０の端部近傍も含めて、側面４１０ａと底面４
１０ｂの双方に露出しているので、ソース電極膜４０８
とＰ＋型拡散領域４０７との電気的接続の確保がさらに
容易になる。
【００５０】さらに、本発明の第５の実施の形態に係る
半導体装置について、図面に基づいて説明する。図９
は、本発明の第５の実施の形態に係る半導体装置を示す
斜視図である。図９の符号において、５００は半導体装
置、５０１はＮ＋型ドレイン層、５０２はＮ−型ドリフ
ト層、５０３はＰ型ボディ領域、５０４はＮ＋型ソース
領域、５０５はゲート電極膜、５０６はゲート絶縁膜、
５０７はＰ＋型拡散領域、５０８はソース電極膜、５０
９はゲートトレンチ、５１０はソーストレンチ、５１４
はドレイン電極膜を示している。また、図１０は、本発
明の第５の実施の形態に係る半導体装置を示す断面図で
あり、（１）は図９のＭ−Ｍ’線における断面を示し、
（２）は図９のＱ−Ｑ’線における断面を示している。
図１０の符号において、５１０ａは側面、５１０ｂは底
面を示し、その他の符号は、図９で示したものと同じも
のを示している。なお、図１０では、ソース電極膜５０
８およびドレイン電極膜５１４の記載を省略している。
【００５１】半導体装置５００は、図１０（１）に示す
ように、ソーストレンチ５１０を深く形成し、ソースト
レンチ５１０の側面５１０ａの面積を拡げている。ま
た、Ｐ ＋型拡散領域５０７を、ソーストレンチ５１０の
端部近傍も含めて、側面５１０ａと底面５１０ｂの双方
に露出するように形成している。
【００５２】したがって、本発明の第５の実施の形態に
係る半導体装置は、本発明の第１の実施の形態に係る半
導体装置と比較すると、ソーストレンチ５１０を深く形
成しているので、ソース電極膜５０８とＮ＋型ソース領
域５０４およびＰ＋型拡散領域５０７との電気的接続の
確保がさらに容易になる。また、側面５１０ａの面積の
増加した分だけソーストレンチ５１０の幅を狭くして、
半導体装置の小型化を図ることが容易になる。
【００５３】次に、本発明の第６の実施の形態に係る半
導体装置について、図面に基づいて説明する。図１１
は、本発明の第６の実施の形態に係る半導体装置を示す
斜視図である。図１１の符号において、６００は半導体
装置、６０１はＮ＋型ドレイン層、６０２はＮ−型ドリ
フト層、６０３はＰ型ボディ領域、６０４はＮ＋型ソー
ス領域、６０５はゲート電極膜、６０６はゲート絶縁
膜、６０７はＰ＋型拡散領域、６０８はソース電極膜、
６０９はゲートトレンチ、６１０はソーストレンチ、６
１４はドレイン電極膜を示している。また、図１２は、
本発明の第６の実施の形態に係る半導体装置を示す断面
図であり、（１）は図１１のＲ−Ｒ’線における断面を
示し、（２）は図１１のＳ−Ｓ’線における断面を示し
ている。図１２の符号において、６１０ａは側面、６１
０ｂは底面を示し、その他の符号は、図１１で示したも
のと同じものを示している。なお、図１２では、ソース
電極膜６０８およびドレイン電極膜６１４の記載を省略
している。
【００５４】半導体装置６００は、図１１に示すよう
に、ゲート絶縁膜６０６の上面をＮ＋型ソース領域６０
４の上面よりも低く、すなわち、ゲート絶縁膜６０６が
ゲートトレンチ６０９の開口よりも奥に埋め込まれた状
態になるように形成している。
【００５５】したがって、本発明の第６の実施の形態に
係る半導体装置は、本発明の第１の実施の形態に係る半
導体装置と比較すると、ゲート絶縁膜６０６の上面をＮ
＋型ソース領域６０４の上面よりも低く形成しているの
で、ゲートトレンチ６０９の側面でも、ソース電極膜６
０８とＮ＋型ソース領域６０４との電気的接続の確保が
可能になる。
【００５６】さらに、本発明の第７の実施の形態に係る
半導体装置について、図面に基づいて説明する。図１３
は、本発明の第７の実施の形態に係る半導体装置を示す
斜視図である。図１３の符号において、７００は半導体
装置、７０１はＮ＋型ドレイン層、７０２はＮ−型ドリ
フト層、７０３はＰ型ボディ領域、７０４はＮ＋型ソー
ス領域、７０５はゲート電極膜、７０６はゲート絶縁
膜、７０７はＰ＋型拡散領域、７０８はソース電極膜、
７０９はゲートトレンチ、７１０はソーストレンチ、７
１１はＮ＋型ソース領域、７１４はドレイン電極膜を示
している。また、図１４は、本発明の第７の実施の形態
に係る半導体装置を示す断面図であり、（１）は図１３
のＴ−Ｔ’線における断面を示し、（２）は図１３のＵ
−Ｕ’線における断面を示している。図１４の符号にお
いて、７１０ａは側面、７１０ｂは底面を示し、その他
の符号は、図１３で示したものと同じものを示してい
る。なお、図１４では、ソース電極膜７０８およびドレ
イン電極膜７１４の記載を省略している。
【００５７】半導体装置７００は、図１３に示すよう
に、ソーストレンチ７１０の側面７１０ａを傾斜させて
形成している。また、図１４（２）に示すように、ソー
ストレンチ７１０とゲート絶縁膜７０６との間にＮ＋型
ソース領域７１１を形成している。
【００５８】したがって、本発明の第７の実施の形態に
係る半導体装置は、本発明の第１の実施の形態に係る半
導体装置と比較すると、Ｎ＋型ソース領域７１１を形成
しているので、Ｎ＋型ソース領域７１１の下方のＰ型ボ
ディ領域７０３にもチャネルを形成することができる。
よって、ＭＯＳＦＥＴとして機能する部分を増やすこと
が可能になるので、半導体装置の小型化を図ることがさ
らに容易になる。
【００５９】次に、本発明の第８の実施の形態に係る半
導体装置について、図面に基づいて説明する。図１５
は、本発明の第８の実施の形態に係る半導体装置を示す
斜視図である。図１５の符号において、８００は半導体
装置、８０１はＮ＋型ドレイン層、８０２はＮ−型ドリ
フト層、８０３はＰ型ボディ領域、８０４はＮ＋型ソー
ス領域、８０５はゲート電極膜、８０６はゲート絶縁
膜、８０７はＰ＋型拡散領域、８０８はソース電極膜、
８０９はゲートトレンチ、８１０はソーストレンチ、８
１１はＮ＋型ソース領域、８１４はドレイン電極膜を示
している。また、図１６は、本発明の第８の実施の形態
に係る半導体装置を示す断面図であり、（１）は図１５
のＶ−Ｖ’線における断面を示し、（２）は図１５のＷ
−Ｗ’線における断面を示している。図１６の符号にお
いて、８１０ａは側面、８１０ｂは底面を示し、その他
の符号は、図１５で示したものと同じものを示してい
る。なお、図１６では、ソース電極膜８０８およびドレ
イン電極膜８１４の記載を省略している。
【００６０】半導体装置８００は、図１５に示すよう
に、ソーストレンチ８１０がゲート絶縁膜８０６に分断
されることなく連続した状態で形成されている。
【００６１】したがって、本発明の第８の実施の形態に
係る半導体装置は、本発明の第１の実施の形態に係る半
導体装置と比較すると、ソーストレンチ８１０をエッチ
ングで形成する工程において、エッチング時の絶縁膜と
シリコンの選択比が不必要になるので、工程の管理がさ
らに容易になる。
【００６２】さらに、以上の各実施の形態に係る半導体
装置は、トレンチゲート型パワーＭＯＳＦＥＴの構成を
有する半導体装置ばかりでなく、例えばＩＧＢＴの構成
を有するものなどにも好ましく適用できる。図３０は、
本発明の第９の実施の形態に係る半導体装置を示す斜視
図である。図３０の符号において、９００は半導体装
置、９０１はＮ＋型バッファ層、９０２はＮ−型ドリフ
ト層、９０３はＰ型ボディ領域、９０４はＮ＋型エミッ
タ領域、９０５はゲート電極膜、９０６はゲート絶縁
膜、９０７はＰ＋型拡散領域、９０８はエミッタ電極
膜、９０９はゲートトレンチ、９１０はエミッタトレン
チ、９１１はＮ＋型ソース領域、９１２はコレクタ層、
９１４はコレクタ電極膜を示している。
【００６３】半導体装置９００は、ゲートトレンチ９０
９とエミッタトレンチ９１０とを形成したＩＧＢＴの構
成を有するものである。本発明は、ＩＧＢＴの構成を有
する半導体措置においても、ゲートトレンチ９０９とエ
ミッタトレンチ９１０とを交差させて形成することによ
って小型化を図ることが容易になる。
【００６４】また、本発明は、ゲートトレンチとソース
トレンチとを交差させずに、千鳥格子状に形成する構成
においても好ましく適用できる。図３１は、本発明の第
１０の実施の形態に係る半導体装置を示す斜視図であ
る。図３１の符号において、１０００は半導体装置、１
００１はＮ＋型ドレイン層、１００２はＮ−型ドリフト
層、１００３はＰ型ボディ領域、１００４はＮ＋型ソー
ス領域、１００５はゲート電極膜、１００６はゲート絶
縁膜、１００８はソース電極膜、１００９はゲートトレ
ンチ、１０１０はソーストレンチ、１０１１はＮ＋型ソ
ース領域、１０１２はソーストレンチ、１０１４はドレ
イン電極膜を示している。また、図３２は、本発明の第
１０の実施の形態に係る半導体装置を示す断面図であ
り、（１）は図３１のε−ε’線における断面を示し、
（２）は図３１のζ−ζ’線における断面を示してい
る。図３２の符号は、図３１で示したものと同じものを
示している。なお、図３２では、ソース電極膜１００８
およびドレイン電極膜１０１４の記載を省略している。
【００６５】半導体装置１０００は、ゲートトレンチ１
００９に分断されたソーストレンチ１０１０を各々形成
位置をずらすことによって、半導体装置１０００を平面
的に見たときに、図３２（１）に示したＰ＋型拡散領域
１００７およびＮ＋型ソース領域１００４から構成され
るセルが、レンガ積み模様を呈するように配置してい
る。
【００６６】本発明の第１０の実施の形態に係る半導体
装置においても、ゲートトレンチ１００９の開口が延び
る方向と、ソーストレンチ１０１０の開口が延びる方向
を交差させることによって、他の実施の形態に係る半導
体装置と同様の作用効果を得ることができる。
【００６７】なお、上述した各実施の形態に係る半導体
装置において、絶縁膜として形成したシリコン酸化膜の
一部または全部をシリコン窒化膜で形成することができ
る。また、ゲート電極膜は、ポリシリコン膜に代えて金
属膜を用いることもできる。さらに、ソース電極膜は、
ソーストレンチの内部とＮ＋型ソース領域の表面の一部
にのみ形成するなど、部分的に形成することも可能であ
る。くわえて、第９以外の実施の形態に係る半導体装置
においては、Ｎチャネルトレンチゲート型パワーＭＯＳ
ＦＥＴの構成を例として取り上げたが、Ｐチャネルトレ
ンチゲート型パワーＭＯＳＦＥＴの場合においても同様
の構成を採用できる。この場合、図２０（ｇ）のポリシ
リコン膜１５４は、Ｎ型の不純物を含むポリシリコンを
堆積させて形成する。また、シリコン基板に代えて、炭
化ケイ素（ＳｉＣ）基板など他の材質の基板を用いる場
合にも好ましく適用できる。
【００６８】
【発明の効果】以上のように、本発明は、前記第１の導
電層の一方の表面上に形成してなる第１導電型の第２の
導電層と、前記第２の導電層を開口させて形成してなる
第１の溝と、前記第１の主面を開口するとともに、その
開口の延びる方向が前記第１の溝の開口の延びる方向と
交差し、かつ前記第１の溝より浅くなるように形成して
なる第２の溝と、前記第１の主面に露出するとともに、
前記第１の溝および前記第２の溝の側面に露出し、かつ
前記第２の導電層よりも浅くなるように形成してなる第
１導電型とは反対型の第２導電型の第１の導電領域と、
前記第２の溝の底面に露出するように形成してなる第２
導電型の第２の導電領域と、前記第１の溝の側面および
底面上に形成してなるゲート絶縁膜と、前記第１の溝内
に形成した前記ゲート絶縁膜の側面および底面上に形成
してなるゲート電極膜と、少なくとも前記第２の溝の側
面および底面上に形成してなるソース電極膜を設けたの
で、第１の溝と第２の溝を有する半導体装置の小型化を
図ることが容易になる。
【００６９】また、第１導電型の第１の導電層の表面上
に第１導電型の第２の導電層を形成し、前記第２の導電
層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜
の所定部位を開口して前記第２の導電層を露出させ、露
出した前記第２の導電層を開口して第１の溝を形成し、
前記第１の絶縁膜を除去し、前記第２の導電層の表面お
よび前記第１の溝の内面上に第２の絶縁膜を形成し、前
記第２の導電層の表面および前記第１の溝の内面上にポ
リシリコン膜を形成し、前記ポリシリコン膜のうち前記
第２の導電層の表面上に形成した部分および前記第１の
溝の内面上に形成した部分の所定深さよりも浅い部分を
除去して前記第２の絶縁膜を露出させ、露出した前記第
２の絶縁膜および前記第１の溝の内面上に形成した前記
ポリシリコン膜の表面上に第３の絶縁膜を形成し、前記
第３の絶縁膜のうち前記第２の導電層の表面よりも上方
の部分を除去して前記前記第２の導電層を露出させ、露
出した前記第２の導電層および前記第３の絶縁膜の表面
上に第４の絶縁膜を形成し、前記第２の導電層に第１の
不純物を注入し、該第１の不純物を加熱して所定深さま
で拡散させて第１導電型とは反対型の第２導電型の第１
の導電領域を形成し、 前記第１の導電領域の所定部位
に第２の不純物を注入し、該第２の不純物を加熱して所
定深さまで拡散させて第１導電型の第２の導電領域を形
成し、前記第４の絶縁膜の表面上に第５の絶縁膜を形成
し、前記第４の絶縁膜および前記第５の絶縁膜の所定部
位を開口して前記第１の導電領域および前記第２の導電
領域を露出させ、 露出した前記第１の導電領域および
前記第２の導電領域を開口して第１の溝と交差する第２
の溝を形成し、前記第２の溝の内面上に第６の絶縁膜を
形成し、前記第２の溝の底面の所定部位に第３の不純物
を注入し、該第３の不純物を加熱して所定深さまで拡散
させて第２導電型の第３の導電領域を形成し、前記第５
の絶縁膜を除去し、前記第４の絶縁膜および前記第６の
絶縁膜を除去し、前記第２の導電領域の表面ならびに前
記第１の溝および前記第２の溝の内面上に電極膜を形成
するので、第１の溝と第２の溝を交差させて形成するこ
とが容易にできる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を
示す斜視図である。
【図２】本発明の第１の実施の形態に係る半導体装置を
示す断面図であり、（１）は図１のＡ−Ａ’線における
断面を示し、（２）は図１のＢ−Ｂ’線における断面を
示している。
【図３】本発明の第２の実施の形態に係る半導体装置を
示す図であり、（１）は本発明の第２の実施の形態に係
る半導体装置の斜視図を示し、（２）は（１）のＥ−
Ｅ’線における断面を示している。
【図４】本発明の第２の実施の形態に係る半導体装置を
示す断面図であり、（１）は図３（１）のＣ−Ｃ’線に
おける断面を示し、（２）は図３（１）のＤ−Ｄ’線に
おける断面を示している。
【図５】本発明の第３の実施の形態に係る半導体装置を
示す図であり、（１）は本発明の第３の実施の形態に係
る半導体装置の斜視図を示し、（２）は（１）のＨ−
Ｈ’線における断面を示している。
【図６】本発明の第３の実施の形態に係る半導体装置を
示す断面図であり、（１）は図５（１）のＦ−Ｆ’線に
おける断面を示し、（２）は図５（１）のＧ−Ｇ’線に
おける断面を示している。
【図７】本発明の第４の実施の形態に係る半導体装置を
示す図であり、（１）は本発明の第３の実施の形態に係
る半導体装置の斜視図を示し、（２）は（１）のＬ−
Ｌ’線における断面を示している。
【図８】本発明の第３の実施の形態に係る半導体装置を
示す断面図であり、（１）は図７（１）のＪ−Ｊ’線に
おける断面を示し、（２）は図５（１）のＫ−Ｋ’線に
おける断面を示している。
【図９】本発明の第５の実施の形態に係る半導体装置を
示す斜視図である。
【図１０】本発明の第５の実施の形態に係る半導体装置
を示す断面図であり、（１）は図９のＭ−Ｍ’線におけ
る断面を示し、（２）は図９のＱ−Ｑ’線における断面
を示している。
【図１１】本発明の第６の実施の形態に係る半導体装置
を示す斜視図である。
【図１２】本発明の第６の実施の形態に係る半導体装置
を示す断面図であり、（１）は図１１のＲ−Ｒ’線にお
ける断面を示し、（２）は図１１のＳ−Ｓ’線における
断面を示している。
【図１３】本発明の第７の実施の形態に係る半導体装置
を示す斜視図である。
【図１４】本発明の第７の実施の形態に係る半導体装置
を示す断面図であり、（１）は図１３のＴ−Ｔ’線にお
ける断面を示し、（２）は図１３のＵ−Ｕ’線における
断面を示している。
【図１５】本発明の第８の実施の形態に係る半導体装置
を示す斜視図である。
【図１６】本発明の第８の実施の形態に係る半導体装置
を示す断面図であり、（１）は図１５のＶ−Ｖ’線にお
ける断面を示し、（２）は図１５のＷ−Ｗ’線における
断面を示している。
【図１７】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（１）である。
【図１８】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（２）である。
【図１９】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（３）である。
【図２０】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（４）である。
【図２１】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（５）である。
【図２２】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（６）である。
【図２３】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（７）である。
【図２４】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（８）である。
【図２５】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（９）である。
【図２６】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（１０）である。
【図２７】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（１１）である。
【図２８】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（１２）である。
【図２９】本発明の第１の実施の形態に係る半導体装置
の製造工程を説明する断面図（１３）である。
【図３０】本発明の第９の実施の形態に係る半導体装置
を示す斜視図である。
【図３１】本発明の第１０の実施の形態に係る半導体装
置を示す斜視図である。
【図３２】本発明の第１０の実施の形態に係る半導体装
置を示す断面図であり、（１）は図３１のε−ε’線に
おける断面を示し、（２）は図３１のζ−ζ’線におけ
る断面を示している。
【図３３】従来技術に係る半導体装置の例を示す斜視図
である。
【図３４】ソーストレンチを形成した従来技術に係る半
導体装置の例を示す斜視図である。
【図３５】本発明の第１の実施の形態に係る半導体装置
におけるゲートトレンチ間の構成を示す断面図である。
【図３６】ソーストレンチを形成した従来技術に係る半
導体装置におけるゲートトレンチ間の構成を示す断面図
である。
【符号の簡単な説明】
１００ 半導体装置 １０１ Ｎ＋型ドレイン層 １０２ Ｎ−型ドリフト層 １０３ Ｐ型ボディ領域 １０４ Ｎ＋型ソース領域 １０５ ゲート電極膜 １０６ ゲート絶縁膜 １０７ Ｐ＋型拡散領域 １０８ ソース電極膜 １０９ ゲートトレンチ １１０ ソーストレンチ １１４ ドレイン電極膜 １５１ シリコン酸化膜 １５２ 開口部 １５３ シリコン酸化膜 １５４ ポリシリコン膜 １５５ シリコン酸化膜 １５６ 下地シリコン酸化膜 １５７ シリコン窒化膜 １５８ 開口部 １５９ シリコン酸化膜 ２００ 半導体装置 ２０１ Ｎ＋型ドレイン層 ２０２ Ｎ−型ドリフト層 ２０３ Ｐ型ボディ領域 ２０４ Ｎ＋型ソース領域 ２０５ ゲート電極膜 ２０６ ゲート絶縁膜 ２０７ Ｐ＋型拡散領域 ２０８ ソース電極膜 ２０９ ゲートトレンチ ２１０ ソーストレンチ ２１０ａ 側面 ２１０ｂ 底面 ２１４ ドレイン電極膜 ３００ 半導体装置 ３０１ Ｎ＋型ドレイン層 ３０２ Ｎ−型ドリフト層 ３０３ Ｐ型ボディ領域 ３０４ Ｎ＋型ソース領域 ３０５ ゲート電極膜 ３０６ ゲート絶縁膜 ３０７ Ｐ＋型拡散領域 ３０８ ソース電極膜 ３０９ ゲートトレンチ ３１０ ソーストレンチ ３１０ａ 側面 ３１０ｂ 底面 ３１４ ドレイン電極膜 ４００ 半導体装置 ４０１ Ｎ＋型ドレイン層 ４０２ Ｎ−型ドリフト層 ４０３ Ｐ型ボディ領域 ４０４ Ｎ＋型ソース領域 ４０５ ゲート電極膜 ４０６ ゲート絶縁膜 ４０７ Ｐ＋型拡散領域 ４０８ ソース電極膜 ４０９ ゲートトレンチ ４１０ ソーストレンチ ４１０ａ 側面 ４１０ｂ 底面 ４１４ ドレイン電極膜 ５００ 半導体装置 ５０１ Ｎ＋型ドレイン層 ５０２ Ｎ−型ドリフト層 ５０３ Ｐ型ボディ領域 ５０４ Ｎ＋型ソース領域 ５０５ ゲート電極膜 ５０６ ゲート絶縁膜 ５０７ Ｐ＋型拡散領域 ５０８ ソース電極膜 ５０９ ゲートトレンチ ５１０ ソーストレンチ ５１０ａ 側面 ５１０ｂ 底面 ５１４ ドレイン電極膜 ６００ 半導体装置 ６０１ Ｎ＋型ドレイン層 ６０２ Ｎ−型ドリフト層 ６０３ Ｐ型ボディ領域 ６０４ Ｎ＋型ソース領域 ６０５ ゲート電極膜 ６０６ ゲート絶縁膜 ６０７ Ｐ＋型拡散領域 ６０８ ソース電極膜 ６０９ ゲートトレンチ ６１０ ソーストレンチ ６１０ａ 側面 ６１０ｂ 底面 ６１４ ドレイン電極膜 ７００ 半導体装置 ７０１ Ｎ＋型ドレイン層 ７０２ Ｎ−型ドリフト層 ７０３ Ｐ型ボディ領域 ７０４ Ｎ＋型ソース領域 ７０５ ゲート電極膜 ７０６ ゲート絶縁膜 ７０７ Ｐ＋型拡散領域 ７０８ ソース電極膜 ７０９ ゲートトレンチ ７１０ ソーストレンチ ７１０ａ 側面 ７１０ｂ 底面 ７１１ Ｎ＋型ソース領域 ７１４ ドレイン電極膜 ８００ 半導体装置 ８０１ Ｎ＋型ドレイン層 ８０２ Ｎ−型ドリフト層 ８０３ Ｐ型ボディ領域 ８０４ Ｎ＋型ソース領域 ８０５ ゲート電極膜 ８０６ ゲート絶縁膜 ８０７ Ｐ＋型拡散領域 ８０８ ソース電極膜 ８０９ ゲートトレンチ ８１０ ソーストレンチ ８１０ａ 側面 ８１０ｂ 底面 ８１１ Ｎ＋型ソース領域 ８１４ ドレイン電極膜 ９００ 半導体装置 ９０１ Ｎ＋型バッファ層 ９０２ Ｎ−型ドリフト層 ９０３ Ｐ型ボディ領域 ９０４ Ｎ＋型エミッタ領域 ９０５ ゲート電極膜 ９０６ ゲート絶縁膜 ９０７ Ｐ＋型拡散領域 ９０８ エミッタ電極膜 ９０９ ゲートトレンチ ９１０ エミッタトレンチ ９１１ Ｎ＋型ソース領域 ９１２ コレクタ層 ９１４ コレクタ電極膜 １００１ Ｎ＋型ドレイン層 １００２ Ｎ−型ドリフト層 １００３ Ｐ型ボディ領域 １００４ Ｎ＋型ソース領域 １００５ ゲート電極膜 １００６ ゲート絶縁膜 １００８ ソース電極膜 １００９ ゲートトレンチ １０１０ ソーストレンチ １０１１ Ｎ＋型ソース領域 １０１２ ソーストレンチ １０１４ ドレイン電極膜 １５００ 半導体装置 １５０１ Ｎ＋型ドレイン層 １５０２ Ｎ−型ドリフト層 １５０３ Ｐ型ボディ領域 １５０４ Ｎ＋型ソース領域 １５０５ ゲート電極膜 １５０６ ゲート絶縁膜 １５０８ ソース電極膜 １５０９ ゲートトレンチ １５１２ Ｐ＋型拡散領域 １５１３ ＰＳＧ膜 １５１４ ドレイン電極膜 １６００ 半導体装置 １６０１ Ｎ＋型ドレイン層 １６０２ Ｎ−型ドリフト層 １６０３ Ｐ型ボディ領域 １６０４ Ｎ＋型ソース領域 １６０５ ゲート電極膜 １６０６ ゲート絶縁膜 １６０７ Ｐ＋型拡散領域 １６０８ ソース電極膜 １６０９ ゲートトレンチ １６１０ ソーストレンチ １６１３ ＰＳＧ膜 １６１４ ドレイン電極膜 ＷＡ ゲートトレンチ間の幅 ＷＢ ゲートトレンチ間の幅
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 29/78 ６５８Ｆ Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 FF01 GG09 GG18

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１の導電層を形成した半
    導体基板と、前記第１の導電層に積層させて形成してな
    る第１導電型の第２の導電層と、 前記第２の導電層を開口させて形成してなる第１の溝
    と、 前記第１の主面を開口するとともに、その開口の延びる
    方向が前記第１の溝の開口の延びる方向と交差するよう
    に形成してなる第２の溝と、 前記半導体基板の第１の主面に露出するとともに、前記
    第１の溝および前記第２の溝の側面に露出し、かつ前記
    第２の導電層よりも浅くなるように形成してなる第１導
    電型とは反対型の第２導電型の第１の導電領域と、 前記第２の溝の底面に露出するように形成してなる第２
    導電型の第２の導電領域と、 前記第１の溝の側面および底面上に形成してなるゲート
    絶縁膜と、 前記第１の溝内に形成した前記ゲート絶縁膜の側面およ
    び底面上に形成してなるゲート電極膜と、 少なくとも前記第２の溝の側面および底面上に形成して
    なるソース電極膜を有することを特徴とする半導体装
    置。
  2. 【請求項２】 さらに、前記半導体基板の第２の主面上
    に露出するように形成してなる第２導電型の第３の導電
    層を有することを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 前記ゲート絶縁膜および前記ゲート電極
    膜は、前記第１の溝の内部に陥没するように形成してな
    ることを特徴とする請求項１または請求項２に記載の半
    導体装置。
  4. 【請求項４】 前記第２の溝は、その側面を傾斜させて
    なることを特徴とする請求項１ないし請求項３のいずれ
    か一項に記載の半導体装置。
  5. 【請求項５】 第１導電型の第１の導電層を形成してな
    る半導体基板の表面上に第１導電型の第２の導電層を形
    成し、 前記第２の導電層の表面上に第１の絶縁膜を形成し、 前記第１の絶縁膜の所定部位を開口して前記第２の導電
    層を露出させ、 露出した前記第２の導電層を開口して第１の溝を形成
    し、 前記第１の絶縁膜を除去し、 前記第２の導電層の表面および前記第１の溝の内面上に
    第２の絶縁膜を形成し、 前記第２の導電層の表面および前記第１の溝の内面上に
    ポリシリコン膜を形成し、 前記ポリシリコン膜のうち前記第２の導電層の表面上に
    形成した部分および前記第１の溝の内面上に形成した部
    分の所定深さよりも浅い部分を除去して前記第２の絶縁
    膜を露出させ、 露出した前記第２の絶縁膜および前記第１の溝の内面上
    に形成した前記ポリシリコン膜の表面上に第３の絶縁膜
    を形成し、 前記第３の絶縁膜のうち前記第２の導電層の表面よりも
    上方の部分を除去して前記第２の導電層を露出させ、 露出した前記第２の導電層および前記第３の絶縁膜の表
    面上に第４の絶縁膜を形成し、 前記第２の導電層に第１の不純物を注入し、該第１の不
    純物を加熱して所定深さまで拡散させて第１導電型とは
    反対型の第２導電型の第１の導電領域を形成し、 前記第１の導電領域の所定部位に第２の不純物を注入
    し、該第２の不純物を加熱して所定深さまで拡散させて
    第１導電型の第２の導電領域を形成し、 前記第４の絶縁膜の表面上に第５の絶縁膜を形成し、 前記第４の絶縁膜および前記第５の絶縁膜の所定部位を
    開口して前記第１の導電領域および前記第２の導電領域
    を露出させ、 露出した前記第１の導電領域および前記第２の導電領域
    を開口して第１の溝と交差する第２の溝を形成し、 前記第２の溝の内面上に第６の絶縁膜を形成し、 前記第２の溝の底面の所定部位に第３の不純物を注入
    し、該第３の不純物を加熱して所定深さまで拡散させて
    第２導電型の第３の導電領域を形成し、 前記第５の絶縁膜を除去し、 前記第４の絶縁膜および前記第６の絶縁膜を除去し、 前記第２の導電領域の表面ならびに前記第１の溝および
    前記第２の溝の内面上に電極膜を形成することを特徴と
    する半導体装置の製造方法。
  6. 【請求項６】 第１導電型の第１の導電層を形成してな
    る半導体基板の表面上に第１導電型の第２の導電層を形
    成し、 前記第２の導電層の表面上に第１の絶縁膜を形成し、 前記第１の絶縁膜の所定部位を開口して前記第２の導電
    層を露出させ、 露出した前記第２の導電層を開口して第１の溝を形成
    し、 前記第１の絶縁膜を除去し、 前記第２の導電層の表面および前記第１の溝の内面上に
    第２の絶縁膜を形成し、 前記第２の導電層の表面および前記第１の溝の内面上に
    ポリシリコン膜を形成し、 前記ポリシリコン膜のうち前記第２の導電層の表面上に
    形成した部分および前記第１の溝の内面上に形成した部
    分の所定深さよりも浅い部分を除去して前記第２の絶縁
    膜を露出させ、 露出した前記第２の絶縁膜および前記第１の溝の内面上
    に形成した前記ポリシリコン膜の表面上に第３の絶縁膜
    を形成し、 前記第３の絶縁膜のうち前記第２の導電層の表面よりも
    上方の部分を除去して前記第２の導電層を露出させ、 露出した前記第２の導電層および前記第３の絶縁膜の表
    面上に第４の絶縁膜を形成し、 前記第２の導電層に第１の不純物を注入し、該第１の不
    純物を加熱して所定深さまで拡散させて第１導電型とは
    反対型の第２導電型の第１の導電領域を形成し、 前記第１の導電領域の所定部位に第２の不純物を注入
    し、該第２の不純物を加熱して所定深さまで拡散させて
    第１導電型の第２の導電領域を形成し、 前記第４の絶縁膜の表面上に第５の絶縁膜を形成し、 前記第４の絶縁膜および前記第５の絶縁膜の所定部位を
    開口して前記第１の導電領域および前記第２の導電領域
    を露出させ、 露出した前記第１の導電領域および前記第２の導電領域
    を開口して第１の溝と交差する第２の溝を形成し、 前記第５の絶縁膜の表面および前記第２の溝の内面上に
    第６の絶縁膜を形成し、 前記第２の溝の底面の所定部位に第３の不純物を注入
    し、該第３の不純物を加熱して所定深さまで拡散させて
    第２導電型の第３の導電領域を形成し、 前記第６の絶縁膜を除去し、 前記第５の絶縁膜を除去し、 前記第４の絶縁膜を除去し、 前記第２の導電領域の表面ならびに前記第１の溝および
    前記第２の溝の内面上に電極膜を形成することを特徴と
    する半導体装置の製造方法。
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