JP2018064115A - 高電圧絶縁ゲート型電力用半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】高電圧絶縁ゲート型電力用半導体装置は、トレンチIGBTの構造の主要部であるトレンチゲートとMOSトランジスタ構造が形成される部分を含む構造部分であるPベース層8のメサ領域の半幅S、トレンチ2の深さDTが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、セル幅2Wは15〜20μmで、基準となる構造と同じ長さであり、トレンチ2の深さDTは、基準となる構造が5〜6μmであり、スケール比率kが5以上である。トレンチ2内部のゲート電極7はP型ポリシリコンにより形成されている。
【選択図】図2
Description
(a)図10(a−1),(a−2)に示すように、400μmから600μm程度の、Nベース層1となる半導体基板20に、IGBTの表面構造である電位が固定されないP型層11、Pベース層8、Nソース層9、ゲート絶縁膜4,5、エミッタ電極10を作製する。P型層11はボロンを用いて作製し、Nソース層9はリン、ヒ素を用いて作製する。ゲート絶縁膜4,5は熱酸化膜、CVD酸化膜、ポリイミドなどを用いて作製する。エミッタ電極10はAlSiまたはTi−Alで形成する。
(b)図10(b−1),(b−2)に示すように、半導体基板20をひっくり返し、裏面に保護テープ30を貼り、グラインダーによる研削とウエットエッチングにより半導体基板20を100μmから150μm程度まで薄化する。
(c)図10(c−1),(c−2)に示すように、不純物イオンの注入(implantation)工程とその後の短時間(数10m秒〜数秒程度)アニールによりIGBTの裏面構造であるNバッファ層12、Pエミッタ層13を形成する。Nバッファ層12はリンを用いて作成し、Pエミッタ層13はボロンを用いて作成する。アニールにより裏面のみ高温(1000℃程度)になるため、表面のIGBTの構造に変化は生じない。次いで、コレクタ電極14(例えばAi−Ni−Auなどからなる)を付ける。
(d)図10(d−1),(d−2)に示すように、保護テープ30を剥離する。その後、400℃程度でシンターをする。
裏面、表面の順に作製した場合の問題点
(i)裏面工程の自由度が損なわれるため、IGBTの高性能化、すなわち低損失化ができない。また、キャリアの高注入化に対してライフタイム制御をすると、工程が増える上に高温動作が難しくなる。
表面、裏面の順に作製した場合の問題点
(ii)工程数が増える上に、微細な表面構造がステージ、ローダーまたは保護テープに触れるため、キズ・割れ・汚染により歩留まりが低下する。
(iii)プロセス中のグラインダーによる研削で半導体基板20にダメージが入る可能性がある。
(iv)裏面平坦性が損なわれるので、面内で特性がばらつく。また裏面工程を深く形成できないため、波形振動が大きい。
(v)保護テープを貼った際に出来る凹凸のために裏面パターニングが難しい。
低濃度第1導電型ベース層と、
前記低濃度第1導電型ベース層の表面側に、広い間隔と狭い間隔を交互に有するように選択的に形成された複数のトレンチと、
前記トレンチの表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の内側に形成されたゲート電極と、
前記狭い間隔で隣り合うトレンチ間に選択的に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に選択的に形成された高濃度の第1導電型ソース層と、
前記第2導電型ベース層と第1導電型ソース層の双方に接続する第一の主電極と、
前記低濃度第1導電型ベース層の裏面側に一様に形成され、該低濃度第1導電型ベース層よりも不純物濃度の高い第1導電型バッファ層と、
該第1導電型バッファ層の表面に一様に形成された高濃度の第2導電型エミッタ層と、
該第2導電型エミッタ層の表面に形成された第2の主電極と
を有する高電圧絶縁ゲート型電力用半導体装置において、
前記第2導電型ベース層のメサ領域の半幅S、トレンチ深さDTが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、
セル幅2Wは、15〜20μmで、前記基準となる構造と同じ長さであり、
前記トレンチ深さDTは、前記基準となる構造が5〜6μmであり、
前記スケール比率kが5以上であり、
前記トレンチ内部のゲート電極は、P型ポリシリコンであることを特徴とする、高電圧絶縁ゲート型電力用半導体装置である。
また、本発明の製造方法により、少ない工程と高い歩留まりで高性能(低損失)IGBTを作製することが可能になる。
図2に示すように、トレンチゲート型IGBTの構造パラメータによりカソード側での注入効率のモデル化を行った。このモデルでは、MOS(Metal Oxide Semiconductor)ゲートから流れる電子電流は、pベース層8とNベース層1の間のメサ領域で2つの経路に分けられる。すなわち、Jn mesaとJp mesaで示される電流密度の電流である。
Jn mesaとJp mesaは次のようにモデル化される。ただし、電子、ホールは一次元的に拡散すると仮定する。伝導度modulationによって導電変調が起こり、電子およびホールの密度はほぼ同じに保たれる。結果として、アンバイポーラ拡散式である次の微分方程式が得られる。
また、電子蓄積層(トレンチゲート側壁絶縁膜表面で、Nベース層1と接している面に形成される)における電子電流式は次式で表される。
本発明のスケーリング則を表1に集約している。この法則は(5)式から論理的に導かれる。(5)式は、縮小デバイス(scaled device)は以下の条件下で同じ注入効率になることを示す。
k=1とk=2はよく一致しているが、k=3〜5は飽和電流が小さくなっている。これはスケーリングにより、下式に示すゲートの閾値電圧Vthが移動したためである。
(a)図7(a−1),(a−2)に示すように、100μmから150μm程度の厚みの半導体基板20の裏面構造であるNバッファ層12、Pエミッタ層13を、短時間(数10m秒〜数秒程度)アニールにより形成する。その後、裏面電極であるコレクタ電極14を付ける。ここで、Pエミッタ層13の厚さは、短時間アニールで形成できる深さ程度の1μm以下とする。
このようなIGBT裏面構造は、すでに薄ウエハIGBTやフィールドストップIGBT(FS−IGBT)として、実用化されている。
本方法は従来に対し次のような利点がある。
従来、Nベース中のキャリアが多いことによるスイッチング特性の悪化を、高エネルギー電子、プロトン、ヘリウムなどを照射することによる、ウエハ内部のキャリアライフタイムの低減により、Nベース中での電子とホールの再結合を促進し、内部キャリアを少なくする方法により改善していた。しかし、このような照射プロセスはコストが高いだけではなく、不必要に半導体結晶欠陥を生成し、特性の悪化や信頼性の低下が起こっていた。とくにプロトン照射やヘリウム照射は、局所的にキャリアライフタイムを低減することで大きな効果を挙げたが、高温でのリーク電流の増加、信頼性の悪化、照射およびアニールによるプロセスコストの増加が問題であった。前記裏面構造は、キャリアライフタイムの低減が必要無いため、良質の結晶でデバイスを製造できるなど利点がある。一方で本裏面構造形成は製造面の課題があった。即ち、裏面の拡散層を非常に薄くすることでPエミッタからのホールの注入を抑える効果を得ている一方、拡散層の形成は非常に低い熱工程(低温、短時間)で行う必要があり、高い熱工程(高温、長時間)の表面構造(5−6μmまでの拡散層)の形成後に行う必要があった。このため一度形成した表面を下にして製造装置に挿入するために、表面ダメージなど様々な歩留まり悪化が問題となっていた。
この製造工程において、金属スパイクと汚染を避けるために、裏面側電極(コレクタ電極14)を最後に付けるケースも考えられる。また、裏面構造形成工程の際に、テープで表面側を保護することも考えられる。
(a)図8(a−1)(a−2)に示すように、100μmから150μm程度の半導体基板20の裏面構造であるNバッファ層12、Pエミッタ層13を、短時間(数10m秒〜数秒程度)アニールにより形成する。その後、裏面電極であるコレクタ電極14を付ける。ここで、Pエミッタ層13の厚さは、短時間アニールで形成できる深さ程度の1μm以下とする。
(c)図8(c−1),(c−2)に示すように、表面構造である拡散層、ゲート絶縁膜4,5、ゲート電極6,7を作製する。拡散層は、ボロンを用いて電位が固定されないP型層11を作製し、リン、ヒ素を用いてNソース層9を作製する。なお、P型層11を付加することにより、阻止状態(オフ状態)での耐圧を改善することができる。ゲート絶縁膜4,5は熱酸化膜、CVD酸化膜、ポリイミドなどを用いて作製する。ゲート電極6,7はAlSiまたはTi−Alで形成する。拡散層の形成は高加速イオン注入(数100keV)と短時間アニール(約1000℃)を用いる。高温・長時間を避けるため、酸化膜はCVD膜を用いることが望ましい。エミッタ電極10の形成には、約400℃でのシンターも行う。
(d)図8(d−1),(d−2)に示すように、台基板40を剥がす。
なお、この製造工程において、金属スパイクと汚染を避けるために、裏面側電極(コレクタ電極14)を最後に付けるケースも考えられる。
以上の実施の形態のIGBTの製造プロセスについては一例であり、例えば厚い半導体基板を用いて作製し最終的なNベース層厚が500μmになるような場合でも、第1および第2の実施形態で詳述した方法を用いて最終的なNベース層厚が40−100μm程度に薄型化された場合でも、高性能化と量産化が可能になる効果が得られる。
N型のポリシリコンはP型のポリシリコンに比べて抵抗が低く、IGBTのゲート電極に一般的に用いられている。図9に示すように、N型のポリシリコンは正のビルトイン電圧を内在しており、電圧は約0.5〜0.6V程度が一般的である。
ところがスケール比率kを大きくすると、たとえばゲート絶縁膜の厚さが20nm以下になると、内在するビルトイン電圧により、たとえゲート端子に0Vを印加しても、素子内部のゲート電極にはビルトイン電圧分の正の電圧が発生しており、この電圧により、Pベース界面に若干の電子が誘起される。図9に示すように破線の電圧(N型ポリシリコンのビルトイン電圧)ではスケール比率k=5以上で、ゲート電圧0Vでのオフ状態でのコレクタ電流(リーク電流)の増加がスケール比率kの増加とともに現れる。その結果、N型ポリシリコンをゲート電極に用いると、ゲート駆動回路がゲート端子に負の電圧を加えないと、オフ状態がリーク電流により維持できないことになる。これは特に高温の際に問題となる。
また、本発明の製造方法により、少ない工程と高い歩留まりで高性能(低損失)IGBTを作製することが可能になる。
第1の実施例、第2の実施例に共通するが、本発明ではIGBTの表面が薄くなることで微細LSIの工程をIGBTの工程と同時に行うことが可能であり、IGBTの制御回路を同一チップ上に構成することも可能である。
本発明は、縦型のIGBTのみならず、パワーICに用いられる横型のIGBTにも適用することができる。
2,3 トレンチ
4,5 ゲート絶縁膜
6,7 ゲート電極(制御電極)
8 Pベース層(Pウエル層)
9 Nソース層
10 エミッタ電極(第一の主電極)
11 電位が固定されないP型層
12 Nバッファ層
13 Pエミッタ層
14 コレクタ電極(第2の主電極)
20 半導体基板
30 保護テープ
40 台基板
Claims (6)
- 低濃度第1導電型ベース層と、
前記低濃度第1導電型ベース層の表面側に、広い間隔と狭い間隔を交互に有するように選択的に形成された複数のトレンチと、
前記トレンチの表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の内側に形成されたゲート電極と、
前記狭い間隔で隣り合うトレンチ間に選択的に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に選択的に形成された高濃度の第1導電型ソース層と、
前記第2導電型ベース層と第1導電型ソース層の双方に接続する第一の主電極と、
前記低濃度第1導電型ベース層の裏面側に一様に形成され、該低濃度第1導電型ベース層よりも不純物濃度の高い第1導電型バッファ層と、
該第1導電型バッファ層の表面に一様に形成された高濃度の第2導電型エミッタ層と、
該第2導電型エミッタ層の表面に形成された第2の主電極と
を有する高電圧絶縁ゲート型電力用半導体装置において、
前記第2導電型ベース層のメサ領域の半幅S、トレンチ深さDTが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、
セル幅2Wは、15〜20μmで、前記基準となる構造と同じ長さであり、
前記トレンチ深さDTは、前記基準となる構造が5〜6μmであり、
前記スケール比率kが5以上であり、
前記トレンチ内部のゲート電極は、P型ポリシリコンであることを特徴とする、高電圧絶縁ゲート型電力用半導体装置。 - 前記ゲート絶縁膜厚Tox、前記第一の主電極と前記第二の主電極とが導通状態でのゲート駆動電圧Vgeが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、
前記基準となる構造は、隣接するトレンチの中心間距離が3〜4μmで、ゲート駆動電圧Vgeが15Vであることを特徴とする、請求項1記載の高電圧絶縁ゲート型電力用半導体装置。 - 前記第2導電型エミッタ層の不純物濃度の傾斜の平均値を第2導電型エミッタ層の不純物総量で割った値が、前記広い間隔の隣り合うトレンチ間に形成された電位が固定されない第2導電型層の不純物濃度の傾斜の平均値および前記第2導電型ベース層の不純物濃度の傾斜の平均値を、それぞれの不純物総量で割った値より低いことを特徴とする請求項1または2記載の高電圧絶縁ゲート型電力用半導体装置。
- 前記低濃度第1導電型ベース層の裏面側に形成される前記第2導電型エミッタ層の厚みが、1μm以下10nm以上であることを特徴とする、請求項1から3のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置。
- 前記スケール比率kが10以上であり、
前記ゲート絶縁膜は、ハフニウム(Hf)、ジルコニウム(Zr)、アルミニウム(Al)、チタン(Ti)の各酸化物、またはこれらのシリケイト化合物により形成された請求項1記載の高電圧絶縁ゲート型電力用半導体装置。 - 請求項4記載の高電圧絶縁ゲート型電力用半導体装置を製造するに際し、最初に、低濃度第1導電型ベース層の裏面側の第1導電型バッファ層と第2導電型エミッタ層を形成し、その後、前記低濃度第1導電型ベース層の表面側の前記トレンチ、電位が固定されない第2導電型層、前記第2導電型ベース層、前記第1導電型ソース層、および前記ゲート絶縁膜を含む表面構造を形成することを特徴とする高電圧絶縁ゲート型電力用半導体装置の製造方法。
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