JP2022165840A - 解析装置、解析方法およびプログラム - Google Patents

解析装置、解析方法およびプログラム Download PDF

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Abstract

【課題】半導体素子の特性を、精度よく解析する。【解決手段】半導体装置をオン状態に設定し、且つ、第１主端子と第２主端子の間に印加される電源電圧を初期電圧に設定した状態で、第１主端子と第２主端子の間に流れる電流を安定させた後に、電源電圧を初期電圧より小さい変位電圧だけ変化させたときのいずれかの端子における電荷量の変化を、半導体装置内の電荷の過渡的な変化を模擬するデバイスシミュレータにより解析する電荷量解析部と、電荷量解析部が解析した電荷量の変化に基づいて、いずれかの端子容量を計算する容量算出部とを備える解析装置を提供する。【選択図】図１

Description

本発明は、解析装置、解析方法およびプログラムに関する。
従来、半導体素子の特性を、回路シミュレータ等を用いて解析する方法が知られている（例えば、特許文献１参照）。
特許文献１ 特開平９－１８０１０号公報
半導体素子の特性を、精度よく解析できることが好ましい。
上記課題を解決するために、本発明の第一の態様においては、制御端子、第１主端子および第２主端子を有し、制御端子に印加される電圧により第１主端子と第２主端子との間に流れる電流が制御される半導体装置の端子容量を解析する解析装置を提供する。解析装置は、半導体装置をオン状態に設定し、且つ、第１主端子と第２主端子の間に印加される電源電圧を初期電圧に設定した状態で、第１主端子と第２主端子の間に流れる電流を安定させた後に、電源電圧を初期電圧より小さい変位電圧だけ変化させたときのいずれかの端子における電荷量の変化を、半導体装置内の電荷の過渡的な変化を模擬するデバイスシミュレータにより解析する電荷量解析部を備えてよい。解析装置は、電荷量解析部が解析した電荷量の変化に基づいて、いずれかの端子容量を計算する容量算出部を備えてよい。
電荷量解析部は、電源電圧を初期電圧から変化させ、変化させた電源電圧毎に、電源電圧を変位電圧だけ変化させたときの電荷量の変化を解析してよい。容量算出部は、電源電圧毎に解析した電荷量の変化に基づいて、電源電圧毎の端子容量を算出してよい。
半導体装置は、半導体基板において第１主端子に接触するｐ型またはｎ型の接触領域を有してよい。電荷量解析部は、変位電圧に基づいて、接触領域における電荷密度を算出してよい。
半導体装置は、半導体基板において接触領域よりも下方に配置されたドリフト領域を有してよい。電荷量解析部は、変位電圧に基づいて、ドリフト領域の少なくとも一部における電荷密度を更に算出してよい。
電荷量解析部は、変位電圧の大きさを、電源電圧の大きさに応じて設定してよい。
電荷量解析部は、変位電圧の大きさを、電源電圧の大きさによらず一定値に設定してよい。
容量算出部は、電源電圧を変位電圧だけ変化させた電圧に対する、端子容量を算出してよい。
電荷量解析部は、第１の電源電圧に第１の変位電圧を加算した場合の電荷量の第１の変化と、第２の電源電圧から第２の変位電圧を減じた場合の電荷量の第２の変化とを解析してよい。
第１の電源電圧に第１の変位電圧を加算した電圧と、第２の電源電圧から第２の変位電圧を減じた電圧とが等しくてよい。
第１の電源電圧と、第２の電源電圧とが等しくてよい。
デバイスシミュレータは、電荷量の変化を解析する処理が収束するか否かを判定する収束判定機能を有してよい。電荷量解析部は、電荷量の変化を解析する処理が収束すると判定される範囲において、最も小さい変位電圧を設定してよい。
本発明の第二の態様においては、制御端子、第１主端子および第２主端子を有し、制御端子に印加される電圧により第１主端子と第２主端子との間に流れる電流が制御される半導体装置の端子容量を解析する解析方法を提供する。解析方法は、半導体装置をオン状態に設定し、且つ、第１主端子と第２主端子の間に印加される電源電圧を初期電圧に設定した状態で、第１主端子と第２主端子の間に流れる電流を安定させた後に、電源電圧を初期電圧より小さい変位電圧だけ変化させたときのいずれかの端子における電荷量の変化を、半導体装置内の電荷の過渡的な変化を模擬するデバイスシミュレータにより解析する電荷量解析段階を備えてよい。解析方法は、電荷量解析段階で解析した電荷量の変化に基づいて、いずれかの端子容量を計算する容量算出段階を備えてよい。
本発明の第三の態様においては、コンピュータに、第二の態様に係る解析方法を実行させるためのプログラムを提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る解析装置１０の一例を示す図である。 解析対象の半導体装置１００の一例を示す断面図である。 半導体装置１００を模式的に示す回路３００の一例である。 電荷量解析部１４の動作例を説明する図である。 容量算出部１６が算出するＣ－Ｖ特性の一例を示す図である。 電荷量解析部１４の他の動作例を示す図である。 一般的なＣ－Ｖ特性の一例を示す図である。 参考例に係る測定方法を説明する図である。 測定回路４０５の一例を示す図である。 図９に示した測定回路４０５に基づいて算出したＣ－Ｖ特性の一例を示す図である。 参考例において半導体装置１００がオン状態の場合の動作を示す回路４２０を示す。 半導体装置１００をオン状態としたときの容量ＣＧＣの解析値と、オフ状態としたときの容量ＣＧＣの解析値とを示す。 図１から図６において説明した解析方法により算出した電荷量から、各電流波形を解析した図である。 図１から図６に示した解析装置１０を用いた解析方法の一例を示すフローチャートである。 本発明の複数の態様が全体的または部分的に具現化されうるコンピュータ１２００の構成例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。本明細書においては、ＳＩ単位系を用いている。ＳＩ単位系以外の単位を用いている場合は、ＳＩ単位系に換算して計算してよい。
図１は、本発明の一つの実施形態に係る解析装置１０の一例を示す図である。解析装置１０は、半導体装置の特性を解析する。半導体装置は、制御端子、第１主端子および第２主端子を有する。半導体装置は、制御端子により印加される電圧により第１主端子と第２主端子との間に流れる主電流が制御される。半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタ素子を有してよい。制御端子は、例えばトランジスタ素子のゲート端子またはベース端子である。第１主端子および第２主端子は、主電流が流れる端子である。第１主端子は、例えばトランジスタ素子のエミッタ端子またはソース端子である。第２主端子は、例えばトランジスタ素子のコレクタ端子またはドレイン端子である。解析装置１０は、半導体装置のいずれかの端子容量を解析する。端子容量は、いずれかの端子の寄生容量であってよい。端子容量は、いずれか２つの端子間の寄生容量であってもよい。
解析装置１０は、コンピュータにより実現される装置であってよい。当該コンピュータには、コンピュータを解析装置１０として機能させるためのプログラムが与えられてよい。コンピュータは、当該プログラムを実行することで、解析装置１０による解析方法を実行する。
解析装置１０は、入力部１２、電荷量解析部１４、容量算出部１６および出力部１８を備える。入力部１２には、解析対象の半導体装置に関するデータが入力される。当該データは、解析装置１０の使用者等により入力されてよい。当該データは、半導体装置の各部位の位置、大きさ、形状、不純物濃度、電気抵抗、容量等の情報を含んでよい。
電荷量解析部１４は、所定の解析条件における半導体装置内の所定の領域における電荷量を解析する。所定の解析条件は、制御端子に印加する制御電圧、および、第１主端子および第２主端子間に印加する電源電圧を指定する条件を含んでよい。電荷量解析部１４は、半導体装置内の電荷量の過渡的な変化を模擬できるデバイスシミュレータにより、半導体装置の電荷を解析する。過渡的な変化とは、例えば半導体装置内の電荷量の時間変化である。デバイスシミュレータは、例えば電源電圧を変化させたときの、半導体装置内の電荷量の時間変化を解析する。デバイスシミュレータは、例えばポアソン方程式を用いて、半導体装置内の所定の領域における電荷密度を解析し、電荷密度を積分することで当該領域における電荷量を算出してよい。電荷量解析部１４は、公知のシミュレータを用いて、半導体装置内の電荷量を解析してよい。
電荷量解析部１４は、制御電圧を所定の値に設定することで半導体装置をオン状態に設定し、且つ、第１主端子および第２主端子間に印加される電源電圧を所定の初期電圧に設定する。そして電荷量解析部１４は、電源電圧を初期電圧より小さい変位電圧だけ変化させたときのいずれかの端子における電荷量の変化をデバイスシミュレータにより解析する。
容量算出部１６は、電荷量解析部１４が解析した電荷量の変化に基づいて、いずれかの端子容量を計算する。容量算出部１６は、変位電圧に対する電荷量の変化に基づいて、端子容量を算出してよい。容量Ｃは、電荷量Ｑを電圧Ｖで除算した値（Ｃ＝Ｑ／Ｖ）なので、電荷の変化量を変位電圧で除算することで、端子容量を算出できる。
出力部１８は、容量算出部１６が算出した端子容量に関する情報を出力する。出力部１８は、端子容量に関する情報を表示装置に表示させてよく、外部の装置に送信してよく、記憶媒体に記憶させてもよい。
図２は、解析対象の半導体装置１００の一例を示す断面図である。本例の半導体装置１００はＩＧＢＴを有するが、半導体装置１００の構造はこれに限定されない。半導体装置１００は、半導体基板１１１、第１主端子１０１、第２主端子１０２および層間絶縁膜１１０を備える。本例の第１主端子１０１はエミッタ電極であり、第２主端子１０２はコレクタ電極である。第１主端子１０１および第２主端子１０２は、アルミニウム等の金属材料で形成される。
半導体基板１１１は、シリコン等の半導体材料、または、炭化シリコン、ガリウム砒素等の化合物半導体材料で形成された基板である。半導体基板１１１は、複数のチップを含むウエハー状であってよく、個片化されたチップ状であってもよい。半導体基板１１１は、上面１１３および下面１１５を有する。本例の半導体装置１００は、上面１１３に第１主端子１０１が設けられ、下面１１５に第２主端子１０２が設けられた縦型デバイスであるが、半導体装置１００は、第１主端子１０１および第２主端子１０２が同一の面に設けられた横型デバイスであってもよい。
本例の半導体基板１１１は、ゲート構造部１０５、エミッタ領域１１２、ベース領域１１４、ドリフト領域１１６、バッファ領域１１８およびコレクタ領域１２０を有する。ドリフト領域１１６は、Ｎ－型の領域である。エミッタ領域１１２は、ドリフト領域１１６と上面１１３との間に配置される。エミッタ領域１１２は、第１主端子１０１と接触するＮ＋型の接触領域である。ベース領域１１４は、第１主端子１０１と接触するＰ－型の接触領域である。ベース領域１１４の少なくとも一部の領域は、エミッタ領域１１２とドリフト領域１１６の間に配置されている。
コレクタ領域１２０は、下面１１５に接して設けられたＰ＋型の領域である。コレクタ領域１２０は第２主端子１０２と電気的に接続されている。バッファ領域１１８は、コレクタ領域１２０とドリフト領域１１６との間に設けられたＮ＋型の領域である。バッファ領域１１８は、上面１１３側から広がる空乏層１１７が、コレクタ領域１２０に到達することを防ぐフィールドストップ層として機能する。
ゲート構造部１０５は、エミッタ領域１１２とドリフト領域１１６の間のベース領域１１４と対向する位置に設けられる。本例のゲート構造部１０５は、半導体基板１１１の上面１１３から、エミッタ領域１１２およびベース領域１１４を貫通してドリフト領域１１６まで設けられるトレンチ型である。他の例のゲート構造部１０５は、半導体基板１１１の上面１１３の上方に設けられるプレナー型であってもよい。ゲート構造部１０５は、層間絶縁膜１１０により、第１主端子１０１と絶縁されている。
ゲート構造部１０５は、ゲート絶縁膜１０４および制御端子１０３を有する。本例の制御端子１０３は、ゲート電極である。制御端子１０３は、ポリシリコン等の導電材料で形成されてよい。制御端子１０３は、少なくともベース領域１１４と対向するように設けられる。ゲート絶縁膜１０４は、半導体基板１１１を熱酸化または熱窒化して形成された膜であってよい。ゲート絶縁膜１０４は、制御端子１０３と、半導体基板１１１とを絶縁する。制御端子１０３に所定の制御電圧が印加されることで、ゲート絶縁膜１０４と接するベース領域１１４の表層にＮ型のチャネル領域が形成される。これにより、エミッタ領域１１２とドリフト領域１１６とがチャネル領域により接続され、電流が流れる。本明細書では、ベース領域１１４にチャネル領域が形成された状態をオン状態と称し、チャネル領域が形成されていない状態をオフ状態と称する場合がある。
図３は、半導体装置１００を模式的に示す回路３００の一例である。解析装置１０は、回路３００を用いて半導体装置１００の動作を解析してよい。制御端子１０３には、電源１３５から制御電圧ＶＧＥが印加される。第１主端子１０１は、グランド電位等の基準電位に接続される。第１主端子１０１および第２主端子１０２の間には、電源１３４から電源電圧ＶＣＥが印加される。電荷量解析部１４は、制御電圧ＶＧＥおよび電源電圧ＶＣＥを設定して、半導体装置１００における電荷量を解析してよい。
半導体装置１００の第１主端子１０１および第２主端子１０２の間の容量を、端子間容量ＣＣＥとする。同様に、第１主端子１０１および制御端子１０３の間の容量を、端子間容量ＣＧＥとし、第２主端子１０２および制御端子１０３の間の容量を、端子間容量ＣＧＣとする。容量算出部１６は、いずれかの端子間容量Ｃを算出する。半導体装置の端子間容量ＣＧＣは、半導体装置がオン状態における値とオフ状態における値が異なる場合がある。半導体装置がオン状態の場合、電流密度が大きいと端子間容量ＣＧＣを精度よく測定または算出することが難しい。以下の例では、半導体装置がオン状態においても精度よく端子間容量ＣＧＣを算出する例を説明する。
図４は、電荷量解析部１４の動作例を説明する図である。電荷量解析部１４は、半導体装置１００をオン状態にするように、制御電圧ＶＧＥを設定する。つまり、電荷量解析部１４は、半導体装置１００の閾値電圧より高い制御電圧ＶＧＥを設定する。また、電荷量解析部１４は、電源電圧ＶＣＥを所定の初期値に設定する。そして、電荷量解析部１４は、コレクタ電極Ｃとエミッタ電極Ｅ間の電流ＩＣＥが一定になったあとに、電源電圧ＶＣＥを変位電圧ΔＶＣＥだけ変化させたときの、第１主端子１０１の電荷量の変化を算出する。変位電圧ΔＶＣＥは、電源電圧ＶＣＥに対して十分小さい。変位電圧ΔＶＣＥは、例えば電源電圧ＶＣＥの１０％以下であってよく、１％以下であってよく、０．１％以下であってもよい。コレクタ電極Ｃとエミッタ電極Ｅ間の電流ＩＣＥが一定であるとは、例えばコレクタ電極Ｃとエミッタ電極Ｅ間の電流ＩＣＥが、一定の電流値で時間的に実質的に変化しない状態であってよく、制御端子１０３に流れる電流が実質的にゼロである状態であってよい。実質的に変化しないとは、例えば変動幅が平均値の２０％以下であることを指してよい。制御電圧ＶＧＥは変化しないため、端子間容量ＣＧＥは変化しない。そのため、電源電圧ＶＣＥの微小変化ΔＶＣＥによる変位電流は、端子間容量ＣＧＣだけによるものとなる。端子間容量ＣＧＣは、例えばゲート酸化膜とドリフト領域の空間電荷密度から、電極ＧＣ間の電荷の変化量ΔＱＧＣを計算し、電極ＣＥ間電圧の変化量ΔＶＣＥを除することで（ΔＱＧＣ／ΔＶＣＥ）算出してよい。
電荷量解析部１４は、変位電圧ΔＶＣＥの大きさを、電源電圧ＶＣＥの大きさの変化に応じて設定してよい。例えば変位電圧ΔＶＣＥは、電源電圧ＶＣＥに対して所定の係数を乗算した電圧であってよい。他の例では、変位電圧ΔＶＣＥは、電源電圧ＶＣＥの変化によらず、一定の電圧であってもよい。
端子の電荷量とは、半導体基板１１１において当該端子に接する接触領域の電荷量であってよい。例えば第２主端子１０２の電荷量は、第２主端子１０２に接触するコレクタ領域１２０の電荷量を含む。また、第１主端子１０１の電荷量は、第１主端子１０１に接触するエミッタ領域１１２およびベース領域１１４の電荷量を含む。
電荷量解析部１４は、下式で示されるポアソン方程式を用いてコレクタ領域１２０の電荷量を算出してよい。
∇２・φ＝－ｑ（ｐ－ｎ＋ＮＤ－ＮＡ）／ε
ただし、∇は微分演算子、φは静電ポテンシャル、ｑは電荷素量、ｐはホール密度、ｎは電子密度、ＮＤはドナー濃度、ＮＡはアクセプタ濃度、εは半導体基板１１１の誘電率である。半導体基板１１１の誘電率εは、真空の誘電率ε０に、半導体基板１１１の比誘電率εｒを乗じた値である。ｐ－ｎ＋ＮＤ－ＮＡの項が、電荷密度に相当する。
電荷量解析部１４には、誘電率εが解析条件として与えられてよい。また、電源電圧ＶＣＥによって、半導体領域のそれぞれの位置における静電ポテンシャルφが定まる。電荷量解析部１４は、それぞれの位置について、電源電圧がＶＣＥのときの電荷密度と、電源電圧がＶＣＥ＋ΔＶＣＥのときの電荷密度とを、上記のポアソン方程式により算出する。電荷量解析部１４には、半導体基板１１１の各位置におけるドナー濃度ＮＤ、アクセプタ濃度ＮＡが解析条件として予め設定されてもよい。
電荷量解析部１４は、コレクタ領域１２０の電荷密度の総和を計算する。電荷量解析部１４は、上述した電荷密度を積分してよい。電荷密度の積分値に、電荷素量を乗算することで、電荷量を算出できる。電荷量解析部１４は、図４に示すように電源電圧を変化させたときの、電荷量の時間変化を過渡解析（キルヒホフの法則に基づいて微分方程式をつくり解を導出）により算出してよい。電荷量解析部１４は、電荷量の変化が収束したときの電荷量を、電源電圧がＶＣＥ＋ΔＶＣＥのときの電荷量として算出してよい。電荷量解析部１４は、電源電圧がＶＣＥのときの電荷量と、電源電圧がＶＣＥ＋ΔＶＣＥのときの電荷量との差分ΔＱを算出してよい。
電荷量解析部１４は、ドリフト領域１１６の少なくとも一部における電荷密度を更に算出してよい。ドリフト領域１１６の電荷密度も、コレクタ領域１２０と同様に、電源電圧ＶＣＥおよび変位電圧ΔＶＣＥから、ポアソン方程式を用いて解析できる。例えば電荷量解析部１４は、電源電圧ＶＣＥが印加された場合に空乏層１１７が広がる範囲のドリフト領域１１６の電荷密度を算出してよい。電荷量解析部１４は、ドリフト領域１１６の当該領域の電荷密度を積分して、当該領域の電荷量を算出してよい。電荷量解析部１４は、当該領域の電荷量を、第２主端子１０２の電荷量に含めてよい。空乏層１１７の広がり方により端子間容量ＣＧＣが変化し得るので、当該領域の電荷量を考慮することで端子間容量ＣＧＣをより精度よく解析できる。
容量算出部１６は、電荷量解析部１４が算出した、電荷量の差分ΔＱと、変位電圧ΔＶＣＥに基づいて、端子間容量ＣＧＣを算出する。容量算出部１６は、下式により端子間容量ＣＧＣを算出してよい。
ＣＧＣ＝ΔＱ／ΔＶＣＥ
図５は、容量算出部１６が算出するＣ－Ｖ特性の一例を示す図である。本例では、電荷量解析部１４は、電源電圧ＶＣＥを初期電圧から変化させ、変化させた電源電圧ＶＣＥ毎に、電源電圧ＶＣＥを変位電圧ΔＶＣＥだけ変化させたときの電荷量の変化ΔＱを解析する。例えば電荷量解析部１４は、電源電圧ＶＣＥを１０Ｖ、５０Ｖ、１００Ｖ、５００Ｖ、・・・のように変化させ、それぞれの電源電圧ＶＣＥに対して、変位電圧ΔＶＣＥだけ変化させたときの電荷量の変化ΔＱを算出する。
容量算出部１６は、電源電圧ＶＣＥ毎に解析した電荷量の変化ΔＱに基づいて、電源電圧ＶＣＥ毎の端子間容量ＣＧＣを算出する。これにより、図５に示すようなＣ－Ｖ特性が得られる。容量算出部１６は、算出した端子間容量ＣＧＣを、電源電圧ＶＣＥにおける容量値としてよい。つまり、算出した端子間容量ＣＧＣを、変化前の電源電圧ＶＣＥにおける容量値としてよい。他の例では、容量算出部１６は、算出した端子間容量ＣＧＣを、電源電圧ＶＣＥ＋ΔＶＣＥに対する容量値としてもよい。つまり、算出した端子間容量ＣＧＣを、電源電圧ＶＣＥを変位電圧ΔＶＣＥだけ変化させた後の電源電圧ＶＣＥ＋ΔＶＣＥに対する容量値としてよい。容量算出部１６は、算出した端子間容量ＣＧＣを、電源電圧ＶＣＥ＋０．５×ΔＶＣＥに対する容量値としてもよい。つまり、算出した端子間容量ＣＧＣを、変化前後の平均の電源電圧に対する容量値としてもよい。
図６は、電荷量解析部１４の他の動作例を示す図である。本例の電荷量解析部１４は、第１の電源電圧ＶＣＥ１に第１の変位電圧ΔＶＣＥ１を加算した場合の電荷量の第１の変化ΔＱ１と、第２の電源電圧ＶＣＥ２から第２の変位電圧ΔＶＣＥ２を減じた場合の電荷量の第２の変化ΔＱ２とを解析する。
第１の電源電圧ＶＣＥ１と、第２の電源電圧ＶＣＥ２とは、同一の電圧であってよい。つまり、変化前の電源電圧が同一となるように、各電圧を設定してよい。電荷量解析部１４は、電源電圧ＶＣＥから電圧を増加させた場合の電荷量の変化ΔＱ１と、同一の電源電圧ＶＣＥから電圧を減少させた場合の電荷量の変化ΔＱ２を算出してよい。第１の変位電圧ΔＶＣＥ１と第２の変位電圧ΔＶＣＥ２は、同一であってよく、異なっていてもよい。電荷量解析部１４は、第１の変位電圧ΔＶＣＥ１と第２の変位電圧ΔＶＣＥ２の比に応じてΔＱ１およびΔＱ２の加重平均を算出してよい。この場合、容量算出部１６は、電荷量の変化の平均値ΔＱから算出した端子間容量ＣＧＣを、当該電源電圧ＶＣＥに対する容量としてよい。この場合においても、それぞれの電源電圧を初期値から変化させることで、図５に示したＣ－Ｖ特性が得られる。
他の例では、第１の電源電圧ＶＣＥ１と、第２の電源電圧ＶＣＥ２とは、異なる電圧であってよい。例えば、第１の電源電圧ＶＣＥ１に第１の変位電圧ΔＶＣＥ１を加算した電圧ＶＣＥ１＋ΔＶＣＥ１と、第２の電源電圧ＶＣＥ２から第２の変位電圧ΔＶＣＥ２を減じた電圧ＶＣＥ２＋ΔＶＣＥ２とが等しくなるように、各電圧を設定してよい。つまり、変化後の電源電圧が同一となるように、各電圧を設定してよい。第１の変位電圧ΔＶＣＥ１と第２の変位電圧ΔＶＣＥ２とは、同一であってよく、異なっていてもよい。電荷量解析部１４は、第１の電源電圧ＶＣＥ１に第１の変位電圧ΔＶＣＥ１を加算した場合の電荷量の変化ΔＱ１と、第２の電源電圧ＶＣＥ２から第２の変位電圧ΔＶＣＥ２を減じた場合の電荷量の変化ΔＱ２とを算出してよい。容量算出部１６は、電荷量の変化ΔＱ１およびΔＱ２の平均値から算出した端子間容量ＣＧＣを、電圧ＶＣＥ１＋ΔＶＣＥ１（＝ＶＣＥ２＋ΔＶＣＥ２）に対する容量としてよい。この場合においても、それぞれの電源電圧を初期値から変化させることで、図５に示したＣ－Ｖ特性が得られる。
電荷量解析部１４のデバイスシミュレータは、電荷量の変化を解析する処理が収束するか否かを判定する収束判定機能を有してよい。収束判定機能は、電源電圧ＶＣＥを変位電圧ΔＶＣＥだけ変化させた後の電荷量が、設定される演算期間内、または、設定される演算処理量以下で算出できない場合に、解析処理が収束しないと判定してよい。変位電圧ΔＶＣＥを小さくすると、解析処理が収束しにくくなる。一方で、変位電圧ΔＶＣＥが小さいほど、Ｃ－Ｖ特性を高精度に解析できる。電荷量解析部１４は、解析処理が収束すると判定される範囲において、変位電圧ができるだけ小さくなるように設定してよい。電荷量解析部１４は、解析処理が収束すると判定される範囲において、最も小さい変位電圧を設定してよい。設定される変位電圧は、条件を満たす最小の変位電圧に対して所定のマージンを有していてもよい。できるだけ小さい変位電圧を設定することで、Ｃ－Ｖ特性をより高精度に解析できる。
図７は、一般的なＣ－Ｖ特性の一例を示す図である。図７における横軸はＶＣＥを示し、縦軸はＣＧＣを示す。容量ＣＧＣは、電源電圧ＶＣＥが所定の飽和電圧を下回ると飽和し始める場合がある。電源電圧ＶＣＥを下げていったときに、容量ＣＧＣが最大値Ｃｍａｘの半分になった電圧を、飽和電圧としてよい。図７の例では、飽和電圧は約１Ｖである。
容量ＣＧＣが最大値Ｃｍａｘの近傍で飽和する領域は、半導体装置１００がオフ状態で、空乏層が広がっていない領域に対応する。解析装置１０は、オン状態の半導体装置１００のＣ－Ｖ特性を解析するので、電荷量解析部１４は、飽和電圧に応じて電源電圧ＶＣＥの変動範囲の下限の電圧を設定してよい。当該下限の電圧は、飽和電圧であってよい。
電荷量解析部１４は、飽和電圧に応じて変位電圧ΔＶＣＥを決定してよい。電荷量解析部１４は、飽和電圧に所定の係数を乗算して、変位電圧ΔＶＣＥを決定してよい。当該係数は、例えば０．２以下であってよく、０．１以下であってよく、０．０１以下であってもよい。これにより、測定すべき電源電圧ＶＣＥの変動範囲の下限に対して、十分小さい変位電圧ΔＶＣＥを設定できる。飽和電圧は、使用者等により予め設定されてよく、入力される情報に基づいて電荷量解析部１４が解析してもよい。飽和電圧は、半導体装置１００がオフ状態のＣ－Ｖ特性を解析して算出してもよい。
図８は、参考例に係る測定方法を説明する図である。本例の測定方法は、半導体装置１００に小信号電圧を印加して、半導体装置１００に流れる電流を測定してインピーダンスを計算することで、Ｃ－Ｖ特性を測定する。図８は、半導体装置１００の容量成分のみを示す等価回路である。参考例では、Ｃ－Ｖ特性を測定すべき容量Ｃに、交流の小信号電圧を印加して、流れる電流を測定する。
図９は、参考例に用いる測定回路４０５の一例を示す図である。本例では、容量ＣＧＣを測定する例を示すが、他の容量Ｃも同様に測定できる。容量ＣＧＣを測定する場合、図８に示した第１主端子１０１を、交流信号を通過させるＡＣガードを介して、グランド電位に接続する。これにより、容量ＣＧＥと容量ＣＣＥを除外して、容量ＣＧＣのインピーダンスを測定できる。
本例では、第２主端子１０２に小信号源４０１および電源ＶＣＣを並列に接続する。容量ＣＧＣには、Ｖ＝ＶＣＣ＋Ｖａｃの電圧が印加される。また、制御端子１０３に電流計４０２を接続する。電流計４０２が測定した電流Ｉと、印加電圧Ｖに基づいて、容量ＣＧＣは下式のように算出できる。
ＣＧＣ＝Ｉ／ｊωＶ
電源電圧ＶＣＣを変化させて容量ＣＧＣを測定することで、Ｃ－Ｖ特性を取得できる。図７において説明した飽和電圧に関する情報は、参考例の測定結果から取得してよい。
図１０は、図９に示した測定回路４０５に基づいて算出したＣ－Ｖ特性の一例を示す図である。図１０においては、概ね妥当なＣ－Ｖ特性が得られている。ただし上述したように、当該Ｃ－Ｖ特性は、半導体装置１００がオフ状態の場合の特性である。しかし、半導体装置１００のＣ－Ｖ特性は、半導体装置１００がオン状態の場合と、オフ状態の場合とで変化し得る。半導体装置１００は、オン状態で用いられる場合が多い。このため、半導体装置１００のオン状態のＣ－Ｖ特性を解析できることが好ましい。
図１１は、参考例において半導体装置１００がオン状態の場合の動作を示す回路４２０を示す。回路４２０においては、小信号源４０１を省略している。回路４２０により、直流成分の動作を解析する。
図１１に示すように、半導体装置１００がオン状態の場合、第２主端子１０２に流れる電流ＩＣには、主電流Ｉが含まれる。通常、主電流Ｉは、電源電圧ＶＣＥが変化した時に各容量に流れる電流に比べて非常に大きい。
このような場合に、図９に示したような等価回路を用いて端子容量ＣＧＣを解析すると、電流Ｉａｃには、各容量を流れる電流に加えて、主電流Ｉの成分も含まれてしまう。このため、見た目の電流量が非常に大きくなり、端子容量ＣＧＣが非常に大きい値になってしまう。
図１２は、半導体装置１００をオン状態としたときの端子容量ＣＧＣの解析値と、オフ状態としたときの端子容量ＣＧＣの解析値とを示す。図１２に示すように、オン状態のときの端子容量ＣＧＣの解析値が、オフ状態の端子容量ＣＧＣの解析値に比べて非常に大きくなってしまう。このように、参考例の解析方法では、半導体装置１００がオン状態のときの容量を精度よく解析できない。
図１３は、図１から図６において説明した解析方法により算出した電荷量から、各電流波形を解析した図である。図１３においては、電源電圧を、ＶＣＥからＶＣＥ＋ΔＶＣＥまで変化させる期間を、電圧遷移期間としている。図１３においては、図３に示した第２主端子１０２に流れるコレクタ電流の変化分ΔＩｃと、端子間容量ＣＧＣに流れる電流の変化分ΔＩＣｇｃを示している。変化分ΔＩｃは、電源電圧を変化させたときの電流Ｉｃの差分である。変化分ΔＩＣｇｃは、コレクタ領域１２０の電荷の積分値から算出できる。
図１３に示すように、電源電圧を増加させると、主電流の増加に伴いコレクタ電流ＩＣは増加している。一方で、端子間容量ＣＧＣに流れる電流ＩＣｇｃは、電圧遷移期間で変動するが、電圧遷移期間以外では、ほぼ０である。図１３に示されるように、図１から図６において説明した解析方法において算出した電荷量には、コレクタ電流ＩＣに寄与する電荷が含まれない。このため、半導体装置１００がオン状態のＣ－Ｖ特性を精度よく解析できる。図５に示したオン状態のＣ－Ｖ特性は、図１２に示したオフ状態のＣ－Ｖ特性との差異が小さく、概ね妥当な値になっている。当該解析方法において算出する電荷にはコレクタ電流ＩＣに寄与する電荷が含まれないことから、コレクタ電流ＩＣに影響なく端子容量ＣＧＣを計算することができる。
図１４は、図１から図６に示した解析装置１０を用いた解析方法の一例を示すフローチャートである。解析方法は、図１から図６において説明した各処理を適宜行ってよい。解析方法は、入力段階Ｓ１５００、電荷量解析段階Ｓ１５０２、容量算出段階Ｓ１５０４、および、出力段階Ｓ１５０６を備える。
入力段階Ｓ１５００における処理は、入力部１２の処理と同様である。電荷量解析段階Ｓ１５０２における処理は、電荷量解析部１４の処理と同様である。容量算出段階Ｓ１５０４における処理は、容量算出部１６の処理と同様である。出力段階Ｓ１５０６における処理は、出力部１８の処理と同様である。
図１５は、本発明の複数の態様が全体的または部分的に具現化されうるコンピュータ１２００の構成例を示す。コンピュータ１２００にインストールされたプログラムは、コンピュータ１２００に、本発明の実施形態に係る装置に関連付けられるオペレーション又は当該装置の１又は複数の「部」として機能させ、又は当該オペレーション又は当該１又は複数の「部」を実行させることができ、及び／又はコンピュータ１２００に、本発明の実施形態に係るプロセス又は当該プロセスの段階を実行させることができる。このようなプログラムは、コンピュータ１２００に、本明細書に記載のフローチャート及びブロック図のブロックのうちのいくつか又はすべてに関連付けられた特定のオペレーションを実行させるべく、ＣＰＵ１２１２によって実行されてよい。また、本発明の実施形態に係るプロセス又は当該プロセスの段階は、クラウド上で実行されてもよい。
本実施形態によるコンピュータ１２００は、ＣＰＵ１２１２、ＲＡＭ１２１４、グラフィックコントローラ１２１６、及びディスプレイデバイス１２１８を含み、これらはホストコントローラ１２１０によって相互に接続される。コンピュータ１２００はまた、通信インターフェイス１２２２、ハードディスクドライブ１２２４、ＤＶＤ－ＲＯＭドライブ１２２６、及びＩＣカードドライブのような入出力ユニットを含み、これらは入出力コントローラ１２２０を介してホストコントローラ１２１０に接続される。コンピュータはまた、ＲＯＭ１２３０及びキーボード１２４２のようなレガシの入出力ユニットを含み、これらは入出力チップ１２４０を介して入出力コントローラ１２２０に接続される。
ＣＰＵ１２１２は、ＲＯＭ１２３０及びＲＡＭ１２１４内に格納されたプログラムに従い動作し、これにより各ユニットを制御する。グラフィックコントローラ１２１６は、ＲＡＭ１２１４内に提供されるフレームバッファ等又は当該グラフィックコントローラ１２１６自体の中に、ＣＰＵ１２１２によって生成されるイメージデータを取得し、イメージデータがディスプレイデバイス１２１８上に表示させる。
通信インターフェイス１２２２は、ネットワークを介して他の電子デバイスと通信する。ハードディスクドライブ１２２４は、コンピュータ１２００内のＣＰＵ１２１２によって使用されるプログラム及びデータを格納する。ＤＶＤ－ＲＯＭドライブ１２２６は、プログラム又はデータをＤＶＤ－ＲＯＭ１２０１から読み取り、ハードディスクドライブ１２２４にＲＡＭ１２１４を介してプログラム又はデータを提供する。ＩＣカードドライブは、プログラム及びデータをＩＣカードから読み取り、及び／又はプログラム及びデータをＩＣカードに書き込む。
ＲＯＭ１２３０は、内部に、アクティブ化時にコンピュータ１２００によって実行されるブートプログラム等、及び／又はコンピュータ１２００のハードウェアに依存するプログラムを格納する。入出力チップ１２４０はまた、様々な入出力ユニットをパラレルポート、シリアルポート、キーボードポート、マウスポート等を介して、入出力コントローラ１２２０に接続してよい。
プログラムが、ＤＶＤ－ＲＯＭ１２０１又はＩＣカードのようなコンピュータ可読記憶媒体によって提供される。プログラムは、コンピュータ可読記憶媒体から読み取られ、コンピュータ可読記憶媒体の例でもあるハードディスクドライブ１２２４、ＲＡＭ１２１４、又はＲＯＭ１２３０にインストールされ、ＣＰＵ１２１２によって実行される。これらのプログラム内に記述される情報処理は、コンピュータ１２００に読み取られ、プログラムと、上記様々なタイプのハードウェアリソースとの間の連携をもたらす。装置又は方法が、コンピュータ１２００の使用に従い情報のオペレーション又は処理を実現することによって構成されてよい。
例えば、通信がコンピュータ１２００及び外部デバイス間で実行される場合、ＣＰＵ１２１２は、ＲＡＭ１２１４にロードされた通信プログラムを実行し、通信プログラムに記述された処理に基づいて、通信インターフェイス１２２２に対し、通信処理を命令してよい。通信インターフェイス１２２２は、ＣＰＵ１２１２の制御の下、ＲＡＭ１２１４、ハードディスクドライブ１２２４、ＤＶＤ－ＲＯＭ１２０１、又はＩＣカードのような記録媒体内に提供される送信バッファ領域に格納された送信データを読み取り、読み取られた送信データをネットワークに送信し、又はネットワークから受信した受信データを記録媒体上に提供される受信バッファ領域等に書き込む。
また、ＣＰＵ１２１２は、ハードディスクドライブ１２２４、ＤＶＤ－ＲＯＭドライブ１２２６（ＤＶＤ－ＲＯＭ１２０１）、ＩＣカード等のような外部記録媒体に格納されたファイル又はデータベースの全部又は必要な部分がＲＡＭ１２１４に読み取られるようにし、ＲＡＭ１２１４上のデータに対し様々なタイプの処理を実行してよい。ＣＰＵ１２１２は次に、処理されたデータを外部記録媒体にライトバックしてよい。
様々なタイプのプログラム、データ、テーブル、及びデータベースのような、様々なタイプの情報が、情報処理されるべく、記録媒体に格納されてよい。ＣＰＵ１２１２は、ＲＡＭ１２１４から読み取られたデータに対し、本開示の随所に記載され、プログラムの命令シーケンスによって指定される様々なタイプのオペレーション、情報処理、条件判断、条件分岐、無条件分岐、情報の検索／置換等を含む、様々なタイプの処理を実行してよく、結果をＲＡＭ１２１４に対しライトバックする。また、ＣＰＵ１２１２は、記録媒体内のファイル、データベース等における情報を検索してよい。例えば、各々が第２の属性の属性値に関連付けられた第１の属性の属性値を有する複数のエントリが記録媒体内に格納される場合、ＣＰＵ１２１２は、当該複数のエントリの中から、第１の属性の属性値が指定されている条件に一致するエントリを検索し、当該エントリ内に格納された第２の属性の属性値を読み取り、これにより所定の条件を満たす第１の属性に関連付けられた第２の属性の属性値を取得してよい。
以上の説明によるプログラム又はソフトウェアモジュールは、コンピュータ１２００上又はコンピュータ１２００近傍のコンピュータ可読記憶媒体に格納されてよい。また、専用通信ネットワーク又はインターネットに接続されたサーバシステム内に提供されるハードディスク又はＲＡＭのような記録媒体が、コンピュータ可読記憶媒体として使用可能であり、これにより、プログラムをコンピュータ１２００にネットワークを介して提供する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・解析装置、１２・・・入力部、１４・・・電荷量解析部、１６・・・容量算出部、１８・・・出力部、１００・・・半導体装置、１０１・・・第１主端子、１０２・・・第２主端子、１０３・・・制御端子、１０４・・・ゲート絶縁膜、１０５・・・ゲート構造部、１１０・・・層間絶縁膜、１１１・・・半導体基板、１１２・・・エミッタ領域、１１３・・・上面、１１４・・・ベース領域、１１５・・・下面、１１６・・・ドリフト領域、１１７・・・空乏層、１１８・・・バッファ領域、１２０・・・コレクタ領域、１３４・・・電源、１３５・・・電源、３００・・・回路、４０１・・・小信号源、４０２・・・電流計、４０５・・・測定回路、４２０・・・回路、１２００・・・コンピュータ、１２０１・・・ＤＶＤ－ＲＯＭ、１２１０・・・ホストコントローラ、１２１２・・・ＣＰＵ、１２１４・・・ＲＡＭ、１２１６・・・グラフィックコントローラ、１２１８・・・ディスプレイデバイス、１２２０・・・入出力コントローラ、１２２２・・・通信インターフェイス、１２２４・・・ハードディスクドライブ、１２２６・・・ＤＶＤ－ＲＯＭドライブ、１２３０・・・ＲＯＭ、１２４０・・・入出力チップ、１２４２・・・キーボード

Claims (13)

  1. 制御端子、第１主端子および第２主端子を有し、前記制御端子に印加される電圧により前記第１主端子と前記第２主端子との間に流れる電流が制御される半導体装置の端子容量を解析する解析装置であって、
    前記半導体装置をオン状態に設定し、且つ、前記第１主端子と前記第２主端子の間に印加される電源電圧を初期電圧に設定した状態で、前記第１主端子と前記第２主端子の間に流れる電流を安定させた後に、前記電源電圧を前記初期電圧より小さい変位電圧だけ変化させたときのいずれかの端子における電荷量の変化を、前記半導体装置内の電荷の過渡的な変化を模擬するデバイスシミュレータにより解析する電荷量解析部と、
    前記電荷量解析部が解析した電荷量の変化に基づいて、いずれかの前記端子容量を計算する容量算出部と
    を備える解析装置。
  2. 前記電荷量解析部は、前記電源電圧を前記初期電圧から変化させ、変化させた前記電源電圧毎に、前記電源電圧を前記変位電圧だけ変化させたときの前記電荷量の変化を解析し、
    前記容量算出部は、前記電源電圧毎に解析した前記電荷量の変化に基づいて、前記電源電圧毎の前記端子容量を算出する
    請求項１に記載の解析装置。
  3. 前記半導体装置は、半導体基板において前記第１主端子または前記第２主端子に接触するｐ型またはｎ型の接触領域を有し、
    前記電荷量解析部は、前記変位電圧に基づいて、前記接触領域における電荷密度を算出する
    請求項１または２に記載の解析装置。
  4. 前記半導体装置は、前記半導体基板において前記接触領域よりも下方に配置されたドリフト領域を有し、
    前記電荷量解析部は、前記変位電圧に基づいて、前記ドリフト領域の少なくとも一部における電荷密度を更に算出する
    請求項３に記載の解析装置。
  5. 前記電荷量解析部は、前記変位電圧の大きさを、前記電源電圧の大きさに応じて設定する
    請求項１から４のいずれか一項に記載の解析装置。
  6. 前記電荷量解析部は、前記変位電圧の大きさを、前記電源電圧の大きさによらず一定値に設定する
    請求項１から４のいずれか一項に記載の解析装置。
  7. 前記容量算出部は、前記電源電圧を前記変位電圧だけ変化させた電圧に対する、前記端子容量を算出する
    請求項１から６のいずれか一項に記載の解析装置。
  8. 前記電荷量解析部は、第１の電源電圧に第１の変位電圧を加算した場合の前記電荷量の第１の変化と、第２の電源電圧から第２の変位電圧を減じた場合の前記電荷量の第２の変化とを解析する
    請求項１から７のいずれか一項に記載の解析装置。
  9. 前記第１の電源電圧に前記第１の変位電圧を加算した電圧と、前記第２の電源電圧から前記第２の変位電圧を減じた電圧とが等しい
    請求項８に記載の解析装置。
  10. 前記第１の電源電圧と、前記第２の電源電圧とが等しい
    請求項８に記載の解析装置。
  11. 前記デバイスシミュレータは、前記電荷量の変化を解析する処理が収束するか否かを判定する収束判定機能を有しており、
    前記電荷量解析部は、前記電荷量の変化を解析する処理が収束すると判定される範囲において、最も小さい前記変位電圧を設定する
    請求項１から１０のいずれか一項に記載の解析装置。
  12. 制御端子、第１主端子および第２主端子を有し、前記制御端子に印加される電圧により前記第１主端子と前記第２主端子との間に流れる電流が制御される半導体装置の端子容量を解析する解析方法であって、
    前記半導体装置をオン状態に設定し、且つ、前記第１主端子と前記第２主端子の間に印加される電源電圧を初期電圧に設定した状態で、前記第１主端子と前記第２主端子の間に流れる電流を安定させた後に、前記電源電圧を前記初期電圧より小さい変位電圧だけ変化させたときのいずれかの端子における電荷量の変化を、前記半導体装置内の電荷の過渡的な変化を模擬するデバイスシミュレータにより解析する電荷量解析段階と、
    前記電荷量解析段階で解析した電荷量の変化に基づいて、いずれかの前記端子容量を計算する容量算出段階と
    を備える解析方法。
  13. コンピュータに、請求項１２に記載の解析方法を実行させるためのプログラム。
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* Cited by examiner, † Cited by third party
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JP3106916B2 (ja) 1995-06-30 2000-11-06 日本電気株式会社 半導体素子の解析方法
JP3685429B2 (ja) 1996-08-06 2005-08-17 シャープ株式会社 ショットキー接合の解析方法、半導体ウェーハの評価方法、絶縁膜の評価方法、およびショットキー接合解析装置
JPH11163312A (ja) 1997-12-01 1999-06-18 Sharp Corp 半導体デバイスの特性評価用モデル及び半導体デバイスの特性評価方法
JP2011040541A (ja) * 2009-08-10 2011-02-24 Sony Corp ゲート絶縁膜の絶縁破壊寿命の評価方法、ゲート絶縁膜の絶縁破壊寿命の評価装置、ゲート絶縁膜の絶縁破壊寿命の評価用のプログラム
US20150123165A1 (en) 2012-05-30 2015-05-07 Kyushu Institute Of Technology High-voltage insulated gate type power semiconductor device and method of manufacturing the same
US10732216B2 (en) * 2012-10-30 2020-08-04 Fifth Electronics Research Institute Of Ministry Of Industry And Information Technology Method and device of remaining life prediction for electromigration failure
CN102955121B (zh) * 2012-10-30 2014-11-19 工业和信息化部电子第五研究所 一种电迁移失效的剩余寿命预测方法和装置
EP3082167B1 (en) 2013-12-13 2021-02-17 Mitsubishi Electric Corporation Semiconductor device manufacturing method
US10497570B2 (en) 2015-06-16 2019-12-03 Mitsubishi Electric Corporation Method for manufacturing semiconductor device having buffer layer
JP7222180B2 (ja) 2018-04-04 2023-02-15 富士電機株式会社 半導体装置

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