CN110210123A - SOI器件的kink电流计算方法及装置 - Google Patents

SOI器件的kink电流计算方法及装置 Download PDF

Info

Publication number
CN110210123A
CN110210123A CN201910467871.7A CN201910467871A CN110210123A CN 110210123 A CN110210123 A CN 110210123A CN 201910467871 A CN201910467871 A CN 201910467871A CN 110210123 A CN110210123 A CN 110210123A
Authority
CN
China
Prior art keywords
soi device
long channel
drain terminal
multiple grid
parameter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910467871.7A
Other languages
English (en)
Other versions
CN110210123B (zh
Inventor
王明湘
陈言言
张冬利
王槐生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Sifang Jiexin Electronic Technology Co ltd
Original Assignee
Suzhou University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou University filed Critical Suzhou University
Priority to CN201910467871.7A priority Critical patent/CN110210123B/zh
Priority to PCT/CN2019/090565 priority patent/WO2020237717A1/zh
Priority to US16/959,633 priority patent/US11442097B2/en
Publication of CN110210123A publication Critical patent/CN110210123A/zh
Application granted granted Critical
Publication of CN110210123B publication Critical patent/CN110210123B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
    • G01R31/2623—Circuits therefor for testing field effect transistors, i.e. FET's for measuring break-down voltage therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/27—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
    • G01R31/275—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements for testing individual semiconductor components within integrated circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2637—Circuits therefor for testing other individual devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2642—Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
    • G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/10—Noise analysis or noise optimisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请公开了一种SOI器件的kink电流计算方法和装置，用以解决现有技术中kink电流计算不精准，不适合电路仿真的问题。该方法包括：分别获取SOI器件的碰撞离化作用因子、寄生晶体管作用因子、以及漏端饱和电流；根据碰撞离化作用因子、寄生晶体管作用因子、以及漏端饱和电流，计算SOI器件的kink电流。

Description

SOI器件的kink电流计算方法及装置
技术领域
本申请涉及半导体器件技术领域，尤其涉及一种SOI器件的kink电流计算方法及装置。
背景技术
绝缘层上硅(Silicon on Insulator，SOI)是指硅晶体管结构做在绝缘体衬底上。SOI器件与MOSFET结构类似，都属于场效应器件，但SOI器件制作于绝缘衬底上而不像MOSFET制作于半导体衬底上。广泛来说，“Silicon”代表SOI器件的沟道层，其不仅仅可以为单晶硅，也可以是非晶硅、多晶硅、氧化物半导体、有机半导体等；“Insulator”代表SOI器件的绝缘层衬底，可以为玻璃、石英或是覆盖薄SiO2层的硅衬底等绝缘材料。当SOI器件漏端偏置在一足够大电压时，其输出曲线会出现电流突增的现象，即kink效应，这部分多出的电流称为kink电流，ΔIkink，如图1所示。一个准确的、基于物理的kink电流解析模型对于电路设计和仿真是非常关键的。
现有的SOI器件的kink电流计算方法包括：
①基于浮体效应，把背沟道中所有的电流成分都考虑进去，但涉及的模型参数较多，电流形式较复杂，不适合用于电路仿真。
②通过计算倍增因子M来建模，比如RPI模型。在Jacunski等人的工作中，通过将漏端耗尽区内的碰撞离化率沿着耗尽区进行积分得到倍增因子M。其中，kink电流与倍增因子M之间的关系是：
Ikink＝M·IDsat
其中IDsat是漏端饱和电流，M为倍增因子。
倍增因子M的表达式是：
其中Lkink和mkink都为经验参数，L为沟道长度，VD为漏端所加电压，Vkink是kink效应发生时的漏端电压，VGT＝VGS-VT为有效栅电压(VGS为栅压，VT为阈值电压)，αsat是与漏端夹断有关的参数。
方法②中的倍增因子M依赖于经验公式，是一个半经验化的模型，不能很好地适用于多种栅压Vgs条件下的输出特性曲线。如图2所示，实验对象为P型多晶硅薄膜晶体管，五条输出特性曲线由下至上分别对应于栅压Vgs＝-2，-4，-6，-8，-10V。本申请人在使用此模型进行拟合时，也发现了同样的缺点，如图3所示，实验对象为P型多晶硅薄膜晶体管，四条输出特性曲线由下至上分别对应于栅压Vgs＝-3.5，-4，-4.5，-5V。
因此，如何准确对SOI器件的kink电流进行建模计算是当前亟需解决的问题。
发明内容
本申请实施例提供一种SOI器件的kink电流计算方法和装置，用以解决现有技术中SOI器件的kink电流计算方法误差较大的问题，所述方法包括：
分别获取SOI器件的碰撞离化作用因子、寄生晶体管作用因子、以及漏端饱和电流；
根据所述碰撞离化作用因子、寄生晶体管作用因子、以及漏端饱和电流，计算所述SOI器件的kink电流。
一实施例中，获取所述SOI器件的寄生晶体管作用因子具体包括：
获取所述SOI器件的沟道长度以及体区内载流子扩散长度，并根据所述沟道长度以及体区内载流子扩散长度计算所述SOI器件的寄生晶体管作用因子。
一实施例中，所述SOI器件的寄生晶体管作用因子与所述SOI器件的沟道长度以及体区内载流子扩散长度为双曲正割依赖关系；
优选地，所述寄生晶体管作用因子为：
其中L为SOI器件的沟道长度，Lb为SOI器件的体区内载流子扩散长度。
一实施例中，所述SOI器件的碰撞离化作用因子与所述SOI器件发生碰撞离化的阈值电场FI、耗尽区宽度ld、漏端电压VD以及漏端饱和电压相关的插值函数VDse指数相关；
优选地，所述碰撞离化作用因子为：
或，所述SOI器件的碰撞离化作用因子与所述SOI器件kink效应相关的电压参数Vk、漏端电压VD以及漏端饱和电压相关的插值函数VDse指数相关；
优选地，所述碰撞离化作用因子为：
一实施例中，所述SOI器件的kink电流Lkink计算方法为：
其中，C是与SOI器件材料和几何尺寸相关参数，L为SOI器件的沟道长度，VD为SOI器件漏端电压，VDse为漏端饱和电压相关的插值函数，FI为SOI器件发生碰撞离化的阈值电场，Lb为SOI器件体区内载流子扩散长度，IDsat为SOI器件漏端饱和电流；或，
所述SOI器件的kink电流Ikink计算方法为：
其中，Ck是与SOI器件材料和几何尺寸相关参数，L为SOI器件的沟道长度，VD为SOI器件漏端电压，VDse为漏端饱和电压相关的插值函数，Vk为SOI器件与kink效应相关的电压参数，Lb为SOI器件体区内载流子扩散长度，IDsat为SOI器件漏端饱和电流。
一实施例中，所述方法还包括步骤：
阈值电场FI的参数提取：
获取多个宽度相同但沟道长度不同的长沟道SOI器件在多个栅压下的漏端电流ID以及漏端饱和电流IDsat；
利用式(1)建立长沟道SOI器件中，以阈值电场FI为斜率的函数；
根据所述多个长沟道SOI器件在多个栅压下的漏端电流ID和漏端饱和电流IDsat，以及长沟道SOI器件中以阈值电场FI为斜率的函数，计算所述多个长沟道SOI器件在多个栅压下发生碰撞离化的阈值电场；优选地，
所述方法还包括步骤：
体区内载流子扩散长度Lb的参数提取：
利用式(1)建立长沟道SOI器件中以为斜率的函数；
计算各长沟道SOI器件在多个栅压下分别发生碰撞离化的阈值电场的均值；
根据所述各长沟道SOI器件在多个栅压下分别发生碰撞离化的阈值电场的均值，以及长沟道SOI器件中以为斜率的函数，计算所述多个长沟道SOI器件在多个栅压下的体区内载流子扩散长度；优选地，
所述方法还包括步骤：
C参数的提取：
计算所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度的均值；
根据所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度的均值，以及所述各长沟道SOI器件在多个栅压下分别发生碰撞离化的阈值电场的均值，计算所述多个长沟道SOI器件在多个栅压下式(1)的C参数。
一实施例中，所述方法还包括步骤：
将所述各长沟道SOI器件在多个栅压下发生碰撞离化的阈值电场分别求均值，分别获得所述多个长沟道SOI器件在式(1)中阈值电场FI的初步拟合值；和/或，
将所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度求均值，获得式(1)中体区内载流子扩散长度Lb的拟合值；和/或，
将所述多个长沟道SOI器件在多个栅压下C参数的均值作为式(1)中C参数的初步拟合值；
以所述C参数的初步拟合值代入式(1)，并根据所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度的均值，确定各SOI器件在多个栅压下发生碰撞离化的阈值电场，作为各长沟道SOI器件在式(1)中阈值电场FI的拟合值；
重复所述C参数提取步骤，得到所述多个长沟道器件在多个栅压下在式(1)中C参数的拟合值。
一实施例中，所述方法还包括步骤：
参数Vk的提取：
获取多个宽度相同但沟道长度不同的长沟道SOI器件在多个栅压下的漏端电流ID以及漏端饱和电流IDsat；
利用式(2)建立长沟道SOI器件中，以Vk为斜率的函数；
根据所述多个长沟道SOI器件在多个栅压下的漏端电流ID和漏端饱和电流IDsat，以及长沟道SOI器件中以Vk为斜率的函数，计算所述多个长沟道SOI器件在多个栅压下的Vk；优选地，
所述方法还包括步骤：
体区内载流子扩散长度Lb和Ck的参数提取：
利用式(2)建立长沟道器件中以为斜率、ln(2Ck)为截距的函数；
计算各长沟道SOI器件在多个栅压下Vk的均值；
根据各长沟道SOI器件在多个栅压下Vk的均值，以及长沟道SOI器件中以为斜率、ln(2Ck)为截距的函数，计算所述多个长沟道SOI器件在多个栅压下的体区内载流子扩散长度Lb和Ck。
一实施例中，还包括：
将所述多个长沟道SOI器件在多个栅压下的Ck求均值，获得式(2)中Ck的拟合值；和/或，
将所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度求均值，获得式(2)中体区内载流子扩散长度Lb的拟合值；和/或，
将所述多个长沟道SOI器件在多个栅压下Ck、Lb的均值代入式(2)，分别获得所述多个长沟道SOI器件在多个栅压下在式(2)中Vk的拟合值。
本申请实施例还提供一种SOI器件的kink电流计算装置，包括：
获取模块，用于分别获取SOI器件的碰撞离化作用因子、寄生晶体管作用因子、以及漏端饱和电流；
计算模块，用于根据所述碰撞离化作用因子、寄生晶体管作用因子、以及漏端饱和电流，计算所述SOI器件的kink电流。
本申请实施例还提供一种SOI器件的kink电流计算设备，包括：
处理器；以及
被安排成存储计算机可执行指令的存储器，所述处理器通过运行所述可执行指令以实现如上所述的SOI器件的kink电流计算方法。
本申请实施例中，通过在计算SOI器件的kink电流时考虑碰撞离化作用因子、寄生晶体管作用因子两个影响SOI器件中kink电流的因素，使得计算得到的SOI器件的kink电流更加准确，且不引入任何经验参数，在不同栅压下都具有较好的拟合效果；同时，该计算方法中使用的参数易于提取，适用于电路仿真。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为SOI器件中kink电流的示意图；
图2为背景技术中Jacunski等人利用RPI模型进行拟合时的示意图；
图3为本申请人利用RPI模型进行拟合时的示意图；
图4为本申请一实施例提供的SOI器件的电流计算方法的流程图；
图5为本申请实验例1中FI拟合值与沟道长度L的关系示意图；
图6为本申请实验例1中C拟合值与栅压Vgs的关系示意图；
图7为本申请实验例1中多个SOI器件在多个栅压下的kink电流拟合示意图；
图8为本申请实验例2中多个SOI器件在多个栅压下的kink电流拟合示意图；
图9为本申请实验例3中多个SOI器件在多个栅压下的kink电流拟合示意图；
图10为本申请一实施例提供的设备的结构示意图；
图11为本申请一实施例提供的SOI器件的kink电流计算装置的模块图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参图4，介绍本发明SOI器件的kink电流计算方法的一实施方式。在本实施方式中，该方法包括：
S10、分别获取SOI器件的碰撞离化作用因子、寄生晶体管作用因子、以及漏端饱和电流。
当SOI器件的漏端偏置在大电压时，漏端耗尽区内碰撞离化产生大量的电子空穴对，并且由寄生晶体管效应而增强，在体区内发生附加的正反馈作用。因此，通过在SOI器件的kink电流计算中加入碰撞离化作用因子和寄生晶体管作用因子，可以较好地阐述影响SOI器件中kink电流的两个影响因素，使得计算得到的SOI器件的kink电流更加准确。
具体地，可以是通过获取SOI器件的沟道长度以及体区内载流子扩散长度，并根据该沟道长度以及体区内载流子扩散长度计算SOI器件的寄生晶体管作用因子，并且，SOI器件的寄生晶体管作用因子与SOI器件的沟道长度以及体区内载流子扩散长度为双曲正割依赖关系。
需要说明的是，在下述的各实施例中：如果示出的是P型SOI器件，则体区内的载流子扩散长度对应为电子扩散长度；相应地，如果示出的是N型SOI器件，则体区内的载流子扩散长度对应为空穴扩散长度。
一实施例中，该SOI器件的寄生晶体管作用因子为：
其中L为SOI器件的沟道长度，Lb为SOI器件的体区内载流子扩散长度。
SOI器件的碰撞离化作用因子与SOI器件发生碰撞离化的阈值电场FI、耗尽区宽度ld、漏端电压VD以及漏端饱和电压相关的插值函数VDse指数相关。
一实施例中，该碰撞离化作用因子为：
又或者，SOI器件的碰撞离化作用因子与SOI器件与kink效应相关的电压参数Vk、漏端电压VD以及漏端饱和电压相关的插值函数VDse指数相关；
一实施例中，该碰撞离化作用因子为：
S20、根据所述碰撞离化作用因子、寄生晶体管作用因子、以及漏端饱和电流，计算所述SOI器件的kink电流。
以下将分别通过不同的实施例来阐述步骤S20中SOI器件kink电流Ikink的计算方法。
实施例一
SOI器件的kink电流Lkink计算方法为：
其中，C是与SOI器件材料和几何尺寸相关参数，L为SOI器件的沟道长度，VD为SOI器件漏端电压，VDse为漏端饱和电压相关的插值函数(在线性区接近漏端电压VD，在饱和区接近漏端饱和电压VDsat)，ld为SOI器件耗尽区宽度，FI为SOI器件发生碰撞离化的阈值电场，Lb为SOI器件体区内载流子扩散长度，IDsat为SOI器件漏端饱和电流，sech(x)为双曲正割函数
特别地，对于长沟道SOI器件，沟道长度L远大于体区内载流子扩散长度Lb，故：
所以上述SOI器件的kink电流计算方法可以变化为：
可以看出，本发明实施例的SOI器件kink电流计算方法中，kink电流与SOI器件的沟道长度L是可以进一步地近似为指数依赖关系，且该SOI器件kink电流计算方法中，全部是基于物理参数而不涉及经验参数，更加准确可靠。
一实施例中，上述的C参数可以是其中I0为SOI器件反向饱和电流，τb为体区内载流子寿命，A为碰撞离化区的面积，EI为发生碰撞离化的阈值能量，ni为本征载流子浓度。需要说明的是，这里的C参数的表达式只是一示范性的说明，在后续的C参数的拟合步骤中，实质上并不需要依赖上述的I0、τb、A、EI、ni确定C参数，因此在不同的实施例中，C参数可以选择性地进行不同的物理定义。
一实施例中，SOI器件的漏端饱和电流IDsat的表达式为：
其中，W为SOI器件的宽度，L为SOI器件沟道长度，ld为耗尽区宽度，μeff为沟道有效迁移率，Cox为单位面积栅氧电容，VDse为一漏端饱和电压相关的插值函数，在线性区接近VD，在饱和区接近VDsat，Esat为速度饱和效应的特征电场，VGT为有效栅压。
又一实施例中，SOI器件的漏端饱和电流IDsat的表达式还可以为：
其中，μFET为场效应迁移率，Cox为单位面积栅氧电容，W为SOI器件的宽度，L为SOI器件沟道长度，VGS为栅端电压，Vt为阈值电压，αsat是与漏端夹断有关的参数。
可以理解的是，上述只是示范性地给出了SOI器件中两种漏端饱和电流IDsat的计算方式而并非对本发明的限制，在更多的实施例中，本领域技术人员可以根据实际仿真需要而选择不同的漏端饱和电流模型，这些变换的实施例仍应当属于本发明的保护范围之内。
在本实施方式中，该方法还包括阈值电场FI的参数提取和拟合步骤、体区内载流子扩散长度Lb的参数提取和拟合步骤、以及C参数的提取和拟合步骤。示范性地，上述的步骤都基于一组宽度W相同、但沟道长度L不同的多晶硅薄膜晶体管。具体地，
S101、阈值电场FI的参数提取步骤：
获取多个宽度相同但沟道长度不同的长沟道SOI器件在多个栅压下的漏端电流ID以及漏端饱和电流IDsat；
利用式(1)建立长沟道SOI器件中，以阈值电场FI为斜率的函数；
根据多个长沟道SOI器件在多个栅压下的漏端电流ID和漏端饱和电流IDsat，以及长沟道SOI器件中以阈值电场FI为斜率的函数，计算所述多个长沟道SOI器件在多个栅压下发生碰撞离化的阈值电场。
一实施例中，由于对于长沟道器件，沟道长度L远大于体区内载流子扩散长度Lb，所以其中Ikink＝ID-IDsat。式(1)可变形为
令画出ln y～x的曲线，FI为斜率，可以求出多个长沟道SOI器件的在多个栅压下发生碰撞离化的阈值电场。
S102、体区内载流子扩散长度Lb的参数提取步骤：
利用式(1)建立长沟道SOI器件中以为斜率的函数；
计算各长沟道SOI器件在多个栅压下分别发生碰撞离化的阈值电场的均值；
根据各长沟道SOI器件在多个栅压下分别发生碰撞离化的阈值电场的均值，以及长沟道SOI器件中以为斜率的函数，计算所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度。
一实施例中，式(1)可变形为
令Y～L的曲线中斜率为用步骤S101中提取出的多个长沟道SOI器件在多个栅压下发生碰撞离化的阈值电场，求其在同一SOI器件、不同栅压下的平均值，分别代入上式，即可得到多个长沟道SOI器件在多个栅压下体区内载流子扩散长度。
S103、C参数的提取步骤：
计算所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度的均值；
根据所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度的均值，以及所述各长沟道SOI器件在多个栅压下分别发生碰撞离化的阈值电场的均值，计算所述多个长沟道SOI器件在多个栅压下式(1)的C参数。
S104、将所述各长沟道SOI器件在多个栅压下发生碰撞离化的阈值电场分别求均值，分别获得所述多个长沟道SOI器件在式(1)中阈值电场FI的初步拟合值。
S105、将所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度求均值，获得式(1)中体区内载流子扩散长度Lb的拟合值。
S106、将所述多个长沟道SOI器件在多个栅压下C参数的均值作为式(1)中C参数的初步拟合值；
以获得的C参数的初步拟合值代入式(1)，并根据所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度的均值，确定各SOI器件在多个栅压下发生碰撞离化的阈值电场，作为各长沟道SOI器件在式(1)中阈值电场FI的拟合值；
重复上述C参数提取步骤，得到所述多个长沟道器件在多个栅压下在式(1)中C参数的拟合值。
如此，可以得到阈值电场FI、体区内载流子扩散长度Lb、以及C三个参数的拟合值。拟合得到的阈值电场FI与沟道长度L有线性依赖关系，据此可以计算同一工艺、相同宽度的其他SOI器件的kink电流。
当然，在更多的实施例中，本申请的技术方案还可以包括将上述步骤得到的阈值电场FI、体区内载流子扩散长度Lb、以及C三个参数的拟合值再次带入式(1)中，并多次迭代上述的参数提取及参数拟合的步骤，以获得阈值电场FI、体区内载流子扩散长度Lb、以及C三个参数在式(1)中进一步逼近满意拟合效果的拟合值，这种实施例仍应当属于本申请的构思之内。
以下提供两个具体的实验例，对本实施例的SOI器件的kink电流计算方法做进一步说明。
实验例1
器件类型：P型准分子激光退火工艺的多晶硅薄膜晶体管。
宽长比：10/25μm、10/20μm、10/15μm和10/10μm。
栅压：Vgs＝-3.5，-4，-4.5，-5V。
阈值电场FI的拟合值如下表：
体区内载流子扩散长度Lb(这里的载流子扩散长度指的是电子扩散长度)的拟合值(由于不同栅压下Lb的提取值接近，故以其均值作为Lb的拟合值)如下表：
V<sub>gs</sub>(V) L<sub>b</sub>(μm)拟合值
-3.5 4.5
-4 4.5
-4.5 4.5
-5 4.5
C参数的拟合值如下表：
从本实验例可以看出，对于不同宽长比的SOI器件可以使用同一组C值，且C与栅压Vgs有线性依赖关系，载流子扩散长度Lb用一固定拟合值，阈值电场FI在不同栅压时也相同。具体地，阈值电场FI与沟道长度L的关系如图5，FI与沟道长度L的关系可以用一参数方程来描述，FI＝k1·L+b1，对于P型准分子激光退火工艺的多晶硅薄膜晶体管，k1＝-6×107V/cm2，b1＝3.6×105V/cm；C与栅压Vgs的关系如图6，C与栅压Vgs的关系也可用线性参数方程来描述，C＝k2·Vgs+b2，对于P型准分子激光退火工艺的多晶硅薄膜晶体管，k2＝0.068cm/V2，b2＝0.44cm/V。配合参照图7(其中漏端电流大小与栅压Vgs正相关，四条输出特性曲线由下至上分别对应于栅压Vgs＝-3.5，-4，-4.5，-5V)，可以看出本发明的SOI器件kink电流计算方法中，拟合出的kink电流大小与实验测量数据高度接近，具有较好的拟合效果。
实验例2
器件类型：N型金属诱导横向结晶工艺(MILC)的多晶硅薄膜晶体管(体区内载流子扩散长度指的是空穴扩散长度)。
宽长比：10/25μm、10/20μm、10/15μm和10/10μm。
栅压：Vgs＝11、12、13、14V。
类似的，配合参照图8(其中漏端电流大小与栅压Vgs正相关，四条输出特性曲线由下至上分别对应于栅压Vgs＝11、12、13、14V)，可以看出拟合出的kink电流大小与实验测量数据高度接近，具有较好的拟合效果。
通过上述实验例，可以看出本发明提供的kink电流计算方法在低缺陷密度的准分子激光退火(ELA)和高缺陷密度的金属诱导横向结晶(MILC)这两种工艺的器件上都有极好的拟合效果，同样，在缺陷态更少的部分耗尽SOI器件上也有很好的拟合效果，在此不再赘述。
实施例二
SOI器件的kink电流Lkink计算方法为：
其中，Ck是与SOI器件材料和几何尺寸相关参数，L为SOI器件的沟道长度，VD为SOI器件漏端电压，VDse为漏端饱和电压相关的插值函数(在线性区接近漏端电压VD，在饱和区接近漏端饱和电压VDsat)，Vk为SOI器件与kink效应相关的电压参数，Lb为SOI器件体区内载流子扩散长度，IDsat为SOI器件漏端饱和电流，sech(x)为双曲正割函数
特别地，对于长沟道SOI器件，沟道长度L远大于体区内载流子扩散长度Lb，故：
所以上述SOI器件的kink电流计算方法可以变化为：
可以看出，本发明实施例的SOI器件kink电流计算方法中，kink电流与SOI器件的沟道长度L可以进一步地近似为指数依赖关系，且该SOI器件kink电流计算方法中，全部是基于物理参数而不涉及经验参数，更加准确可靠。
其中，SOI器件的漏端饱和电流LDsat的选择可以参考实施例一，在此不再赘述。
在本实施方式中，该方法还包括Vk的参数提取和拟合步骤、体区内载流子扩散长度Lb的参数提取和拟合步骤、以及Ck的参数提取和拟合步骤。示范性地，上述的步骤都基于一组宽度W相同、但沟道长度L不同的多晶硅薄膜晶体管。具体地，
S201、参数Vk提取步骤：
获取多个宽度相同但沟道长度不同的长沟道SOI器件在多个栅压下的漏端电流ID以及漏端饱和电流IDsat；
利用式(2)建立长沟道SOI器件中，以Vk为斜率的函数；
根据多个长沟道SOI器件在多个栅压下的漏端电流ID和漏端饱和电流IDsat，以及长沟道SOI器件中以阈值电场Vk为斜率的函数，计算所述多个长沟道SOI器件在多个栅压的Vk。
一实施例中，由于对于长沟道器件，沟道长度L远大于体区内载流子扩散长度Lb，所以其中Ikink＝ID-IDsat。式(2)可变形为
令画出ln y～x的曲线，Vk为斜率，可以求出多个长沟道SOI器件的在多个栅压下的Vk。
需要说明的是，在上述式(2)的变形中，由于中的是对数项，与相比是缓变项，在提取斜率时可以忽略。
S202、体区内载流子扩散长度Lb和Ck的参数提取步骤：
利用式(2)建立长沟道SOI器件中以为斜率、ln(2Ck)为截距的函数；
计算各长沟道SOI器件在多个栅压下Vk的均值；
根据各长沟道SOI器件在多个栅压下Vk的均值，以及长沟道SOI器件中以为斜率、ln(2Ck)为截距的函数，计算所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度Lb和Ck。
一实施例中，式(2)可变形为
令Y～L的曲线中斜率为截距为ln(2Ck)，用步骤S201中提取出的多个长沟道SOI器件在多个栅压下的Vk，求其在同一SOI器件、不同栅压下的平均值，分别代入上式，即可得到多个长沟道SOI器件在在多个栅压下体区内载流子扩散长度Lb和Ck。
S203、将所述多个长沟道SOI器件在多个栅压下的Ck求均值，获得式(2)中Ck的拟合值。
S204、将所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度求均值，获得式(2)中体区内载流子扩散长度Lb的拟合值。
S205、将所述多个长沟道SOI器件在多个栅压下Ck、Lb的均值代入式(2)，分别获得所述多个长沟道SOI器件在多个栅压下在式(2)中Vk的拟合值。
如此，可以得到Vk、体区内载流子扩散长度Lb、以及Ck三个参数的拟合值。拟合得到的Lb和Ck保持为常数，Vk与沟道长度L、栅压Vg有一定的线性依赖关系，据此可以计算同一工艺、相同宽度的其他SOI器件的kink电流。
与上一实施例类似地，本实施例中也可以通过将得到的Vk、体区内载流子扩散长度Lb、以及Ck三个参数的拟合值进一步带入式(2)中，并多次迭代上述的参数提取及参数拟合的步骤，以获得Vk、体区内载流子扩散长度Lb、以及Ck三个参数在式(2)中进一步逼近满意拟合效果的拟合值。
以下提供一个具体的实验例，对本实施例的SOI器件的kink电流计算方法做进一步说明。
实验例3
器件类型：P型准分子激光退火工艺的多晶硅薄膜晶体管(体区内载流子扩散长度指的是电子扩散长度)。
宽长比：10/25μm、10/20μm、10/15μm和10/10μm。
栅压：Vgs＝-3.5，-4，-4.5，-5V。
最终的参数拟合值如下表：
从本实验例可以看出，Lb和Ck为常数，Vk与栅压Vgs以及沟道长度L有一定的线性依赖关系，具体地用一参数方程来表示：Vk＝Vk0+a·Vgs+b·L，对于P型准分子激光退火工艺的多晶硅薄膜晶体管，Vk0＝52.2V，a＝-1.7，b＝-8×103V/cm。配合参照图9(其中漏端电流大小与栅压Vgs正相关，四条输出特性曲线由下至上分别对应于栅压Vgs＝-3.5，-4，-4.5，-5V)，可以看出本发明的SOI器件kink电流计算方法中，拟合出的kink电流大小与实验测量数据高度接近，具有较好的拟合效果。
图10是一示例性实施例提供的一种设备的示意结构图。请参考图10，在硬件层面，该设备包括处理器、内部总线、网络接口、内存以及非易失性存储器，当然还可能包括其他业务所需要的硬件。处理器从非易失性存储器中读取对应的计算机程序到内存中然后运行，在逻辑层面上形成SOI器件的kink电流计算装置。当然，除了软件实现方式之外，本说明书一个或多个实施例并不排除其他实现方式，比如逻辑器件抑或软硬件结合的方式等等，也就是说以下处理流程的执行主体并不限定于各个逻辑单元，也可以是硬件或逻辑器件。
请参考图11，在软件实施方式中，该SOI器件的kink电流计算装置，包括获取模块301和计算模块302。
获取模块301用于分别获取SOI器件的碰撞离化作用因子、寄生晶体管作用因子、以及漏端饱和电流；计算模块302用于根据所述碰撞离化作用因子、寄生晶体管作用因子、以及漏端饱和电流，计算所述SOI器件的kink电流。
由于软件的实施方式中，该SOI器件的kink电流计算装置实质上与上述实施例中提及的SOI器件的kink电流计算方法彼此对应，在此不再赘述。
上述实施例阐明的系统、装置、模块或单元，具体可以由计算机芯片或实体实现，或者由具有某种功能的产品来实现。一种典型的实现设备为计算机，计算机的具体形式可以是个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件收发设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任意几种设备的组合。
在一个典型的配置中，计算机包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。
内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。
计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带、磁盘存储、量子存储器、基于石墨烯的存储介质或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
上述对本说明书特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
在本说明书一个或多个实施例使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本说明书一个或多个实施例。在本说明书一个或多个实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本说明书一个或多个实施例可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本说明书一个或多个实施例范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在......时”或“当......时”或“响应于确定”。
以上所述仅为本说明书一个或多个实施例的较佳实施例而已，并不用以限制本说明书一个或多个实施例，凡在本说明书一个或多个实施例的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例保护的范围之内。

Claims (10)

1.一种SOI器件的kink电流计算方法，其特征在于，包括：
分别获取SOI器件的碰撞离化作用因子、寄生晶体管作用因子、以及漏端饱和电流；
根据所述碰撞离化作用因子、寄生晶体管作用因子、以及漏端饱和电流，计算所述SOI器件的kink电流。
2.如权利要求1所述的方法，其特征在于，获取所述SOI器件的寄生晶体管作用因子具体包括：
获取所述SOI器件的沟道长度以及体区内载流子扩散长度，并根据所述沟道长度以及体区内载流子扩散长度计算所述SOI器件的寄生晶体管作用因子。
3.如权利要求2所述的方法，其特征在于，所述SOI器件的寄生晶体管作用因子与所述SOI器件的沟道长度以及体区内载流子扩散长度为双曲正割依赖关系；
优选地，所述寄生晶体管作用因子为：
其中L为SOI器件的沟道长度，Lb为SOI器件体区内载流子扩散长度。
4.如权利要求1所述的方法，其特征在于，所述SOI器件的碰撞离化作用因子与所述SOI器件发生碰撞离化的阈值电场FI、耗尽区宽度ld、漏端电压VD以及漏端饱和电压相关的插值函数VDse指数相关；
优选地，所述碰撞离化作用因子为：
或，所述SOI器件的碰撞离化作用因子与所述SOI器件kink效应相关的电压参数Vk、漏端电压VD以及漏端饱和电压相关的插值函数VDse指数相关；
优选地，所述碰撞离化作用因子为：
5.如权利要求1至4任一项所述的方法，其特征在于，所述SOI器件的kink电流Ikink计算方法为：
其中，C是与SOI器件材料和几何尺寸相关参数，L为SOI器件的沟道长度，VD为SOI器件漏端电压，VDse为漏端饱和电压相关的插值函数，ld为SOI器件耗尽区宽度，FI为SOI器件发生碰撞离化的阈值电场，Lb为SOI器件体区内载流子扩散长度，IDsat为SOI器件漏端饱和电流；或，
所述SOI器件的kink电流Ikink计算方法为：
其中，Ck是与SOI器件材料和几何尺寸相关参数，L为SOI器件的沟道长度，VD为SOI器件漏端电压，VDse为漏端饱和电压相关的插值函数，Vk为与kink效应相关的电压参数，Lb为SOI器件体区内载流子扩散长度，IDsat为SOI器件漏端饱和电流。
6.如权利要求5所述的方法，其特征在于，所述方法还包括步骤：
阈值电场FI的参数提取：
获取多个宽度相同但沟道长度不同的长沟道SOI器件在多个栅压下的漏端电流ID以及漏端饱和电流IDsat；
利用式(1)建立长沟道SOI器件中，以阈值电场FI为斜率的函数；
根据所述多个长沟道SOI器件在多个栅压下的漏端电流ID和漏端饱和电流IDsat，以及长沟道SOI器件中以阈值电场FI为斜率的函数，计算所述多个长沟道SOI器件在多个栅压下发生碰撞离化的阈值电场；优选地，
所述方法还包括步骤：
体区内载流子扩散长度Lb的参数提取：
利用式(1)建立长沟道SOI器件中以为斜率的函数；
计算各长沟道SOI器件在多个栅压下分别发生碰撞离化的阈值电场的均值；
根据所述各长沟道SOI器件在多个栅压下分别发生碰撞离化的阈值电场的均值，以及长沟道SOI器件中以为斜率的函数，计算所述多个长沟道SOI器件在多个栅压下的体区内载流子扩散长度；优选地，
所述方法还包括步骤：
C参数的提取：
计算所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度的均值；
根据所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度的均值，以及所述各个长沟道SOI器件在多个栅压下分别发生碰撞离化的阈值电场的均值，计算所述多个长沟道SOI器件在多个栅压下式(1)的C参数。
7.如权利要求6所述的方法，其特征在于，所述方法还包括步骤：
将各长沟道SOI器件在所述多个栅压下发生碰撞离化的阈值电场分别求均值，分别获得各长沟道SOI器件在式(1)中阈值电场FI的初步拟合值；和/或，
将所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度求均值，获得式(1)中体区内载流子扩散长度Lb的拟合值；和/或，
将所述多个长沟道SOI器件在多个栅压下C参数的均值作为式(1)中C参数的初步拟合值；
以所述C参数的初步拟合值代入式(1)，并根据所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度的均值，确定各SOI器件在多个栅压下发生碰撞离化的阈值电场，作为各长沟道SOI器件在式(1)中阈值电场FI的拟合值；
重复所述C参数提取步骤，得到所述多个长沟道器件在多个栅压下在式(1)中C参数的拟合值。
8.如权利要求5所述的方法，其特征在于，所述方法还包括步骤：
参数Vk的提取：
获取多个宽度相同但沟道长度不同的长沟道SOI器件在多个栅压下的漏端电流ID以及漏端饱和电流IDsat；
利用式(2)建立长沟道SOI器件中，以Vk为斜率的函数；
根据所述多个长沟道SOI器件在多个栅压下的漏端电流ID和漏端饱和电流IDsat，以及长沟道SOI器件中以Vk为斜率的函数，计算所述多个长沟道SOI器件在多个栅压下的Vk；优选地，
所述方法还包括步骤：
体区内载流子扩散长度Lb和Ck的参数提取：
利用式(2)建立长沟道器件中以为斜率、ln(2Ck)为截距的函数；
计算各长沟道SOI器件在多个栅压下Vk的均值；
根据各长沟道SOI器件在多个栅压下Vk的均值，以及长沟道SOI器件中以为斜率、ln(2Ck)为截距的函数，计算所述多个长沟道SOI器件在多个栅压下的体区内载流子扩散长度Lb和Ck。
9.如权利要求8所述的方法，其特征在于，还包括：
将所述多个长沟道SOI器件在多个栅压下的Ck求均值，获得式(2)中Ck的拟合值；和/或，
将所述多个长沟道SOI器件在多个栅压下体区内载流子扩散长度求均值，获得式(2)中体区内载流子扩散长度Lb的拟合值；和/或，
将所述多个长沟道SOI器件在多个栅压下Ck、体区内载流子扩散长度Lb的均值代入式(2)，分别获得所述多个长沟道SOI器件在多个栅压下在式(2)中Vk的拟合值。
10.一种电子设备，其特征在于，包括：
处理器；以及
被安排成存储计算机可执行指令的存储器，所述处理器通过运行所述可执行指令以实现如权利要求1-9中任一项所述的SOI器件的kink电流计算方法。
CN201910467871.7A 2019-05-31 2019-05-31 SOI器件的kink电流计算方法及装置 Active CN110210123B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201910467871.7A CN110210123B (zh) 2019-05-31 2019-05-31 SOI器件的kink电流计算方法及装置
PCT/CN2019/090565 WO2020237717A1 (zh) 2019-05-31 2019-06-10 SOI器件的kink电流计算方法及装置
US16/959,633 US11442097B2 (en) 2019-05-31 2019-06-10 Method and apparatus for calculating kink current of SOI device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910467871.7A CN110210123B (zh) 2019-05-31 2019-05-31 SOI器件的kink电流计算方法及装置

Publications (2)

Publication Number Publication Date
CN110210123A true CN110210123A (zh) 2019-09-06
CN110210123B CN110210123B (zh) 2023-07-21

Family

ID=67789871

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910467871.7A Active CN110210123B (zh) 2019-05-31 2019-05-31 SOI器件的kink电流计算方法及装置

Country Status (3)

Country Link
US (1) US11442097B2 (zh)
CN (1) CN110210123B (zh)
WO (1) WO2020237717A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111291480A (zh) * 2020-01-21 2020-06-16 中国科学院微电子研究所 一种mos器件剂量率模型的建模方法和装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840458A (zh) * 2010-05-20 2010-09-22 清华大学 载流子迁移率的提取方法
CN106446395A (zh) * 2016-09-20 2017-02-22 电子科技大学 一种nmos总剂量辐照效应的解析建模方法
CN108416115A (zh) * 2018-02-09 2018-08-17 复旦大学 氮化镓基大功率高电子迁移率晶体管沟道电势和电流计算模型

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920093A (en) * 1997-04-07 1999-07-06 Motorola, Inc. SOI FET having gate sub-regions conforming to t-shape
JP3504212B2 (ja) * 2000-04-04 2004-03-08 シャープ株式会社 Ｓｏｉ構造の半導体装置
TW554522B (en) * 2001-02-20 2003-09-21 Hau-Ran Yang Using SOI kink effect to build a single-transistor DRAM
US9741857B2 (en) * 2015-08-07 2017-08-22 Ahmad Tarakji Approach for an area-efficient and scalable CMOS performance based on advanced Silicon-On-Insulator (SOI), Silicon-On-Sapphire (SOS) and Silicon-On-Nothing (SON) technologies
US10714623B2 (en) * 2015-08-07 2020-07-14 Ahmad Houssam Tarakji Approach for an area-efficient and scalable CMOS performance based on advanced silicon-on-insulator (SOI), silicon-on-sapphire (SOS) and silicon-on-nothing (SON) technologies
CN107315673A (zh) * 2017-06-29 2017-11-03 努比亚技术有限公司 功耗监测方法、移动终端及计算机可读存储介质

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840458A (zh) * 2010-05-20 2010-09-22 清华大学 载流子迁移率的提取方法
CN106446395A (zh) * 2016-09-20 2017-02-22 电子科技大学 一种nmos总剂量辐照效应的解析建模方法
CN108416115A (zh) * 2018-02-09 2018-08-17 复旦大学 氮化镓基大功率高电子迁移率晶体管沟道电势和电流计算模型

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111291480A (zh) * 2020-01-21 2020-06-16 中国科学院微电子研究所 一种mos器件剂量率模型的建模方法和装置

Also Published As

Publication number Publication date
WO2020237717A1 (zh) 2020-12-03
US11442097B2 (en) 2022-09-13
US20210405107A1 (en) 2021-12-30
CN110210123B (zh) 2023-07-21

Similar Documents

Publication Publication Date Title
Duncan et al. Full-band Monte Carlo investigation of hot carrier trends in the scaling of metal-oxide-semiconductor field-effect transistors
US10585136B2 (en) Method of characterizing and modeling leakage statistics and threshold voltage for ensemble devices
CN103515434B (zh) Mos晶体管及其形成方法、sram存储单元电路
CN103515435A (zh) Mos晶体管及其形成方法、sram存储单元电路
US9064720B2 (en) Decoupling capacitor for FinFET compatible process
CN110210123A (zh) SOI器件的kink电流计算方法及装置
Moon et al. Fin-width dependence of BJT-based 1T-DRAM implemented on FinFET
Jang et al. Polycrystalline silicon metal-oxide-semiconductor field-effect transistor-based stacked multi-layer one-transistor dynamic random-access memory with double-gate structure for the embedded systems
Kim et al. Analysis of operation characteristics of junctionless poly-Si 1T-DRAM in accumulation mode
JP5839922B2 (ja) 表面ポテンシャルのシミュレーション装置及び表面ポテンシャルのシミュレーションプログラム
Roy et al. Effect of back oxide thickness of FDSOI on SRAM performance
Bhuyan et al. Linear profile based analytical surface potential model for pocket implanted sub-100 nm n-MOSFET
Mukherjee et al. U shaped vertical gate bulk MOSFET for area minimization
Khwairakpam et al. Sensitivity optimization of a double-gated ISFET pH-sensor with HfO2/SiO2 gate dielectric stack
He et al. Total ionizing dose radiation effects on NMOS parasitic transistors in advanced bulk CMOS technology devices
US9209167B2 (en) Determining threshold voltage variations in field effect transistors
Saha et al. Analytical modeling and performance characterization of a double gate MOSFET with dielectric pockets incorporating work function engineered binary metal alloy gate electrode for subdued SCEs
Patel Steep Turn On/Off" Green" Tunnel Transistors
Ansari et al. Improving charge retention in capacitorless DRAM through material and device innovation
Kang et al. Modeling of polysilicon depletion effect in recessed-channel MOSFETs
Hwang et al. Sub-bandgap photonic capacitance-voltage method for characterization of the interface traps in low temperature poly-silicon thin-film transistors
Kim et al. The variability due to random discrete dopant and grain boundary in 3D NAND unit cell
Gehring et al. TCAD Analysis of Gain Cell Retention Time for SRAM Applications
Jung et al. Study on Impact-Ionization MOS for 1T-DRAM Operation
Jeong et al. Predicting the Retention Property of Scaled Cylindrical IGZO 2T0C DRAM Cells

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230926

Address after: C2-601, Artificial Intelligence Industrial Park, No. 88 Jinjihu Avenue, Suzhou Industrial Park, Jiangsu Province, 215000

Patentee after: Suzhou Sifang Jiexin Electronic Technology Co.,Ltd.

Address before: 215123 No. 199 benevolence Road, Suzhou Industrial Park, Jiangsu, China

Patentee before: SOOCHOW University